JPH04220836A - 通信スイッチング・モジュール - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力及び出力を有し、
スイッチング・ネットワークの最初のモジュール・ステ
ージのスイッチング・モジュールの入力及び最後のモジ
ュール・ステージのスイッチング・モジュールの出力に
それぞれ結合される入力ポート及び出力ポートを有する
マルチパス自己ルート・スイッチング・ネットワークの
モジュール・ステージ内に含まれる通信スイッチング・
モジュールに関する。

【０００２】前記スイッチング・モジュールは、それら
の出力の少なくとも１つにそれらの入力のどれかから情
報セルを伝達することが可能であり、それぞれインレッ
ト及びアウトレットを有する複数のスイッチング素子で
作られており、かつ、そのアウトレットの少なくとも１
つにそのインレットのどれかから前記情報セルを伝達可
能である。

【０００３】

【従来の技術】単一のスイッチング素子により構成され
るそのような通信スイッチング素子は、既に公知技術で
あり、例えばＵＳ特許４，５５０，３９７に開示されて
いる。そのスイッチング・ネットワークは、複数の内部
接続されるモジュール・ステージにより構成され、各モ
ジュール・ステージは、複数のスイッチング素子を含み
、前記スイッチング素子は比較的小さいサイズ、すなわ
ち、インレット及びアウトレットの制限された数を有す
る。

【０００４】周知のように、比較的大きいサイズ、例え
ば、数千の入力ポート及び出力ポート、のスイッチング
・ネットワークを、そのような小さいサイズのスイッチ
ング素子から実現することは、困難であり、かつ、高価
であって、それは、ここで、多数のモジュール・ステー
ジ及びモジュール・ステージ毎の多数のスイッチング素
子を要求される理由による。

【０００５】この典型的な問題は、スイッチング・ネッ
トワークが非常に高いビットレートで動作する広帯域ス
イッチング・ネットワークであり、かつ、大規模集積回
路（ＬＳＩ）により構成されるスイッチング素子のそれ
ぞれから作られる場合に、直面する今日の技術の制限に
より、なおさら重大である。実際に、本ケースにおいて
、一方では、スイッチング素子の内部接続はそのような
高いビットレートで重大であり、他方、そのようなＬＳ
Ｉ回路のパワー損失は過重に高い。

【０００６】スイッチング・ネットワークのモジュール
（モジュール毎のスイッチング素子の番号と同様にステ
ージも）ステージの数を制限するために、１つの配列で
、比較的大きいサイズのスイッチング素子を有すること
は有益であるが、不幸にも、そのようなスイッチング素
子は、今日では現存しない。

【０００７】

【発明が解決しようとする課題】本発明の目的は、比較
的小さいサイズの入手可能なスイッチング素子からスイ
ッチング・モジュールを作るものであり、前記スイッチ
ング・モジュールは、比較的大きなサイズの事実上の通
信スイッチング素子と等しく、かつ、ほぼ、同じセル・
トラヒック容量、及び、その事実上の通信スイッチング
素子としての性能を有している。

【０００８】

【課題を解決するための手段、作用及び効果】本発明に
よれば、この目的は、各スイッチング・モジュールが前
記スイッチング・モジュールの複数のステージを有する
ことによって達成され、前記入力及び出力は、第１ステ
ージのスイッチング素子入力、及び、前記スイッチング
・モジュールの最終ステージのスイッチング素子アウト
レットにそれぞれ結合されていて、各スイッチング素子
は、少なくとも３つのアウトレットを有し、すべてのそ
のアウトレットがルート・グループに配置され、各ルー
ト・グループは多数の前記アウトレットを有し、その任
意のアウトレットにセルが伝達され、前記スイッチング
・モジュールは、少なくとも３つの出力を有し、すべて
のその出力はモジュール・ルート・グループ内に配置さ
れ、各モジュール・ルート・グループは多数の前記出力
を有し、その任意の出力にセルが伝達され、各モジュー
ル・ルート・グループは前記最終ステージの少なくとも
１つのスイッチング素子の少なくとも１つのルート・グ
ループを含み、所定ステージのスイッチング素子は、後
続ステージのスイッチング素子に、Ｌｉリンクの束を通
じて結合され、各前記リンクはアウトレット−インレッ
ト接続により構成され、Ｌｉは、少なくともアウトレッ
トの数と等しく、そのアウトレットは、最も少ない数の
アウトレットを有するルート・グループ内に提供され、
前記スイッチング素子は、そのアウトレット上の所定の
最大のロードで所定の最小のトラヒック性能を実現する
ために維持することができる。

【０００９】得られるスイッチング・モジュールは、同
じサイズ、すなわち、インレット及びアウトレットを同
じ数とする単一のスイッチング素子とほぼ同じセル・ト
ラヒック容量及び性能を有することが立証できる。

【００１０】ＵＳ特許４，５６１，０９０は、また、内
部接続されるスイッチング素子により構成されるスイッ
チング・モジュールを開示していることを注目すべきで
ある。スイッチング・モジュールは、４入力及び４出力
のみを有し、４スイッチング素子のそれぞれの２ステー
ジを含むのみである。しかしながら、第２ステージのス
イッチング素子のそれらが、４インレット及び１アウト
レットのみを有する間、第１ステージのスイッチング素
子は、１インレット及び４アウトレットのみを有する。 さらに、前記アウトレットは、ルート・グループ内でグ
ループ化されないで、「束」のそれぞれは、１リンクの
み又はアウトレットとインレット接続を有し、この公知
のスイッチング・モジュールが使用されるスイッチング
・ネットワークは、マルチ・パス・タイプではない。

【００１１】本発明の他の特徴的な形状は、各スイッチ
ング素子が前記セルをラッチするバッファリング手段が
設けられていることである。

【００１２】これらのバッファリング手段は、最悪ケー
スのトラヒックに対する所定の低いセル損失確率を達成
するために処理され、そのトラヒックはルート・グルー
プにより特徴付けられ、そのルート・グループは、最小
のサイズを有し、すなわち、アウトレットの最も小さい
数を具備し、かつ、アウトレット毎の最大のトラヒック
・ロードを有する。この最小サイズのルート・グループ
を構成する各Ｌｉリンク上のトラヒック・ロードは、所
定の最大値、最大のアウトレット・ロードと呼ばれる、
を越えないために処理され、そのアウトレット・ロード
で、前記スイッチング素子は上記所定のセル損失確率に
対して動作することができる。

【００１３】換言すれば、このスイッチング・モジュー
ルのセル損失確率は、アンバランス、又は、一律でない
セル・フロー（ｆｌｏｗ）の分配に対する比較的非常に
低い奇数（ｅｖｅｎ）であり、例えば、インレットの所
定の小さい数からのすべてのセルが、アウトレットの所
定の小さい数に向けられるべき時である。

【００１４】また、本発明の他の特徴的な形状は、情報
の各セルがルート・データを含む自己ルート・タグに結
合されることであり、そのルート・データから、前記ル
ート・グループの少なくとも１つがそれぞれのスイッチ
ング素子内で選択される。

【００１５】まだ、他の本発明の特徴的な形状は、前記
各ステージが前記スイッチング素子のｋを含み、各スイ
ッチング素子はＥＯアウトレットを有することと、ステ
ージの各スイッチング素子が、後続ステージの各スイッ
チング素子に、前記Ｌｉリンクを通じて接続されること
と、そして、Ｌｉがｋにより除されるＥＯに等しいこと
である。

【００１６】本発明は、また、前記スイッチング・モジ
ュールが、３つのステージを含む事実により特徴付けら
れるであろう。

【００１７】本発明は、また、前記スイッチング・モジ
ュールの前記第１ステージの各スイッチング素子に対し
、情報セル・トラヒックがすべてのそのアウトレットを
通じて分配される事実により特徴付けられ、それによっ
て、セルは、前記スイッチング・モジュールの第２ステ
ージの任意のスイッチング素子に伝達されるであろう。

【００１８】ここで、スイッチング・モジュールの第１
ステージのスイッチング素子は、すべてのセル・トラヒ
ックの分配を、第２ステージのすべてのスイッチング素
子を通じて行う。

【００１９】本発明は、また、前記スイッチング・モジ
ュールの前記入力が入力グループに配置され、各入力グ
ループは多数の前記入力Ｌｅを具備し、前記スイッチン
グ・ネットワークの所定スイッチング・モジュールに供
給されるセルが、所定入力グループを通じてＬｅ入力の
どれかに受け取られることが可能であることと、Ｌｅが
ｋの倍数であることと、入力グループが、前記スイッチ
ング・モジュールの第１ステージのｋスイッチング素子
に、Ｌｅを通じて接続され、そのＬｅは前記第１ステー
ジの前記スイッチング素子のそれぞれのｋインレットに
より除されることと、そして、前記スイッチング・モジ
ュールは、２つのステージを有するのみであり、目的モ
ジュール・ルート・グループへのセル・ルートが、前記
スイッチング・モジュールの前記第１及び第２ステージ
の各スイッチング素子のルート・グループへのルート関
数を実行することにより行われ、前記ルート関数は、前
記セルに結合される前記自己ルート・タグから得られる
こと、の事実により特徴付けられるであろう。

【００２０】本発明の選択的な特徴は、前記スイッチン
グ・モジュールの前記入力が、入力グループに配置され
、各入力グループは、多数の前記入力のＬｅ’を具備す
ることと、前記スイッチング・ネットワークの所定スイ
ッチング・モジュールに供給されるセルが、所定入力グ
ループを通じて、Ｌｅ’のどれかに受け取られることが
可能であることと、Ｌｅ’が、ｋの約数であることと、
入力グループが、スイッチング・モジュールの第１ステ
ージのＬｅ’スイッチング素子に、前記第１ステージの
前記各スイッチング素子の単一インレットを通じて接続
されていることと、そして、前記スイッチング・モジュ
ールが２つのステージのみを具備しており、目的モジュ
ール・ルート・グループへのセル・ルートが、前記スイ
ッチング・モジュールの前記第１及び前記第２ステージ
の各スイッチング素子のルート・グループへのルート関
数を実行することにより行われ、前記ルート関数は、前
記セルに結合される前記自己ルート・タグから得られる
ことである、これらの最終的な特徴により、スイッチン
グ・モジュール内のスイッチング素子ステージ数を減少
させることができる。

【００２１】本発明の他の特徴的な形状は、前記スイッ
チング・モジュールがその入力及びその出力を有し、各
入力及び各出力が第１セット及び第２セット内で分割さ
れ、セルは、それぞれ、第１／第２伝達方向に従う出力
の第１／第２セットの出力に、入力の第１／第２セット
の入力から伝達されるか、又は、第３／第４伝達方向の
それぞれに従う出力の第２／第１セットの出力に、入力
の第１／第２セットの入力から伝達されるかのどちらか
である。

【００２２】本方法で、通信スイッチング・モジュール
は、本記載から明らかになるであろう２重方向（ｂｉｄ
ｉｒｅｃｔｉｏｎ）　内で使用されるであろう。

【００２３】また、本発明のスイッチング・モジュール
の他の特徴的な形状は、各スイッチング素子が、そのイ
ンレット及びそのアウトレットを有し、各インレット及
び各アウトレットは、第１セット及び第２セット内で分
割され、セルは、インレットの第１／第２セット・イン
レットから、前記第１／第２伝達方向に従うアウトレッ
トの第１／第２セット・アウトレットに伝達されるか、
又は、インレットの第１／第２セット・インレットから
、前記第３／第４各伝達方向に従うアウトレットの第２
／第１セット・アウトレットに伝達されるかのどちらか
であり、入力の前記第１／第２セットは、第１ステージ
・スイッチング素子インレットの前記第１／第２セット
に接続され、スイッチング・モジュールの最終ステージ
のスイッチング素子アウトレットの前記第１／第２セッ
トは、それぞれ、出力の前記第１／第２セットに接続さ
れている、ことである。

【００２４】このように、情報セルは、スイッチング・
モジュールの入力の第１／第２セットから、第１／第２
伝達方向に従う出力の第１／第２セットに、スイッチン
グ素子のインレットの第１／第２セット及びアウトレッ
トの第１／第２セットのそれぞれを使用することによっ
て伝達されることができるか、又は、第３／第４伝達方
向、ここでは、「反射」と呼ばれる、に従い、これらの
スイッチング素子インレットの第１／第２セット及びア
ウトレットの第２／第１セットのそれぞれを使用するこ
とによって伝達されることができるかのどちらかである
。

【００２５】また、本発明のスイッチング・モジュール
の他の特徴的な形状は、第１ステージの各スイッチング
素子が、インレットの第１セット及び第２セット内で分
割されるそのインレットを有し、そのインレットは、前
記スイッチング・モジュール入力の前記第１及び前記第
２セットにそれぞれ接続されることと、最終ステージの
各スイッチング素子が、アウトレットの第１セット及び
第２セット内で分割されるそのアウトレットを有し、そ
のアウトレットは前記スイッチング・モジュール出力の
前記第１及び前記第２セットにそれぞれ接続されること
と、セルが、前記スイッチング・モジュールを通って伝
達され、そのスイッチング・モジュールは前記第１／第
２伝達方向に従うか、又は、前記第３／第４伝達方向に
従い、その第３／第４伝達方向は前記セルに結合される
自己ルート・タグ内に含まれる方向指示器に従うことで
ある。

【００２６】これにより、スイッチング・モジュールの
最終ステージのスイッチング素子は、アウトレットの第
１又は第２セットのどちらかの少なくとも１つのルート
・グループ、そして、スイッチング・モジュールの出力
の第１又は第２セットのどちらかにセルを向け、そのス
イッチング・モジュールはセル伝達方向指示器にそれぞ
れ従い、セル伝達方向指示器はＬｉ接続の内部リンクの
分離を要求せず、Ｌｉ接続は内部リンクの第１及び第２
セット内の２つの連続ステージのスイッチング素子を内
部接続する。

【００２７】本発明は、また、前記スイッチング・モジ
ュールが制御ロジックを含む事実によって特徴付けられ
、制御ロジックは、第２ルート・モード・パラメータ内
のスイッチング・ネットワークの特別のマルチステージ
のスイッチング・モジュールを通じて、セル伝達の各タ
イプに割り当てられる第１ルート・モード・パラメータ
を変換することができ、前記第２ルート・モード・パラ
メータは、前記スイッチング・モジュール内の前記スイ
ッチング素子の内部配置、及び、前記スイッチング・ネ
ットワーク内の前記モジュールの内部配置の関数により
このスイッチング・モジュールの各スイッチング素子に
割り当てられる。

【００２８】スイッチング・モジュールは、ここで、マ
ルチ・パス自己ルート・スイッチング・ネットワークの
いろいろなモジュール・ステージのどれかを構成するた
めに大きなサイズのスイッチング素子、すなわち、多数
のインレット及びアウトレット、と等しいものとして使
用できる。実際に、各スイッチング・モジュール部を形
成する制御ロジックによれば、このスイッチング・ネッ
トワークの形状は定義付けが可能であるし、外部特性又
はスイッチング・モジュールに割り当てられる第１ルー
ト・モード・パラメータの手段のみにより動作が可能で
あり（大きいサイズのスイッチング素子を考慮する場合
）、内部構造及びこれらのスイッチング・モジュールの
実現化には依存しない。この形状の利点は、スイッチン
グ・モジュールを形成するスイッチング素子の内部配置
が修正される時、スイッチング・モジュールで構成され
るマルチ・ステージ・スイッチング・ネットワークの形
状を修正する必要がなく、スイッチング・モジュールは
同じ第１ルート・モードのモジュールを使用可能なこと
である。実際に、各スイッチング・モジュール内におい
て、これらの第１ルート・モード・パラメータは、スイ
ッチング素子の新たな内部配置及び実現化にふさわしい
第２ルート・モード・パラメータの新たなセットに内部
的に変換される。

【００２９】本発明の他の形状は、前記スイッチング・
モジュールが複数のスイッチング素子を持つプリント板
構成上に作られることである。

【００３０】また、本発明の他の形状は、前記各スイッ
チング素子が集積電子回路上に作られることである。

【００３１】今日の技術の発展は、プリント板構成（Ｐ
ＢＡ）の物理的なサイズが比較的長い期間を通じて完全
に一定のままであろうし、これに反し、集積スイッチン
グ素子の複雑さ及び物理的なサイズがやがてより速く変
化（増加）するであろうことが予想される。一方、もし
、将来、集積スイッチング素子のインレット及びアウト
レットの数が増加するのであれば、それを構成する大規
模集積回路（ＬＳＩ）のサイズがそれに従って増加する
ことが、かなり予想される。それ故、特別なスイッチン
グ・モジュールに対し要求される物理サイズ、すなわち
、プリント板構成の物理的サイズ、は、それを構成する
スイッチング素子及びこのスイッチング・モジュールを
形成するそれらの配置が修正されるであろうが、ほぼ、
同じであろう。

【００３２】本発明の上記の言及及び他の目的及び特徴
は、より明らかになるであろうと共に、本発明自身は、
添付図を用いて以下の実施例を参照することにより最良
の理解が可能であろう。

【００３３】

【実施例】図１内に示される通信スイッチング・モジュ
ールＳＭ又は図２内に示される変形ＳＭ’は、図３内に
示され、かつ、本発明と同じ日に出願され、「ＲＥＳＥ
ＡＵ　ＤＥ　ＣＯＭＭＵＴＡＴＩＯＮ　Ａ　ＴＲＡＪＥ
Ｔ　ＭＵＬＴＩＰＬＥＳ　ＥＴ　Ａ　ＡＵＴＯ−ＡＣＨ
ＥＭＩＮＥＭＥＮＴ　ＰＯＵＲＬＡ　ＣＯＭＭＵＴＡＴ
ＩＯＮ　ＤＥ　ＣＥＬＬＵＬＥＳ　Ａ　ＭＵＬＴＩＰＬ
ＥＸＡＧＥ　ＴＥＭＰＯＲＥＬ　ＡＳＹＮＣＨＲＯＮＥ
」（Ｍ．　ＨＥＮＲＩＯＮ−Ｈ．　ＶＥＲＨＩＬＬＥ　
２１−１０）と題されている関連出願に開示された、マ
ルチパス自己ルート・スイッチング・ネットワークのモ
ジュール・ステージの部分を形成している。より特別に
は、各スイッチング行列ＳＸは、スイッチング・モジュ
ールＳＭ、又は、好ましくは、その変形のＳＭ’による
かどちらかで構成されるであろし、後に明らかになるで
あろう。

【００３４】スイッチング・ネットワークＳＮは、その
出力ポートのＯＰ１からＯＰＮの１つ又はそれ以上にそ
の入力ポートのＩＰ１からＩＰＮのどんなものからのデ
ジタル信号の形成下で情報の伝達セル又は束が使用され
るデジタル遠隔通信スイッチング・ネットワークである
。ＳＮは、例えば、閉じられた多重平面構造を有してお
り、このスイッチングの連続的なモジュール・ステージ
、例えば、Ｐ１−Ｐ２−Ｐ３、の各スイッチング行列Ｓ
の間のＬｅ外部リンク又は内部接続の束により示される
内部接続される行列ＩＧ１からＩＧＸ、スイッチング平
面ＰＬ１からＰＬＰの入力グループ、及び、行列ＯＧ１
からＯＧＹの出力グループ内に配置されるスイッチング
行列ＳＸの手段によるビルートアップである。各スイッ
チング行列ＳＸは、特許出願ＰＣＴ／ＥＰ８９／０００
９４２（ＨＥＲＩＯＮ　１８）　内で開示されているよ
うなスイッチング素子により構成されるであろう。この
スイッチング素子は、ここで、現出願と同じ日に出願さ
れ関連特許出願に開示されている、「通信スイッチング
素子に対するルート・ロジックの手段」（ＨＥＮＲＩＯ
Ｎ　１９）と題されたルート・ロジックに従って動作す
る。

【００３５】このスイッチング素子の特徴は、アウトレ
ットが「ルート・グループ」と呼ばれるいくつかの出力
グループ内に配置されていること、及び、このスイッチ
ング素子のインレットで受け取られるセルが、単一のア
ウトレットに変換される代わりにこれらのルート・グル
ープの１つ、マルチキャストの場合はそれ以上、に変換
されることである。セルは、ここで、その目的ルート・
グループの部分を形成するアウトレットのどれか１つに
出て行くであろう。

【００３６】非常に大きなスイッチング・ネットワーク
ＳＮ、すなわち、数千の入力ポートＩＰ１からＩＰＭ及
び出力ポートＯＰ１からＯＰＮ、を実現化するために、
大きな「サイズ」のスイッチング素子、すなわち、大き
な数のインレット及びアウトレット、が要求される。し
かしながら、スイッチング素子は、大規模集積回路ＬＳ
Ｉ上に作られ、今日の技術の制限では、例えば、３２イ
ンレット及び３２アウトレット以上のスイッチング素子
を実現化することは許容されない。この問題点はスイッ
チング・モジュールＳＭをスイッチング行列ＳＸとして
使用することにより解決されるであろうし、スイッチン
グ・モジュールＳＭはそのような方法で配置される実現
可能なスイッチング素子のサブネットワークであり、こ
のスイッチング・モジュールＳＭは、例えば、１２８イ
ンレット及び１２８アウトレット、今後、それぞれ入力
及び出力とする、のような大きなサイズの実質上のスイ
ッチング素子として振舞う。

【００３７】そのようなスイッチング・モジュールＳＭ
は、図１内に示される。ＳＭは、１２８の入力のＭＩ０
０１からＭＩ１２８及び１２８の出力のＭＯ００１から
ＭＯ１２８を有し、ｋ＝４のスイッチング素子のそれぞ
れの３つのステージ、名付けて、ＩＳＥ１１−１４、Ｉ
ＳＥ２１−２４及びＩＳＥ３１−３４、を具備する。第
１ステージの各スイッチング素子ＩＳＥ１１／１４は、
スイッチング・モジュールＳＭの３２の別個入力、例え
ば、ＭＩ００１からＭＩ０３２、に接続される３２イン
レットを有し、Ｌｉ＝８アウトレットの４つの束内に配
置されるＥＯ＝３２アウトレットを有する。第２ステー
ジのスイッチング素子ＩＳＥ２１−２４はＬｉ＝８イン
レットのそれぞれの４つの束内に分割されるそれらの３
２インレットを有する。同様に、それらのＥＯ＝３２ア
ウトレットは、また、Ｌｉ＝８アウトレットのそれぞれ
の４つの束内に分割される。最終的に、第３及び最終ス
テージのスイッチング素子ＩＳＥ３１−３４は、Ｌｉ＝
８それぞれの４つの束内にそれらの３２インレットの分
割を有しており、それらのＥＯ＝３２アウトレットそれ
ぞれは、スイッチング・モジュールＳＭの出力、例えば
、ＭＯ００１／０３２、に接続される。第１／第２ステ
ージの各スイッチング素子ＩＳＥ１１−１４／ＩＳＥ２
１−２４は、後続ステージの各スイッチング素子ＩＳＥ
２１−２４／ＩＳＥ３１−３４に、上記の束のそれぞれ
１つを通じて接続される。これらのアウトレットからイ
ンレットへの接続は、このように、Ｌｉ＝８リンクのそ
れぞれの束の手段により実現される。

【００３８】大規模集積回路上に作られるスイッチング
素子ＩＳＥの上記に記載したサイズ、すなわち、最大３
２インレット及び３２アウトレット、は、その部分を形
成するセル・バッファリング手段により引き起こされる
容量により、主として、制限されることに注目すべきで
ある。これらのセル・バッファリング手段は、それらの
伝達の間に、同じ目的又はルート・グループに意図され
るセル間の可能なコンテンションの問題を解決するため
のスイッチング素子を通じて、セルをラッチするために
必要である。しかしながら、これらのバッファリング手
段によって引き起こされる容積は、各ルート・グループ
を構成するアウトレットの数が増加する時に減少する。 実際に、上記に言及された、目的地として特別なルート
・グループを有するセルは、このルート・グループ部を
形成するどんなアウトレットも伝達されるであろうし、
これらのアウトレットの少なくとも１つがフリーである
時、このセルをラッチすることが必要ではない。

【００３９】最悪のケースは、ここで、ルート・グルー
プの各アウトレット上で処理される最大のセル・トラヒ
ック・ロード、及び、「最も小さい」ルート・グループ
、すなわち、要求されるセル損失確率の性能を提供する
アウトレットの最も小さい又は最小の番号、により定義
される。例えば、セル・バッファリング手段は、この最
悪のケースに対し、１０−１０　の非常に低いセル損失
確率を達成するためにディメンション化される。

【００４０】本例は、１つは、８アウトレットのルート
・グループが、スイッチング・モジュールＳＭの各スイ
ッチング素子ＩＳＥ内のそのような受け入れ可能なトラ
ヒック性能に適合することを仮定する。このケースでは
、各ルート・グループは、Ｌｉ＝８アウトレットの上記
の束、すなわち、スイッチング・モジュールＳＭ内のス
イッチング素子ＩＳＥの内部リンク又はアウトレットと
インレットの接続、に従うことに注目すべきである。

【００４１】スイッチング・モジュールＳＭが、大きな
サイズ、例えば、１２８入力及び１２８出力で、の等し
い単一の実質上のスイッチング素子として動作されなけ
ればならないことから、同様のセル・トラヒック性能が
実現しなければならない。これは、スイッチング・モジ
ュールＳＭが、また、その１２８入力及び１２８出力の
間で、どんなセル・トラヒック・フローに対しても非常
に低いセル損失確率を有さなければならないことを意味
する。

【００４２】この終わりに、第１ステージのスイッチン
グ素子ＩＳＥ１１−１４は、セル・トラヒックの全「分
配」を、第２ステージのすべてのスイッチング素子ＩＳ
Ｅ２１−２４を通じて行う。この「分配」は、第１ステ
ージのスイッチング素子ＩＳＥ１１−１４のどれかのイ
ンレットを受け取られるセルが、４つのルート・グルー
プのどれか、及び、また、３２アウトレットのどれかに
伝達されるであろうことを意味する。換言すれば、第２
ステージのスイッチング素子ＩＳＥ２１−２４は、各セ
ルを第３ステージのスイッチング素子ＩＳＥ３１−３４
の１つに伝達するために、適当なルート・グループにセ
ルの「ルート付」を行い、その第３ステージはこのセル
に対するスイッチング・モジュールの目的出力に接続さ
れる。

【００４３】スイッチング素子に対して、スイッチング
・モジュールＳＭの出力ＭＯ００１／１２８は、また、
「モジュール・ルート」と呼ばれるルート・グループ内
に配置されることに注目すべきである。スイッチング・
モジュールＳＭは、例えば、８出力のそれぞれの１６モ
ジュール・ルート・グループにより構成されるであろう
。

【００４４】より一般的に、サイズＮ×Ｎ、例えば、１
２８入力×１２８出力、を有するスイッチング・モジュ
ール、及び、サイズｎ×ｎ、例えば、３２インレット×
３２アウトレット、を有するスイッチング素子のサブネ
ットワークでのビルト・アップに対し、このサブネット
ワークは、ｋ＝Ｎ／ｎ、すなわち、４＝１２８／３２、
のスイッチング素子を具備し、２つの連続ステージのそ
れぞれのスイッチング素子は、Ｌｉ＝ｎ／ｋ、すなわち
、８＝３２／４、の内部リンク又はアウトレットからイ
ンレットへの接続を具備する。加えて、「最小」のルー
ト・グループサイズ、すなわち、最も小さいルート・グ
ループのサイズ、は、Ｌｉより低いか、又は、等しくな
ければならない。最終的に、もし、Ｌｉｍがスイッチン
グ素子ＩＳＥに対し上記で処理される最小のルート・グ
ループ・サイズであるならば、スイッチング・モジュー
ルＳＭに対する最大の達成可能な容量は、Ｎｍａｘ＝ｎ
２　／Ｌｉｍ，すなわち、１２８＝３２２　／８である
。

【００４５】換言すれば、３つの代わりにスイッチング
素子ＩＳＥの２ステージで供給されるのみのスイッチン
グ・モジュールＳＭは、過度のセル・トラヒック・ロー
ドを、入力と出力との間のいくつかの一律でないセル・
トラヒック・フローのケース内のこれらの２ステージの
間の内部リンク上に導くであろう。

【００４６】しかしながら、スイッチング素子ＩＳＥス
テージを減らした数でスイッチング・モジュールを実現
することは、このスイッチング・モジュールの入力がそ
れ自身、該当モジュール・ルート・グループに、スイッ
チング・ネットワークＳＮ内の先行モジュール・ステー
ジのスイッチング・モジュールからリンクされる「入力
グループ」内でグループ化される時に、可能である。

【００４７】２ステージのスイッチング・モジュールＳ
Ｍ’の例は、図２内に示される。ＳＭ’の１２８入力は
、３２入力グループＧ０１からＧ３２に配置され、その
各入力グループはＬｅ＝４入力を具備していて、前記Ｓ
Ｍ’はスイッチング・ネットワークＳＮの上記束の該当
する１つに接続され、スイッチング・ネットワークＳＮ
は外部リンクＬｅと同じ数により形成される。各入力グ
ループＧ０１／３２のこれらのＬｅ入力は、ＳＭ’の第
１ステージのｋ＝４スイッチング素子ＩＳＥ１１−１４
を通じて、均等に分配される。換言すれば、各入力グル
ープＧ０１／３２は、ＳＭ’の第１ステージの各スイッ
チング素子ＩＳＥ１１−１４に、Ｌｅ／ｋ＝１のリンク
を通じて接続される。

【００４８】そのような２ステージのスイッチング・モ
ジュールＳＭ’は、例えば、図３内に示され、かつ、上
記で記述された関連特許出願で開示された、マルチパス
自己ルート・スイッチング・ネットワークＳＮ内で使用
するための上記の３ステージ・スイッチング・モジュー
ルＳＭに供給される。後者内では、スイッチング・ネッ
トワークＳＮは、セル・トラヒックの「システムの乱数
化（ｓｙｓｔｅｍａｔｉｃａｌ　ｒａｎｄｏｍｉｚａｔ
ｉｏｎ）」の原理を、各モジュール・ルート・グループ
のすべてのＬｅ外部リンクを通じて基本としている。こ
れは、先行モジュール・ステージの各スイッチング・モ
ジュールからのセル・トラヒック・フローのロードが、
このスイッチング・ネットワークＳＮ内の後続モジュー
ル・ステージのスイッチング・モジュールＳＭ’の第１
ステージのすべてのスイッチング素子ＩＳＥ１１−１４
を通じて自動的に均等に広げられることを意味する。こ
のケース内において、「分配」を行うスイッチング素子
のステージ、すなわち、図１の３ステージのスイッチン
グ・モジュールＳＭ内のスイッチング素子ＩＳＥ１１−
１４の第１ステージ、は、排除できる。結果として、ス
イッチング・モジュールＳＭの３ステージは、アンバラ
ンス又は一律ではないセル・トラヒックの分配のケース
でさえも性能の上記状態をまだ満足する間、図２の供給
されるスイッチング・モジュールＳＭ’の２ステージの
みに減少することが可能である。

【００４９】より一般的に、スイッチング・モジュール
ＳＭ’内において、各入力グループの外部リンク数Ｌｅ
は、第１ステージのスイッチング要素ＩＳＥ１１ー１４
の数ｋと等しいか、叉は、倍数でなければならないし、
第１ステージを通じて、これらの入力グループＬｅリン
クは分配されなければならない。

【００５０】しかしながら、外部リンクの数、Ｌｅ’と
呼ぶ、がｋよりも小さい時、可能な解は、各入力グルー
プのこれらのＬｅ’リンクを、第１ステージ、例えば、
２つのスイッチング素子の１アウト、のｋスイッチング
素子ＩＳＥ１１−１４の部分のみを通じて、分割するこ
とになる。このことは、図４内に示されるスイッチング
・モジュールＳＭ’’のケースであり、Ｌｅ’＝２の入
力のそれぞれの６４入力グループＧ０１’からＧ６４’
を有することであり、ｋは依然として４に等しい。

【００５１】記載されたスイッチング・モジュールＳＭ
、ＳＭ’、又は、ＳＭ’’の１２８入力×１２８出力の
サイズＮ×Ｎは、前記時間内、及び、ここでまた、将来
において比較的安定であり続けるために選択されている
。実際、単一のＬＳＩ回路上の各ビルトである８（ＳＭ
’又はＳＭ’’に対して）又は１２（ＳＭに対して）ス
イッチング素子ＩＳＥを実際に有するそのようなスイッ
チング・モジュールは、今日の技術の発展が、標準のプ
リント板構成（ＰＢＡ）上に供給され、かつ、そのよう
なプリント板構成の物理的サイズが比較的長い周期を通
じて完全に一定さを保持つであろうことが予想され、こ
れに反して、ＬＳＩ回路の複雑さと物理的なサイズは、
やがて、より速く変化（増加）するであろう。これは、
スイッチング・モジュールは、スイッチング素子、すな
わち、インレット及びアウトレットの数、が増加する時
でさえ、存在する装置に一定に適合できることを保ち、
そして、スイッチング・モジュールを形成するためのス
イッチング素子の最終量が減少するであろうことを意味
する。換言すれば、スイッチング・モジュールの物理的
なサイズは、内部のサブネットワークがサイズ及びそれ
を構成するスイッチング素子の数の変化のために修正さ
れるであろう時でさえも、定数を保つことが予想される
。

【００５２】今まで、１２８入力及び１２８出力での上
記に記載されたスイッチング・モジュールＳＭ、ＳＭ’
、ＳＭ’’は、「単方向」として考慮されるのみである
。しかしながら、これらは、「２重方向」スイッチング
・モジュール、例えば、図５内に図式的に現される各セ
ル伝達「方向」に対する６４入力及び６４出力となるで
あろう。この２重方向性は、例えばスイッチング・モジ
ュール、ＳＭと呼ぶ、の入力及び出力を再分することに
より、６４入力及び６４出力のそれぞれ、例えば、割当
られる入力／出力の数の偶数／奇数の基礎上で、又は、
該当入力／ルート・グループ数の２つの個別セット内で
得られる。他の可能性は、図５内に示されているが、Ｓ
Ｍの１２８入力及び１２８出力を、第１及び第２セット
のそれぞれ内で再分すべきであり、入力／出力の第１セ
ットは、入力ＭＩ００１からＭＩ０６４／出力ＭＯ００
１からＭＯ０６４を具備し、入力／出力の第２セットが
入力ＭＩ０６５からＭＩ１２８／出力ＭＯ０６５から１
２８のそれぞれを具備する間である。入力ＭＩ００１−
０６４の第１セットから出力ＭＯ００１−０６４の第１
セットへ向けられるセルが、第１の直接伝達方向Ａに従
い伝達されるべきであることを言われ、それは、入力Ｍ
Ｉ０６５−１２８の第２セットから出力ＭＯ０６５−１
２８の第２セットへ向けられるセルが第２の直接伝達方
向Ｂに従い前記伝達されることを言われる間である。一
方、入力の第１／第２セットから出力の第２／第１セッ
トへ向けられるセルは、反射される伝達方向Ｃ／Ｄのそ
れぞれに従う「反射」に違いないと言われる。

【００５３】しかしながら、それを構成する各スイッチ
ング素子ＩＳＥが、また、上記に記載された再分の同じ
原理に従うそのような２重方向内で動作可能であり、か
つ、また、スイッチング素子に関する上記に記載された
特許出願で開示されていることによってのみ、スイッチ
ング・モジュールＳＭの２重方向化が可能となる。さら
に詳細では、スイッチング・モジュールＳＭの第１ステ
ージのスイッチング素子ＩＳＥ１１−１４は、例えば、
これらのインレットへの数に依存する入力の第１又は第
２セットに割り当てられるそれらのインレットを有する
。同じものは、スイッチング・モジュールＳＭの最終ス
テージのスイッチング素子のアウトレットに適用される
。付け加えて、スイッチング・モジュールＳＭの２つの
連続ステージのスイッチング素子間のＬｉ内部リンクの
各束は、Ｌｉ／２内部リンクの２つグループ又は出力か
ら入力接続内に分割されるであろうし、このグループの
それぞれは、入力及び出力の上記セットの１つに該当す
る。このケースで、スイッチング素子が最悪のケースに
対して受け入れることができる「最も小さいルート・グ
ループ」内のリンク数は、Ｌｉ／２より低いか、又は、
等しいものでなければならない。

【００５４】代わりに、Ｌｉ／２の２グループ内でのス
イッチング素子間のＬｉ内部リンクのすべての束の分離
を回避するために、このスイッチング・モジュールＳＭ
の最終ステージのスイッチング素子ＩＳＥ２１−２４又
はＩＳＥ３１−３４が、セルを出力に向けるのに十分で
あろうし、その出力は出力の第１又は第２セットのどち
らかに属する。

【００５５】最終ステージのスイッチング素子内のセル
の直接又は反射される伝達、セルに結合されるルート・
データの分析からルート・ロジックにより供給されるの
と同じく、は、ここで、方向指示器、例えば、セルに結
合される入ってくる／出ていくビット、上で動作するで
あろう。

【００５６】もし、直接伝達がルート・ロジックにより
選択されるのならば、ルート動作は、この方向指示器に
より指示される出力の入ってくるか又は出て行くかのセ
ットのどちらかに適用する。一方、もし、反射される伝
達がルート・ロジックにより選択されるのならば、ルー
ト動作は伝達方向に適用し、その伝達方向は、方向指示
器により与えられる１つの反対側であり、すなわち、こ
こで、反転されなければならない。

【００５７】ルート・ロジックの直接又は反射される伝
達の決定は、スイッチング素子に対するルート・ロジッ
クに関する上記に記載された関連特許出願内でより詳細
内に説明され、また、本スイッチング・モジュールＳＭ
に応用できる。

【００５８】第１及び第２セット内のアウトレット及び
出力の分割のみが上記で記載されているが、後者は、ほ
ぼ、同様の方法で、分割ルート・グループ、及び、モジ
ュール・ルート・グループのそれぞれに適用することに
注目すべきである。

【００５９】ルート・ロジックに関する最後に記載され
た特許出願は、スイッチング・ネットワークＳＮを通じ
て伝達されるセルに結合される自己ルート・タグ（ＳＲ
Ｔ）がルート制御コード（ＲＣＣ）を含むことを開示し
、前記ルート制御コードは、このスイッチング・ネット
ワークＳＮの連続スイッチング素子ＩＳＥにより実行さ
れるルート関数の特別なシーケンスを指示し、前記スイ
ッチング・ネットワークを通じて、セルが伝達される。 ルート関数のそのようなシーケンスは、「伝達パターン
」と呼ばれる。これは、異なるスイッチング素子ＩＳＥ
内の異なるルート関数の実行を導くであろうことを意味
し、前記スイッチング素子を通じてセルがルート化され
る。換言すれば、ルート制御コードは、間接的に、所定
の伝達パターンに対する各スイッチング素子内で実行さ
れるべきルート関数を指示する。特別なスイッチング素
子ＩＳＥ内で実行されるべきルート関数のルート・パラ
メータは、ルート制御コード翻訳メモリ（ＲＣＣＴＭ）
内に格納されるデータ言語を選択するべきポインタとし
てルート制御コードを使用することにより得られる。選
択されるデータ言語内に含まれるルート・パラメータは
、例えば、ルート型コード、反射指示、及び少なくとも
１つのルート・モード・パラメータにより構成される。

【００６０】ルート型コードは、スイッチング素子ＩＳ
Ｅにより実行されるべきルート関数の種類を指示する。 ルート関数の可能な種類及び型は以下の通りである。

【００６１】「グループルート」；セルがスイッチング
素子の複数の選択されるルート・グループに伝達される
べき時、 「マルチキャストルート」；セルが多数のルート・グル
ープに伝達されるべき時、 「分配」；セルが可能なルート・グループのどれかに、
すなわち、スイッチング素子ＩＳＥのアウトレットのど
れかに伝達されるであろう時、 「物理的ルート」；セルがルート・グループの代わりに
所定の単一アウトレットに伝達されるべき時、「専心的
（ｄｅｄｉｃａｔｅｄ）　・ルート」；セルが特別な制
御目的に対してのみ使用される付加専心的アウトレット
にインレットから伝達されるべき時、 ルート・モード・パラメータは、反射指示器及び初期の
入ってくる／出ていく方向（インレットの数から得られ
るか又はセルに結合される上記の方向指示器のビットに
より与えられる）、すなわち、使用されるべき伝達方向
Ａ、Ｂ、Ｃ又はＤの関数で、に従って、アドレス又は、
例えば、セルに対する目的地として選択されるべきルー
ト・グループの同一性を指示する。

【００６２】ルート制御コード翻訳メモリ内に包含され
るすべての情報は、スイッチング・ネットワークＳＮの
型及びこのスイッチング・ネットワーク内の各スイッチ
ング素子の割当の関数である。

【００６３】後者の割当は、例えば、スイッチング・モ
ジュールＳＭが属するスイッチング・ネットワークＳＮ
内のモジュール・ステージの同一性に対応する数及びこ
のモジュール・ステージ内のスイッチング素子ＳＭの割
当に相当する数により定義される。

【００６４】スイッチング・モジュールＳＭが、スイッ
チング素子ＩＳＥのサブネットワークにより構成されて
おり、実質上大きなサイズのスイッチング素子、ここで
は内部構成又は構造、として振舞わなければならないこ
とから、このスイッチング・モジュールＳＭは、受け取
られるセルの自己ルート・タグ内に含まれる上記ルート
制御コードを扱うことができるに違いない。これは、図
６内に示される補助回路素子によることができ、それは
例として図２のスイッチング・モジュールＳＭ’に結合
される。

【００６５】補助回路素子は、主として、制御ロジック
又はマイクロプロセッサ・ユニットＵＰ、ネットワーク
・データメモリＮＤＭ及びメンテナンス・ルーチナーＭ
ＴＲにより構成されるであろうし、前記メンテナンス・
ルーチナーは、すべて、スイッチング・モジュールＳＭ
’として同じプリント板構成（ＰＢＡ）上に作られてい
る。

【００６６】ネットワーク・データ・メモリＮＤＭはネ
ットワーク情報を格納し、そのネットワーク情報はスイ
ッチング・ネットワークＳＮの型のデータ特性により構
成され、スイッチング・モジュールＳＭ’は前記スイッ
チング・ネットワークに属していて、例えば、スイッチ
ング・ネットワークＳＮでおおわれたマルチ・パス・マ
ルチ・ステージ自己ルートのいくつかの形状である。こ
のネットワーク情報は、マイクロプロセッサ・ユニット
ＵＰに伝達されるであろうし、ネットワーク・データ・
メモリＮＤＭは、前記マイクロプロセッサ・ユニットに
接続される。一方、マイクロプロセッサ・ユニットＵＰ
は、さらに、プリント板構造の制御ターミナルＢＩに接
続され、前記ターミナルはコネクタ、例えば、スイッチ
ング・ネットワークＳＮの背面板上にプラグ止めされ、
上記のモジュール・ステージの数及びこのスイッチング
・モジュールＳＭ’の配置数が設けられる。ネットワー
ク・データ・メモリＮＤＭから受け取られるネットワー
ク情報及び制御ターミナルＢＩを通じて受け取られる数
の両者で、マイクロプロセッサ・ユニットＵＰは、スイ
ッチング・モジュールＳＭ’の各スイッチング素子ＩＳ
Ｅ１１−１４、ＩＳＥ２１−２４のルート制御コード伝
達メモリを満たすための上記のデータ言語を発生するこ
とができる。この終わりに、マイクロプロセッサ・ユニ
ットＵＰは、これらのスイッチング素子ＩＳＥ１１−１
４、ＩＳＥ２１−２４のそれぞれに、メンテナンス・ル
ーチナーを通じて接続され、そのメンテナンス・ルーチ
ナーは、生成されるデータ言語をロードするためのイン
ターフェース・ユニットとして、適当なスイッチング素
子のメモリ内で使用される。実際に、スイッチング・モ
ジュールＳＭ’の第１ステージのすべてのスイッチング
素子ＩＳＥ１１−１４は、同一のデータ言語で、このス
イッチング・モジュールＳＭ’の第２ステージのすべて
のスイッチング素子ＩＳＥ２１−２４と同様にそれらの
ルート制御コード伝達メモリを満たすために設けられる
。

【００６７】スイッチング素子ＩＳＥ１１−１４及びＩ
ＳＥ２１−２４のルート制御コード伝達メモリのロード
は、スイッチング・ネットワークの初期化段階の間に起
こることを注目しなければならない。

【００６８】また、ネットワーク・データ・メモリＮＤ
Ｍは、上記ネットワーク情報を格納する永久メモリ又は
ランダム・アクセス・メモリのどちらかであり、このネ
ットワーク情報は、スイッチング・ネットワークＳＮの
初期化段階の間にロードされることを注目しなければな
らない。この最後のケースで、ネットワーク情報は、伝
達される制御セルの手段によりネットワークデータメモ
リＮＤＭに、スイッチング・ネットワークＳＮを通じて
提供され、かつ、スイッチング・モジュールＳＭ’のス
イッチング素子の１つにより受け取られる。これらの制
御セルは、ここで、このスイッチング素子から、ネット
ワーク・データ・メモリＮＤＭに、メンテナンス・ルー
チナーＭＴＲ及びマイクロプロセッサ・ユニットＵＰを
通じて向けられる。

【００６９】図６に言及しているにもかかわらず、スイ
ッチング・モジュールＳＭ’の入力グループＧ０１から
Ｇ３２を構成するＬｅ外部リンクの上記に記載された束
、例えば、Ｌｅ＝４リンクのそれぞれの３２の束、は、
４チャンネル多重信号を運ぶ信号線によりそれぞれ代え
られるであろう。ここで、スイッチング・モジュールＳ
Ｍ’の入力で、これらの信号は、デマルチプレクサＤＸ
０１／ＤＸ３２により、分離され、これらの各デマルチ
プレクサＤＸ０１／３２は、ＳＭ’の第１ステージの個
別スイッチング素子ＩＳＥ１１−１４に接続される４出
力を有する。同様にして、スイッチング・モジュールＳ
Ｍ’の出力で、最終ステージのスイッチング素子ＩＳＥ
２１−２４のアウトレットでの信号、すなわち、セル、
は、示されるようなモジュール・ルート・グループＯＧ
０１からＯＧ３２を形成するようなマルチプレクサＭＸ
０１により多重化される。

【００７０】本発明の原理を、特定の装置と結びつけて
上述したが、、この記載は、単に、例示であって、本発
明の範囲を制限するものではない。

【図面の簡単な説明】

【図１】本発明に従う３つのステージの通信スイッチン
グ・モジュールＳＭを示す。

【図２】図１のスイッチング・モジュールＳＭの変形で
ある２つのステージの通信スイッチング・モジュールＳ
Ｍ’を示す。

【図３】スイッチング・ネットワークＳＮを示し、ここ
で、スイッチング・モジュールＳＭ又はＳＭ’が使用さ
れる。

【図４】図１のスイッチング・モジュールＳＭの他の変
形である２つのステージの通信スイッチング・モジュー
ルＳＭ’’を示す。

【図５】２重方向内で使用されるスイッチング・モジュ
ールの可能な接続図を示す。

【図６】補助的な回路での図２のスイッチング・モジュ
ールＳＭ’を示す。

【符号の説明】

ＳＭ　　　　スイッチング・モジュールＩＳＥ　　スイ
ッチング素子 ＭＩ　　　　入力 ＭＯ　　　　出力 ＥＯ　　　　アウトレット Ｌｉ　　　　リンク

Claims (14)

【特許請求の範囲】
1. 【請求項１】入力及び出力を有するものであって、第１
   モジュール・ステージのスイッチング・モジュールの入
   力及びスイッチング・ネットワークの最終ステージのス
   イッチング・モジュールの出力とそれぞれ接続される入
   力ポート及び出力ポートとを有するマルチパス自己ルー
   ト・スイッチング・ネットワーク［ＳＮ］のモジュール
   ・ステージ内に含まれていて、前記スイッチング・モジ
   ュールは、情報セルを、それらの入力のどれかから、そ
   れらの出力の少なくとも１つへ伝達可能であり、インレ
   ット及びアウトレットを有するスイッチング素子［ＩＳ
   Ｅ］のそれぞれで形作られ、 そのアウトレットの少なくとも１つへのそのインレット
   のどれかから前記情報セルを伝達することが可能である
   通信スイッチング・モジュール［ＳＭ、ＳＭ’、ＳＭ’
   ’］において、 １）各スイッチング・モジュール［ＳＭ、ＳＭ’、ＳＭ
   ’’］は、前記スイッチング素子［ＩＳＥ］の複数のス
   テージ［ＩＳＥ１１−１４；ＩＳＥ２１−２４；ＩＳＥ
   ３１−３４］を具備し、 前記入力及び出力は、第１ステージ［ＩＳＥ１１−１４
   ］のスイッチング素子のインレット及び前記スイッチン
   グ・モジュール［ＳＭ、ＳＭ’、ＳＭ’’］の最終ステ
   ージ［ＩＳＥ２１−２４；ＩＳＥ３１−３４］のスイッ
   チング素子のアウトレットにそれぞれ結合され、２）各
   スイッチング素子［ＩＳＥ］は、少なくとも３つのアウ
   トレットを有し、すべての前記アウトレットはルート・
   グループに配置され、各ルート・グループセルは多数の
   アウトレットを具備し、そのアウトレットのどれかにセ
   ルが伝達され、 ３）前記スイッチング・モジュール［ＳＭ、ＳＭ’、Ｓ
   Ｍ’’］は、少なくとも３つの出力を有し、前記出力は
   モジュール・ルート・グループに配置され、前記モジュ
   ール・ルート・グループセルは多数の出力を有し、セル
   がその出力のどれかに伝達され、各モジュール・ルート
   ・グループは、前記最終ステージ［ＩＳＥ２１−２４；
   ＩＳＥ３１−３４］の少なくとも１つのスイッチング素
   子の少なくとも１つのルート・グループを含んでおり、
   ４）所定ステージ［ＩＳＥ１１−１４；ＩＳＥ２１−２
   ４］のスイッチング素子は、Ｌｉ（８）リンクの束を通
   じて後続ステージ［ＩＳＥ２１−２４；ＩＳＥ３１−３
   ４］のスイッチング素子に結合され、前記リンクのそれ
   ぞれは、アウトレットとインレットの接続により構成さ
   れ、５）Ｌｉ（８）は、アウトレットの最も小さい数を
   有するルート・グループ内に具備されるアウトレットの
   数と少なくとも等しく、前記スイッチング素子［ＩＳＥ
   ］は、前記アウトレット上の所定の最大ロードでの所定
   の最小のトラヒック性能を実現するために維持すること
   ができる、ことを特徴とする通信スイッチング・モジュ
   ール［ＳＭ、ＳＭ’、ＳＭ’’］。
2. 【請求項２】各スイッチング素子には、前記セルをラッ
   チするためのバッファリング手段が設けられることを特
   徴とする請求項１に記載の通信スイッチング・モジュー
   ル［ＳＭ、ＳＭ’、ＳＭ’’］。
3. 【請求項３】各情報セルはルート・データを含む自己ル
   ート・タグに結合され、前記ルート・グループの少なく
   とも１つが各スイッチング素子［ＩＳＥ］内で選択され
   る、ことを特徴とする請求項１に記載の通信スイッチン
   グ・モジュール［ＳＭ、ＳＭ’、ＳＭ’’］。
4. 【請求項４】１）各前記ステージ［ＩＳＥ１１−１４；
   ＩＳＥ２１−２４；ＩＳＥ３１−３４］は、ＥＯ［３２
   ］アウトレットを有する前記スイッチング素子［ＩＳＥ
   ］のｋ［４］を含み、 ２）ステージ［ＩＳＥ１１−１４；ＩＳＥ２１−２４］
   の各スイッチング素子は、後続ステージ［ＩＳＥ２１−
   ２４；ＩＳＥ３１−３４］の各スイッチング素子に、前
   記Ｌｉ（８）リンクを通じて接続され、３）Ｌｉ（８）
   はｋ［４］により除されるＥＯ［３２］に等しいもので
   ある、ことを特徴とする請求項１に記載の通信スイッチ
   ング・モジュール［ＳＭ、ＳＭ’、ＳＭ’’］。
5. 【請求項５】前記スイッチング・モジュール［ＳＭ］が
   、３つのステージ［ＩＳＥ１１−１４；ＩＳＥ２１−２
   ４；ＩＳＥ３１−３４］を含む、 ことを特徴とする請求項１に記載の通信スイッチング・
   モジュール［ＳＭ］。
6. 【請求項６】前記スイッチング・モジュール［ＳＭ］の
   前記第１ステージ［ＩＳＥ１１−１４］の各スイッチン
   グ素子に対して、情報セルのトラヒックが、すべてその
   アウトレットを通じて分配され、 セルが、前記スイッチング・モジュール［ＳＭ］の第２
   ステージ［ＩＳＥ２１−２４］のスイッチング素子のど
   れかに伝達される、 ことを特徴とする請求項４又は５に記載の通信スイッチ
   ング・モジュール［Ｓ Ｍ］。
7. 【請求項７】１）前記スイッチング・モジュール［ＳＭ
   ’］の前記入力が入力グループ［Ｇ０１−３２］に配置
   され、、各入力グループは前記入力の数Ｌｅ［４］を具
   備していて、前記スイッチング・ネットワーク［ＳＮ］
   の所定スイッチング・モジュール［ＳＭ’］に供給され
   るセルが、所定入力グループ［Ｇ０１／３２］を通じて
   、Ｌｅ［４］入力のどれかで受け取られることが可能で
   あり、 ２）Ｌｅ［４］は、ｋ［４］の倍数であり、３）入力グ
   ループ［Ｇ０１／３２］は、前記スイッチング・モジュ
   ール［ＳＭ’］の第１ステージ［ＩＳＥ１１−１４］の
   ｋ［４］スイッチング素子に、前記第１ステージ［ＩＳ
   Ｅ１１−１４］の前記各スイッチング素子のｋ［４］に
   より除されるＬｅ（４）を通じて接続され、４）前記ス
   イッチング・モジュール［ＳＭ’］は、２つのステージ
   ［ＩＳＥ１１−１４；ＩＳＥ２１−２４］のみを具備し
   、 目的モジュール・ルート・グループへのセル・ルートは
   、前記スイッチング・モジュール［ＳＭ’］の前記第１
   ［ＩＳＥ１１−１４］及び前記第２ステージ［ＩＳＥ２
   １−２４］の各スイッチング素子のルート・グループへ
   のルート関数を実行することにより行われ、前記ルート
   関数は、前記セルに結合される前記自己ルート・タグか
   ら得られる、ことを特徴とする請求項３又は４に記載の
   通信スイッチング・モジュール［ＳＭ’］。
8. 【請求項８】１）前記スイッチング・モジュール［ＳＭ
   ’’］の前記入力が入力グループ［Ｇ０１’−６４’］
   に割り当てられ、各入力グループが多数の前記入力Ｌｅ
   ’［２］を有し、 前記スイッチング・ネットワーク［ＳＮ］の所定スイッ
   チング・モジュール［ＳＭ’’］に供給されるセルが、
   所定入力グループ［Ｇ０１’／Ｇ６４’］を通じて、Ｌ
   ｅ’［２］入力のどれかに受け取られることが可能であ
   り、 ２）Ｌｅ’［２］は、ｋ［４］のサブ倍数（ｓｕｂ−ｍ
   ｕｌｔｉｐｌｅ）であり、 ３）入力グループ［Ｇ０１’／６４’］は、スイッチン
   グ・モジュール［ＳＭ’’］の第１ステージ［ＩＳＥ１
   １−１４］のＬｅ’［２］スイッチング素子に、前記第
   １ステージ［ＩＳＥ１１−１４］の前記各スイッチング
   素子の単一インレットを通じて、接続され、４）前記ス
   イッチング・モジュール［ＳＭ’’］は、２ステージ［
   ＩＳＥ１１−１４；ＩＳＥ２１−２４］のみを有し、 目的モジュール・ルート・グループへのセル・ルートは
   、スイッチング・モジュール［ＳＭ’’］の前記第１［
   ＩＳＥ１１−１４］及び前記第２ステージ［ＩＳＥ２１
   −２４］の各スイッチング素子のルート・グループへの
   ルート関数を実行することにより行われ、前記ルート関
   数は、前記セルに結合される前記自己ルート・タグから
   得られる、ことを特徴とする請求項３又は４に記載の通
   信スイッチング・モジュール［ＳＭ’’］。
9. 【請求項９】前記スイッチング・モジュール［ＳＭ、Ｓ
   Ｍ’、ＳＭ’’］は、その入力及びその出力を有し、前
   記各入力及び各出力は、第１セット及び第２セット内で
   分割され、 セルは、入力の第１／第２セット入力から、第１［Ａ］
   ／第２［Ｂ］伝達方向に従う出力の第１／第２セット出
   力へ伝達されるか、又は、入力の第１／第２セット入力
   から、第３［Ｃ］／第４［Ｄ］の各伝達方向に従う出力
   の第２／第１セット出力へ伝達されるかのどちらかであ
   る、 ことを特徴とする請求項１に記載の通信スイッチング・
   モジュール［ＳＭ、ＳＭ’、ＳＭ’’］。
10. 【請求項１０】１）各スイッチング素子［ＩＳＥ］は、
    そのインレット及びそのアウトレットを有し、各インレ
    ット及び各アウトレットは、第１セット及び第２セット
    内で分割され、 セルは、インレットの第１／第２セットのインレットか
    ら、前記第１［Ａ］／第２［Ｂ］伝達方向に従うアウト
    レットの第１／第２セットのアウトレットへ伝達される
    か、又は、インレットの第１／第２セットのインレット
    から、前記第３［Ｃ］／第４［Ｄ］の各伝達方向に従う
    アウトレットの第２／第１セットのアウトレットへ伝達
    されるかのどちらかであり、 ２）入力の前記第１／第２セットは、第１ステージ［Ｉ
    ＳＥ１１−１４］のスイッチング素子インレットの前記
    第１／第２セットに接続され、 スイッチング・モジュール［ＳＭ、ＳＭ’、ＳＭ’’］
    の最終ステージ［ＩＳＥ２１−２４；ＩＳＥ１−３４］
    のスイッチング素子アウトレットの前記第１／第２セッ
    トは、出力の前記各第１／第２セットに接続されている
    、 ことを特徴とする請求項９に記載の通信スイッチング・
    モジュール［ＳＭ、ＳＭ’、ＳＭ’’］。
11. 【請求項１１】１）第１ステージ［ＩＳＥ１１−１４］
    の各スイッチング素子は、第１セット及び第２セット内
    で分割されるそのインレットを有し、各インレットは、
    前記スイッチング・モジュール［ＳＭ、ＳＭ’、ＳＭ’
    ’］入力の前記第１セット及び前記第２セットへ接続さ
    れ、 ２）最終ステージ［ＩＳＥ２１−２４；ＩＳＥ３１−３
    ４］の各スイッチング素子は、アウトレットの第１セッ
    ト及び第２セット内で分割されるそのアウトレットを有
    し、 各アウトレットは、前記スイッチング・モジュール［Ｓ
    Ｍ、ＳＭ’、ＳＭ’’］出力の前記第１セット及び前記
    第２セットへ接続され、３）セルは、前記第１［Ａ］／
    第２［Ｂ］伝達方向、又は、前記第３［Ｃ］／第４［Ｄ
    ］伝達方向（前記セルに結合される自己ルート・タグ内
    に含まれる方向指示器に従う）に従い、前記スイッチン
    グ・モジュール［ＳＭ、ＳＭ’、ＳＭ’’］を通じて伝
    達される、 ことを特徴とする請求項３又は９に記載の通信スイッチ
    ング・モジュール［ＳＭ、ＳＭ’、ＳＭ’’］。
12. 【請求項１２】制御ロジック［ＵＰ］を含み、制御ロジ
    ックは、セル伝達の各型に割り当てられる第１ルート・
    モード・パラメータをスイッチング・ネットワーク［Ｓ
    Ｎ］の特別のモジュール・ステージのスイッチング・モ
    ジュールを通じて、このスイッチング・モジュールの各
    スイッチング素子［ＩＳＥ］に割り当てられる第２ルー
    ト・モード・パラメータへ、前記スイッチング・モジュ
    ール内の前記スイッチング素子［ＩＳＥ］の内部配置及
    び前記スイッチング・ネットワーク［ＳＮ］内の前記ス
    イッチング・モジュールの配置の関数で、変換できる ことを特徴とする請求項１から１１のいずれか１項に記
    載の通信スイッチング・モジュール
13. 【請求項１３】前記スイッチング・モジュールは、複数
    のスイッチング素子［ＩＳＥ］を持つプリント板構成上
    で作られる、 ことを特徴とする請求項１から１２のいずれか１項に記
    載の通信スイッチング・モジュール
14. 【請求項１４】前記各スイッチング素子［ＩＳＥ］が集
    積電子回路で作られる、ことを特徴とする請求項１から
    １３のいずれか１項に記載の通信スイッチング・モジュ
    ール