JPH04221496A - 単一基板上に設けられるコンピュータメモリ回路およびコンピュータメモリを消去するためのシーケンスを終らせる方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータメモリの分
野に関するものである。更に詳しくいえば、本発明は、
コンピュータメモリを消去またはプログラミングの動作
を終らせるための信号を発生する回路および方法に関す
るものである。

【０００２】

【従来の技術】従来の不揮発性コンピュータメモリの１
つの種類はフラッシュ消去可能かつプログラム可能な読
出し専用メモリ（「フラッシュＥＰＲＯＭ」）である。 フラッシュＥＰＲＯＭはユーザーによるプログラムがで
き、ひとたびプログラムされると、フラッシュＥＰＲＯ
Ｍは消去されるまでそれのデータを保持する。フラッシ
ュＥＰＲＯＭの電気的消去により、フラッシュＥＰＲＯ
Ｍのメモリの内容が１回の比較的速い動作で消去される
。それからフラッシュＥＰＲＯＭを新しいコードでプロ
グラムできる。

【０００３】従来の１つのＥＰＲＯＭは、アメリカ合衆
国カリホルニア州サンタ・クララ（Ｓａｎｔａ　Ｃｌａ
ｒａ　）所在のインテル・コーポレーション（Ｉｎｔｅ
ｌ　Ｃｏｒｐｏｒａｔｉｏｎ　）　により販売されてい
る２８Ｆ２５６相補金属−酸化物−半導体（ＣＭＯＳ）
フラッシュメモリである。このＥＰＲＯＭは２５６キロ
ビットのフラッシュＥＰＲＯＭである。この２８Ｆ２５
６フラッシュメモリは、電気的消去および再プログラミ
ングを管理するために指令レジスタを含む。指令は、標
準的なマイクロプロセッサ書込みタイミングを用いて、
制御プロセッサから指令レジスタへ書込まれる。指令レ
ジスタの内容は、消去およびプログラミング回路を制御
する内部状態マシンへの入力として機能する。

【０００４】２８Ｆ２５６フラッシュメモリにおいては
、フラッシュメモリの消去を開始させるために２段階動
作シーケンスが用いられる。第１に、１６進数の２０を
フラッシュメモリの指令レジスタへ書込むことにより、
調整消去動作が行われる。調整消去動作は、フラッシュ
メモリのメモリアレイ中の全てのバイトを電気的に消去
するための装置を設ける指令のみの動作である。

【０００５】第２に、１６進数の２０が指令レジスタへ
再び書込まれる。これは消去指令を表す。消去動作は、
この消去指令を指令レジスタへ書込むことを許す書込み
可能化パルスの立上がり縁部で始められる。

【０００６】消去動作は、指令レジスタへ書込まれる次
の指令を伴う次の書込み可能化パルスの立上り縁部によ
り終らされる。２８Ｆ２５６フラッシュメモリの消去動
作の開始と終了の間の時間が長すぎるとすると、非常に
多くの電荷が失われるために、消去用にそのフラッシュ
メモリへ加えられる高電圧ＶＰＰによりメモリアレイが
破壊されることがある。いいかえると、消去指令の書込
み可能化パルスの立上り縁部と、指令レジスタへ書込ま
れる次の指令の書込み可能化パルスの立上り縁部との間
の時間が長すぎるとすると、フラッシュメモリが破壊さ
れることがある。

【０００７】この従来のフラッシュメモリの１つの欠点
は、消去動作とプログラム動作を終らせるために以後の
検査指令を送る制御マイクロプロセッサに依存するが、
時にはマイクロプロセッサは適切な信号を送らず、ある
いは適切な信号を送っても遅すぎる。その結果として、
高電圧ＶＰＰが非常に長時間フラッシュメモリへ加えら
れて、フラッシュメモリを破壊する結果となる可能性が
ある。

【０００８】制御マイクロプロセッサは、いくつかの理
由から消去動作またはプログラミング動作を終らせるの
に誤って失敗することがある。たとえば、制御プロセッ
サのためのアルゴリズムにユーザーソフトウエアの誤り
が存在することがある。別の例として、電源の障害でプ
ロセッサの実行の誤りがひき起させることがある。

【０００９】

【発明が解決しようとする課題】従来知られている回路
および方法の制限にかんがみて、本発明の１つの目的は
、制御マイクロプロセッサがコンピュータメモリの消去
動作を終らせるための唯一の手段ではない、というよう
な回路および方法を得ることである。また、本発明の別
の目的は、コンピュータメモリのプログラミング動作を
終らせるための唯一の手段ではない、というような回路
および方法を得ることである。

【００１０】

【課題を解決するための手段】それらの目的は、単一の
基板に設けられているコンピュータメモリ回路により達
成される。コンピュータメモリ回路はメモリを含む。第
１のラッチが設けられる。この第１のラッチはプロセッ
サにより送られた指令を格納する。第１のラッチへ第２
のラッチが結合され、メモリの内容を消去するための動
作シーケンスの開始を指令が呼出したときに、第２のラ
ッチは第１の値を格納する。第２のラッチとメモリの間
にタイマが結合される。このタイマはカウンタを含む。 第１の値が第２のラッチに格納された時に、そのカウン
タはカウント動作を開始する。タイマは、カウンタに応
答して、カウンタが第１のカウントに達した時に、メモ
リの内容を消去するための動作シーケンスを終らせるた
めの信号を発生する。

【００１１】また、前記目的は、単一基板上に設けられ
るコンピュータメモリ回路により達成される。このコン
ピュータメモリ回路はメモリを含む。プロセッサにより
送られた指令を格納するために第１のラッチが設けられ
る。第１のラッチへ第２のラッチが結合される。メモリ
をプログラミングするための動作シーケンスの開始を指
令が求めた時に、第２のラッチは第１の値を格納する。 第２のラッチとメモリの間にタイマが結合される。この
タイマはカウンタを含む。第１の値が第２のラッチに格
納された時に、そのカウンタはカウント動作を開始する
。タイマは、カウンタに応答して、カウンタが第１のカ
ウントに達した時にメモリのプログラミングする動作シ
ーケンスを終らせる信号を発生する。

【００１２】また、前記目的は、コンピュータメモリの
内容を消去するための動作シーケンスを終らせる方法に
より達成される。プロセッサにより送られた指令を、コ
ンピュータメモリが形成されている基板と同じ基板に設
けられている第１のラッチに格納する。コンピュータメ
モリの内容を消去する動作シーケンスの開始をその指令
が求めた時に、コンピュータメモリが形成されている基
板と同じ基板に設けられている第２のラッチに第１の値
を格納する。第２のラッチに第１の値が格納された時に
、コンピュータメモリが形成されている基板と同じ基板
に設けられているカウンタがカウント動作を開始する。 カウンタが第１のカウントに達した時に、コンピュータ
メモリの内容を消去する動作シーケンスを終らせる信号
を発生させる。

【００１３】また、前記目的は、コンピュータメモリを
プログラミングする動作シーケンスを終らせる方法によ
り達成される。プロセッサにより送られた指令を、コン
ピュータメモリが形成されている基板と同じ基板に設け
られている第１のラッチに格納する。コンピュータメモ
リをプログラミングするための動作シーケンスの開始を
その指令が求めた時に、コンピュータメモリが形成され
ている基板と同じ基板に設けられている第２のラッチに
第１の値を格納する。コンピュータメモリが形成されて
いる基板と同じ基板に設けられているカウンタが、第１
の値が第２のラッチに格納された時に、カウント動作を
開始する。カウンタが第１のカウントに達した時に、コ
ンピュータメモリをプログラミングするための動作シー
ケンスを終らせる信号を発生する。

【００１４】

【実施例】図１は、本発明の好適な実施例を実現する、
ＥＰＲＯＭ１０の回路を示すブロック図である。フラッ
シュＥＰＲＯＭはフラッシュメモリとも呼ばれる。フラ
ッシュメモリ１０はメモリアレイ１２を含む。このメモ
リアレイは、アドレスにデータを格納するメモリセルを
含む。本発明の一実施例においては、メモリアレイ１２
は１，０４８，５４６ビット（すなわち、１メガバイト
）の情報を格納できる。しかし、メモリアレイ１２の容
量をそれより大きくも、小さくもできる。たとえば、メ
モリアレイ１２は２５６ビットを含むことができる。

【００１５】好適な実施例においては、図１に示すフラ
ッシュメモリ１０の回路は単一の基板に形成される。好
適な実施例においては、フラッシュメモリ１０はＣＭＯ
Ｓ回路を採用する。

【００１６】ＶＰＰはフラッシュメモリ１０のための消
去／プログラム電源電圧である。ＶＣＣはフラッシュメ
モリ１０のための装置電源電圧であり、ＶＳＳはアース
電位である。一実施例においては、ＶＰＰは１２．０ボ
ルト、ＶＣＣは約５ボルトである。

【００１７】フラッシュメモリ１０へのＶＰＰ入力端子
に高電圧が存在しないと、フラッシュメモリは読出し専
用メモリとして機能する。線１０００を介して供給され
たアドレスに格納されているデータはメモリアレイ１２
から読出され、線９２，９４，５４を介してフラッシュ
メモリ１０の外部の回路で利用できるようにされる。

【００１８】フラッシュメモリ１０は、チップイネイブ
ルＣＥバーと出力イネイブルＯＥバーの２つの機能を含
む。チップイネイブル入力ＣＥバーは電力制御であって
、フラッシュメモリ１０を選択するために用いられる。 出力イネイブル入力ＯＥバーはフラッシュメモリ１０の
ための出力制御であって、装置の選択とは独立に、フラ
ッシュメモリ１０からの出力ピンからのデータをゲート
するために使用すべきである。フラッシュメモリ１０の
出力端子においてデータを得るために、制御機能ＣＥバ
ーとＯＥバーは論理的に活動状態になければならない。

【００１９】フラッシュメモリ１０は指令レジスタ３８
と、状態制御回路４０と、状態ラッチ４２と、ストップ
タイマ４４とを更に含む。フラッシュメモリ１０の消去
とプログラミングは、高電圧ＶＰＰ信号が線６８へ加え
られた時に、指令レジスタ３８を介して行われる。指令
レジスタ３８の内容は、内部状態マシンとして作用する
状態制御回路４０への入力として作用する。

【００２０】状態制御回路４０の出力の１つは消去可能
化信号ＳＥＬＶＰＳであって、この信号は線７２を介し
て消去電圧スイッチ４８へ送られる。状態制御回路４０
の別の出力はプログラム可能化バー信号ＰＲＯＢであっ
て、線７４を介してプログラム電圧スイッチ５２へ送ら
れる。電圧ＶＰＰは線６８を介して消去電圧スイッチ４
８へ送られるとともに、線６８と７６を介してプログラ
ム電圧スイッチ５２へ加えられる。

【００２１】消去電圧スイッチ４８は線７２を介して論
理的に高い消去可能信号を受ける。そうすると消去電圧
スイッチが線６８から消去電圧ＶＰＰを線８０を介して
メモリアレイ１２へ送る。それからメモリアレイ１２の
内容の消去が始まる。メモリアレイ１２の内容の消去は
メモリアレイ１２内の全てのセルの内容の電気的消去で
ある。本発明の一実施例においては、メモリアレイの消
去は、おのおのの持続時間が約１０ミリ秒であるパルス
を約１０００個用いて行われる。各パルスの後で１個ま
たは複数の消去確認指令が典型的に実行される。

【００２２】線７２上の消去可能化信号ＳＥＬＶＰＳが
論理に低いとすると、線６８における消去電源電圧ＶＰ
Ｐは線８０へ送られないから、線８０における電圧は０
ボルトである。このためにメモリアレイ１２の消去動作
シーケンスが終る。

【００２３】線７４上のプログラム可能化バー信号が論
理的に低いと、プログラム電圧スイッチ５２は線６８と
７６上の電圧ＶＰＰを線８２へ送り、その電圧ＶＰＰは
Ｙデコーダ２０とＸデコーダ１８へ加えられる。Ｙデコ
ーダ２０はメモリアレイ１２のための列デコーダであり
、Ｘデコーダ１８はメモリアレイ１２のための行デコー
ダである。

【００２４】書込み可能化信号ＷＥバーは指令レジスタ
３８と、状態ラッチ４２と、状態制御回路４０とへ結合
される。書込み可能化信号は指令レジスタ３８およびメ
モリアレイ１２への書込みを制御する。書込み可能化信
号はアクティブ低である。アドレスが書込み可能化パル
スの立下り縁部で保持される。データは書込み可能化パ
ルスの立上り縁部で保持される。

【００２５】指令レジスタ３８自体はアドレス可能な記
憶場所を占めない。その代りに、指令レジスタ３８は、
指令の実行に必要なアドレスおよびデータ情報とともに
指令を格納するために用いられるラッチである。

【００２６】指令レジスタ３８は、電圧ＶＰＰが高電圧
の時だけ変更できる。本発明の一実施例においては、メ
モリの更新が望ましい時だけ高電圧ＶＰＰを利用できる
。高電圧が除かれると、指令レジスタ３８の内容が読出
し指令を省略して、フラッシュメモリ１０を読出し専用
メモリにする。

【００２７】本発明の別の実施例においては、高電圧Ｖ
ＰＰを指令レジスタ３８が常に利用できるようにする。 その場合には、フラッシュメモリ１０の全ての動作は指
令レジスタ３８と共同して行われる。

【００２８】フラッシュメモリ１０を制御するマイクロ
プロセッサ９８により指令レジスタ３８へ書込まれる。 書込み可能化信号ＷＥバーを低い論理レベルにし、チッ
プ可能化信号ＣＥバーを論理的に低いレベルにすること
により、指令レジスタ３８へ書込まれる。アドレスは書
込み可能化パルスの立下り縁部で保持され、データは書
込み可能化パルスの立上り縁部で格納される。書込み可
能化パルスはマイクロプロセッサ９８により供給される
。好適な実施例においては標準的なマイクロプロセッサ
書込みタイミングが用いられる。

【００２９】指令レジスタ３８の３つの高位レジスタビ
ットＲ７、Ｒ６、Ｒ５が制御機能を符号化する。指令レ
ジスタ３８の他の全てのレジスタビットは零でなければ
ならない。したがって、指令レジスタ３８の他のレジス
タビットＲ４、Ｒ３、Ｒ２、Ｒ１、Ｒ０は零である。こ
れの唯一の例外はリセット指令である。リセット指令に
対しては、１６進数ＦＦが指令レジスタ３８へ書込まれ
る。

【００３０】指令レジスタ３８のレジスタビットＲ７乃
至Ｒ０へロードされるデータは、マイクロプロセッサ９
８からフラッシュメモリ１０へ供給される。そのデータ
は線５４，６２，６４と入力／出力バッファ３８を介し
て供給される。

【００３１】ＶＰＰ／ＶＣＣ検出器１５２がＶＰＰとＶ
ＣＣの電圧レベルを調べる。ＶＰＰとＶＣＣの少なくと
も一方が低レベルであると、ＶＰＰ／ＶＣＣ検出器は、
指令レジスタ３８の動作を不能にするために、信号を線
１５４を介して指令ラッチ３８へ送る。低電圧がＶＰＰ
ピンへ供給されると、指令レジスタ３８の内容は１６進
数００を省略する。これは読出し専用動作のみを可能状
態にする。

【００３２】特定のデータパターンをデータ入力線５４
、６２、６４を介して指令レジスタへ書込むことにより
、装置の動作が選択される。下の表１は指令レジスタ３
８に対するある指令を定義するものである。

【００３３】　　　　　　　　　　　　表　　　　１

【
００３４】表１におけるＥＡは、消去検査動作中に読出
すべき記憶場所のアドレスを表す。表１でのＥＶＤは、
消去検査動作中に場所ＥＡから読出されるデータを表す
。ＰＡはプログラムすべき記憶場所のアドレスを表す。 ＰＤは場所ＰＡにいおいてプログラムすべきデータを表
す。ＰＶＤは、プログラム検査動作中に場所ＰＡから読
出されるデータを表す。

【００３５】消去およびプログラミングのためにＶＰＰ
が高い間に、メモリアレイ１２を読出し指令を介してア
クセスできる。１６進数の００を指令レジスタ３８へ書
込むことにより読出し動作が開始される。

【００３６】図２は、指令レジスタ３８と、ストップタ
イマ４４と、状態ラッチ４２とデータ制御回路４０の一
部を構成するある回路との間の相互接続を詳しく示す。 図３はアドレス波形２０２と、書込み可能化波形２０４
と、データ波形２０６と、カウント波形２０８と、ＫＩ
ＬＬＥＲＳＢ波形２１０と、ＶＣＣ波形２１２と、フラ
ッシュメモリ１０の消去に関連するＶＰＰ波形２１４と
を示す。

【００３７】図２において、データの８ビットが指令ラ
ッチ３８へ加えられる。指令ラッチ３８は指令レジスタ
３８とも呼ばれる。線６４上のデータの３個の上位ビッ
トが制御機能を符号化する。

【００３８】線１５２、１５４、１５６が指令レジスタ
３８のそれぞれの上位ビットＲ７、Ｒ６、Ｒ５を状態制
御回路４０の指令復号論理１０２へ結合する。指令制御
論理１０２が指令ラッチ３８のビットＲ７、Ｒ６、Ｒ５
を復号し、線１３６、１２２、１２４へ信号を発生する
。

【００３９】セットアップ消去動作は、メモリアレイ１
２中の全てのバイトを電気的に消去するために、フラッ
シュメモリ１０を段階的に動作させる、指令のみによる
動作である。セットアップ消去動作は、１６進数の２０
を指令レジスタ３８へ書込むことにより行われる。図３
には１６進数２０がデータ２２２として示されている。 データ２２２は図３の書込み可能化パルス２２６の立上
り縁部において指令ラッチ３８に保持される。図２に示
すように、書込み可能化信号２０４は指令ラッチ３８と
、指令復号論理１０２と、状態ラッチ１０４とへ入力さ
れる。

【００４０】そうすると指令復号論理１０２は指令ラッ
チ３８のビットＲ７、Ｒ６、Ｒ５のデータを復号する。 指令復号論理１０２はこれをセットアップ消去指令とし
て翻訳する。それから、指令複号論理１０２は論理１を
線１３６へ出力する。その論理１は状態ラッチ１０４に
保持されていない。次の書込み可能化パルスＷＥバーの
立上り縁部が生じた時に、線１３６上のデータが状態ラ
ッチ１０４に保持される。

【００４１】指令復号論理１０２はＥＲＡＳＥ　　ＳＥ
Ｔ−ＵＰ信号である論理１信号も線１２４へ送る。しか
し、線１３４におけるＳＢＩＴ信号が論理０を保つから
、線７２における消去可能化信号ＳＥＬＶＰＳは論理０
のままである。線１３４上の論理０はナンドゲート１１
２の入力端子へ加えられる。したがって、このナンドゲ
ートは論理１信号を線１１７へ生ずる。この論理１信号
はインバータ１１８により論理０にされて線７２へ加え
られる。線７２上の論理０信号は、消去電圧スイッチ４
８が閉じたままであことを意味するから、高電圧は線７
８を介してメモリアレイ１２へ加えられることはない。 したがって、線１２４上の論理信号自体はメモリアレイ
１２の内容の消去をトリガしない。

【００４２】メモリ１２の内容の消去を開始するために
、消去指令、すなわち、１６進数２０、を指令レジスタ
３８へ再び書込まねばならない。１６進数２０の指令ラ
ッチ３８へのこの書込みが図３にパルス２３２として示
されている。消去動作は図３の書込み可能化パルス２３
４の立上り縁部で始まる。

【００４３】実行に先行するこの２段階セットアップ動
作シーケンスにより、メモリアレイ１２の内容が偶発的
に消去されることがないようにされる。また、フラッシ
ュメモリ１０のＶＰＰピンへ高電圧が加えられた時だけ
チップ消去を行うことができる。この電圧がない時は、
メモリアレイ１２の内容が消去から保護される。

【００４４】書込み可能化パルス２３４は状態ラッチ１
０４へも加えられる。この書込み可能化パルス２３４は
線１３６上の論理１を状態ラッチ１０４に保持させる。 これは、状態ラッチ１０４に結合されている線を論理０
から論理１へ移行させる。そうすると、線１３４上の論
理１がナンドゲート１１２へ加えられる。ナンドゲート
１１２への他の２つの入力も論理１である。指令復号論
理１０２はビットＲ７、Ｒ６、Ｒ５として格納されてい
るのと同じ２進データを見ることを続けるから、指令復
号論理１０２は論理１信号の消去セットアップ線１２４
へ送り出しを続ける。また、線１４０上の消去停止信号
は論理的に高い状態にある。ナンドゲート１１２への３
つの入力の全てが論理１状態にあると、線１１７へ出力
されるナンドゲート１１２の出力は論理０である。イン
バータ１１８がその論理０信号を論理１に反転して、そ
れを線７２へ出力する。したがって、消去信号ＳＥＬＶ
ＰＳは論理１になる。その論理１は線７２を介して消去
電圧スイッチ４８へ送られる。そのために消去電圧スイ
ッチは閉じられるから、電圧ＶＰＰが消去電圧スイッチ
４８を通って線８０を介してメモリアレイ１２へ加えら
れる。図３の波形２１４に示すように、セットアップ消
去動作および消去動作中は消去電圧ＶＰＰは論理的に高
い状態（すなわち、ＶＰＰｈ）である。線８０の高電圧
がメモリアレイ１２のバイトの消去を開始する。

【００４５】上記のように、セットアップ消去指令がラ
ッチ３８により受けられた後で、消去指令が指令ラッチ
３８により受けられた時に論理１が線１３４に現われる
。線１３４上の信号はＳＢＩＴ信号とも呼ばれる。論理
的に高い信号ＳＢＩＴは線１３０を介してストップタイ
マ４４のＥＮＡＢＬＥ入力端子へ加えられる。

【００４６】ストップタイマ４４はメモリアレイ１２の
内容の電気的消去動作を終らせために用いられる。図３
は、点２１１においてストップタイマ４４がカウント動
作を開始することを示す。点２１１は論理１が図２の線
１３４と１３０に現われる点である。ストップタイマ４
４内のカウンタはカウント動作を続ける。

【００４７】点２０９において、所定の長さの時間が経
過したことを表すあるカウント値にカウンタが達する。 消去動作のためには、その時間は約１０ミリ秒プラスマ
イナス約０．５ミリ秒である。その時間は現在の消去パ
ルスを終らせる保守点を表す。上記のように、メモリア
レイ１２の内容を完全に消去するためには、持続時間が
おのおの約１０ミリ秒であるパルスを約１０００個要す
る。

【００４８】点２０９においては、ストップタイマ内の
一致回路が論理０の消去停止信号を発生する。この信号
は図２の線１４０へ加えられる。この消去停止信号はア
クティブ低であるから、通常は論理的に高い。消去停止
信号はＫＩＬＬＥＲＳＢまたはＫＩＬＬ　　ＥＲＡＳＥ
　　ＢＡＲ信号とも呼ばれる。点２０９においては、Ｋ
ＩＬＬＥＲＳＢ信号は図３に示すように論理的に低いレ
ベルになる。

【００４９】線１４０における論理０がナンドゲート１
１２へ加えられる。このために論理１が線１１７へ加え
られる。インバータ１１８は線１１７上のその論理１信
号を反転して線７２へ加える。したがって、線７２は０
を消去電圧スイッチ４８へ加えて、そのスイッチを開か
せる。そのために線８０とメモリアレイ１２から高電圧
が除去される。このことは、消去動作が点２０９の付近
で終ることを意味する。

【００５０】そうすると、消去指令が発せられた時にス
トップタイマ４４が動作を開始し、点２０９において特
定のカウントに達したたっせ後でストップタイマ４４は
現在の消去パルスを終らせる。点２０９の後で、タイマ
４４内のカウンタはカウントを続ける。そのカウンタが
最大カウントに達した後で、カウンタは零リセットされ
、０からのカウントを続ける。ストップタイマ４４のＥ
ＮＡＢＬＥ入力端子へ論理０信号が加えられたことによ
り、そのカウンタが動作不能状態にされた時にだけ、そ
のカウンタはカウント動作を停止する。これは図３の点
２１３で起る。点２１３においては、書込み可能化パル
ス２４４の立上り縁部が線１３０と１３４におけるＳＢ
ＩＴ信号を論理０状態にする。そのために論理０がスト
ップタイマ４４のＥＮＡＢＬＥ入力端子へ論理０を加え
ることにより、ストップタイマを動作不能にする。この
ためにそのストップタイマのＳＴＯＰ　　ＥＲＡＳＥ出
力がそれの正常な論理的に高い状態へ戻される。これが
図３の波形２１０の点２１３により示されている。

【００５１】このようにして、図２のストップタイマ４
４は、制御マイクロプロセッサ９８がソフトウエアでの
消去動作を終らせるのに失敗した時に、消去動作を終ら
せるためのハードウエア機構をフラッシュメモリ１０に
設ける。消去動作を行うのにあまり長くかかるとすると
、メモリアレイ１２が破壊されることがある。フラッシ
ュメモリ１０にストップタイマ４４を設けることにより
、制御プロセッサ９８が消去動作を終らせるのではなく
、開始させる問題を避けることが助けられる。マイクロ
プロセッサ９８による消去動作を終らせることがそのよ
うに失敗することは、マイクロプロセッサ９８内のアル
ゴリズムのユーザーソフトウエアの誤り、または、たと
えば電源の障害によるプロセッサの実行誤りによりひき
起されることがある。

【００５２】ストップタイマ４４はＶＰＰとＶＣＣによ
っても間接的に制御される。ＶＰＰとＶＣＣの少くとも
一方が低いと、ＶＰＰ／ＶＣＣ検出器１５２が指令ラッ
チ３８を動作不能にする。そのために線１３０と１３４
のＳＢＩＴ信号が論理０状態にさせられる。これは、論
理０がストップタイマ４４のＥＮＡＢＬＥ入力端子へ加
えられることを意味し、またそれによりストップタイマ
４４が動作不能にされる。

【００５３】しかし、指令レジスタ３８へ書込まれるそ
の後の指令は、論理的に低いＫＩＬＬ　　ＥＲＡＳＥ　
　ＢＡＲ信号がストップタイマ４４により発生される前
に、その指令が、指令レジスタ３８へ加えられた書込み
可能化パルスにより保持されるならば、メモリアレイ１
２の消去動作を終らせる。その理由は、その指令に関連
する書込み可能化パルスが、線１３０と１３４にあるＳ
ＢＩＴ信号を論理０にするからである。これは、ＳＥＬ
ＶＰＳ信号が論理的に低い状態になることを意味する。 したがって、論理的に低いＫＩＬＬ　　ＥＲＡＳＥ　　
ＢＡＲ信号または論理的に低いＳＢＩＴ信号のうち、先
に生じたものにより消去動作は終らされる。

【００５４】消去指令はメモリアレイ１２の全てのバイ
トを並列に消去する。各消去動作の後で、メモリアレイ
１２の全てのバイトを検査すべきである。１６進数Ａ０
を指令レジスタ３８へ書込むことにより消去検査動作は
開始される。これは図３のデータ波形２４２により示さ
れている。検査すべきバイトのアドレスも、制御マイク
ロプロセッサ９８によりフラッシュメモリ１０の線１０
００へ供給すべきである。このアドレス供給は図３の波
形２４８により示されている。消去検査指令に関連する
バイトアドレスは、図３の書込み可能化ＷＥバーパルス
２４４の立下り縁部でフラッシュメモリ１０のアドレス
ラッチ２２に保持される。ストップタイマ４４が論理的
に低いＫＩＬＬ　　ＥＲＡＳＥ　　ＢＡＲ信号をまだ発
生していないとすると、指令レジスタ３８への消去検査
指令の書込みにより、書込み可能化パルス２４４の立上
がり縁部において、書込み動作が終了させられる。

【００５５】フラッシュメモリ１０は内部で発生された
マージン電圧をアドレスされたバイトへ加える。アドレ
スされたバイトからの１６進数ＦＦからの読出しは、バ
イト内の全てのビットが消去されることを意味する。

【００５６】各バイトの検査の前に、消去検査指令を指
令レジスタ３８のアドレスへ書込むべきである。バイト
が１６進数ＦＦをデータとして戻さなくなるまで、また
はメモリ１２の最後のアドレスがアクセスされるまで、
このプロセスはメモリアレイ１２内の各バイトに対して
続けられる。

【００５７】読出されたデータが１６進数でない場合に
は、別の消去動作が行われる。次に、最後に検査された
バイトのアドレスから検査が行われる。メモリアレイ１
２内のすべてのバイトが検査されると、消去ステップが
終る。そうするとフラッシュメモリ１０をプログラムで
きる。ここで、有効な指令を指令レジスタ３８に書込む
ことにより検査が終了する。

【００５８】ストップタイマ４４は、プログラミング動
作を終らせることができるＳＴＯＰＰＲＯＧＲＡＭ出力
も含む。この出力はＫＩＬＬＰＲＧＭＢ出力またはＫＩ
ＬＬ　　ＰＲＯＧＲＡＭ　　ＢＡＲ出力とも呼ばれる。 ストップタイマ４４のＫＩＬＬＰＲＧＭＢ出力はアクテ
ィブ低であるから、通常は論理的に高い状態にある。

【００５９】次に、メモリアレイ１２をプログラミング
するためのステップについて説明する。セットアッププ
ログラム動作は、バイトプログラミングのためにフラッ
シュメモリ１０を調整する指令のみの動作である。１６
進数４０を指令レジスタ３８へ書込むことによりセット
アップ動作が行われる。データとしての１６進数４０の
書込みが図４の波形３２２により示されている。書込み
可能化パルス３２６の立上り縁部において１６進数４０
が指令レジスタに保持される。

【００６０】１６進数４０が指令ラッチ３８に保持され
た後で、指令複号論理１０２が指令レジスタ３８の上位
ビットＲ７、Ｒ６、Ｒ５を読出す。指令復号論理１０２
はビットＲ７、Ｒ６、Ｒ５を復号する。その結果、指令
復号論理１０２が線１３６に論理的に高い信号を置く。 状態ラッチ１０４は書込み可能化パルスをまだ受けてい
ないから、その論理的に高い信号は状態ラッチ１０４に
よりまた保持されない。

【００６１】指令複号論理１０２は論理的に高いＰＲＯ
Ｇ１信号も線１２２に置く。この信号はプログラムセッ
トアップ信号とも呼ばれる。この信号ＰＲＯＧ１は線１
２８を介してナンドゲート１１４と１１６の入力端子へ
も加えられる。

【００６２】ナンドゲート１１４はＳＢＩＴ信号も加え
られる。この時にはそのＳＢＩＴ信号は論理的に低い。 ナンドゲート１１４の第３の入力端子へはストップタイ
マ４４からＳＴＯＰ　　ＰＲＯＧＲＡＭ信号が線１４２
を介して加えられる。この時には、このＳＴＯＰ　　Ｐ
ＲＯＧＲＡＭ信号は論理的に高い。ナンドゲート１１４
へ全ての入力が与えられると、線７４上のＰＲＯＧＢ信
号が論理的に高い。ＰＲＯＧＢ信号はプログラム可能化
信号とも呼ばれる。このＰＲＯＧＢ信号は線７４を介し
てプログラム電圧スイッチ５２へも加えられる。論理的
に高いＰＲＯＧＢ信号は、プログラム電圧スイッチ５２
が開いたままであること、および電圧ＶＰＰがＸデコー
ダ１８とＹデコーダ２０へ線８２を介して加えられない
ことを意味する。

【００６３】プログラムセットアップ動作が行われると
、次の書込み可能化パルス３３４が能動的なプログラミ
ング動作を開始する。フラッシュメモリ１０の線１００
０へ加えられるアドレスは、書込み可能化パルス３３４
の立下り縁部でアドレスラッチ２２に保持される。保持
されたアドレスが図４の波形３５２により示されている
。プログラム指令を構成する、線６４上のデータが、書
込み書込み可能化パルス３３４の立上がり縁部で指令レ
ジスタ３８に保持される。プログラム指令のデータが図
４に波形３３２で示されている。

【００６４】書込み可能化パルス３３４の立上り縁部は
プログラミング動作も開始する。これは次のようにして
行われる。書込み可能化パルス３３４の立上り縁部は、
線１３６における論理的に高い信号を状態ラッチ１０４
に保持させる。これにより線１３０と１３４におけるＳ
ＢＩＴ信号を論理的に高くする。線１３４における論理
的に高い信号ＳＢＩＴはナンドゲート１１４の１つの入
力端子へ加えられる。この時には、ナンドゲート１１４
の他の２つの入力端子へも論理的に高い入力が加えられ
る。このことは、線７４上のＰＲＯＧＢ信号が論理的に
低い信号となることを意味する。この低い信号ＰＲＯＧ
Ｂは線７４を介してプログラム電圧スイッチ５２へ加え
られ、プログラム電圧スイッチ５２を閉じさせる。そう
すると電源電圧ＶＰＰがＸデコーダ１８とＹデコーダ２
０へ加えられ、それによりメモリアレイ１２をプログラ
ムできる。

【００６５】線１３０におけるＳＢＩＴ信号が論理的に
高いという事は、ストップタイマ４４へのＥＮＡＢＬＥ
入力が論理的に高くなることを意味する。このＥＮＡＢ
ＬＥ入力は図３の点３１１において論理的に高くなり、
そのためにストップタイマ４４は点３１１においてカウ
ント動作を開始させられる。ストップタイマ４４内のカ
ウンタはカウント動作を続け、点３０９においてストッ
プタイマ４４内の一致回路がストップタイマ４４のＫＩ
ＬＬＰＧＭＢ出力を論理的に低くする。これが図３の波
形３１０に示されている。

【００６６】現在のプログラミングパルスのために所定
の時間が経過するように点３０９が選択される。好適な
実施例においては、所定の時間は各プログラミングパル
スに対して１０〜２５マイクロ秒である。

【００６７】メモリアレイ１２が全て完全にプログラム
されるまでに、１０〜２５マイクロ秒のプログラミング
パルスを比較的多数回繰返えさなければならない。

【００６８】論理的に低いＫＩＬＬＰＧＭＢが線１４２
を介してナンドゲート１１４の入力端子へ加えられる。 そのために、ナンドゲート１１４の出力端子に接続され
ている線７４上のＰＲＯＧＢ信号が、論理的に低い状態
から論理的に高い状態へ移行させられる。論理的に高い
信号ＰＲＯＧＢ信号は線７４を介してプログラム電圧ス
イッチ５２へ加えられて、そのスイッチを開く。そうす
ると、高電圧ＶＰＰがＸデコーダ１８とＹデコーダ２０
へもはや与えられなくなるから、プログラミング動作シ
ーケンスは終る。図３の点３１３までストップタイマ４
４はカウントを続ける。

【００６９】したがって、ストップタイマ４４はプログ
ラミング動作を終らせることができる。このようにして
フラッシュメモリ１０は、プログラミング動作を終らせ
るためにマイクロプロセッサ９８のみに依存する必要は
ない。これによりプログラミング動作が意図しないのに
長時間行われることが避けられ、そのためにフラッシュ
メモリ１０が破壊されるおそれがなくなる。

【００７０】しかし、後で指令レジスタ３８へ加えられ
るどの指令も、ストップタイマ４４が論理的に低いＳＴ
ＯＰ　　ＰＲＯＧＲＡＭ信号を発生する前に、その指令
が書込み可能化パルスにより指令レジスタ３８に保持さ
れるならば、プログラミング動作を終らせることができ
る。その理由は、その指令に関連する書込み可能化パル
スが、線１３０と１３４にある信号ＳＢＩＴを論理０状
態にするからである。論理的に低いＳＢＩＴ信号はＰＲ
ＯＧＢ信号が論理的に高くなることを意味する。したが
って、論理的に低いＫＩＬＬ　　ＰＲＯＧＲＡＭ　　Ｂ
ＡＲ信号とＳＢＩＴ信号のうち先に生じたものによって
プログラミング動作が終らされる。

【００７１】フラッシュメモリ１０はバイトごとにプロ
グラムされる。バイトプログラミングは順次に、または
無作為に行うことができる。各プログラミング動作に続
いて、プログラムされたばかりのバイトを検査すべきで
ある。

【００７２】１６進数Ｃ０を指令レジスタ３８に書込む
ことにより、プログラム検査動作が開始される。この１
６進データＣ０が図３に波形３４２で示されている。プ
ログラム検査指令は、論理的に低いＫＩＬＬ　　ＰＲＯ
ＧＲＡＭ　　ＢＡＲ信号が、書込み可能化パルス３４４
の立上り縁部までにストップタイマ４４により発生され
なかったとすると、その時にプログラミング動作を終ら
せる。最後にプログラムされたバイトを検査するために
、プログラム検査動作がフラッシュメモリを設定する。 新しいアドレス情報はアドレスラッチ２２により保持さ
れない。

【００７３】図２の線２６にあるＡＬＧＰＲＯＧＢ信号
の機能は、プログラム検査動作中に新しいアドレス情報
がアドレスラッチ２２により保持されることを阻止する
ことである。ＡＬＧＰＲＯＧＢ信号はアクティブ低信号
である。ＡＬＧＰＲＯＧＢ信号はＡＤＤＲＥＳＳ　　Ｌ
ＡＴＣＨ　　ＧＥＮＥＲＡＴＯＲ　　ＰＲＯＧＲＡＭ　
　ＢＡＲ信号とも呼ばれる。プログラム検査動作中は、
ナンドゲート１１６へのＰＲＯＧ１信号とＳＢＩＴ信号
は共に論理的に高い。したがって、ナンドゲート１１６
の出力端子へ結合されている線１２６上のＡＬＧＰＲＯ
ＧＢ信号は論理的に低い。プログラム検査中は新しいア
ドレスがアドレスラッチ２２により保持されることを阻
止するために、論理的に低いＡＬＧＰＲＯＧＢ信号がア
ドレス保持ゼネレータへ送られる。したがって、ストッ
プタイマ４４の信号ＫＩＬＬＰＧＭＢがフラッシュメモ
リ１０の残りをＰＲＯＧ１が活動状態にあるプログラム
スタンドバイに置いたとしても、アドレス保持ゼネレー
タがプログラム状態に保持し、プログラム検査指令はア
ドレスラッチ２２を開かない。ＡＬＧＰＲＯＧＢ波形３
１６が図４に示されている。

【００７４】フラッシュメモリ１０は内部で発生された
マージン電圧をバイトへ加える。マイクロプロセッサ９
８の読出しサイクルがデータを出力する。プログラムさ
れたバイトと真のデータとが一致するということは、バ
イトのプログラムが成功したことを意味する。それから
プログラミングは次の希望のバイト場所へ進む。

【００７５】図２の回路では、信号ＰＲＯＧ１とＥＲＡ
ＳＥ　　ＳＥＴ−ＵＰはストップタイマ４４の出力によ
り影響されない。したがって、ストップタイマ４４がプ
ログラム動作または消去動作を不能にしたとすると、フ
ラッシュメモリ１０はプログラムセットアップ状態また
は消去セットアップ状態に保たれる。これにより、プロ
グラムアルゴリズムと消去アルゴリズムに適合する状態
にフラッシュメモリ１０を保つという希望の効果がもた
らされる。

【００７６】図５はストップタイマ４４の回路をブロッ
ク図で示す。ストップタイマ４４はリセットゼネレータ
４０２と、発振器４０８と、非重畳クロック発生器４１
４と、位相発生器４２０と、カウンタ４２６と、オーバ
ライド回路４３２、４３８とで構成される。

【００７７】ストップタイマ４４への入力信号はＳＢＩ
Ｔ信号、ＡＤＤＨＢ信号、ＡＤＤＩＮ信号である。信号
ＡＤＤＨＢとＡＤＤＩＮはフラッシュメモリ１０のテス
トだけに用いられる。ストップタイマ４４の出力信号は
ＫＩＬＬＰＧＭＢ信号とＫＩＬＬＥＲＳＢ信号である。

【００７８】ストップタイマ４４はモジュール状に構成
され、電流制御リング発振器４０８が残りのブロックへ
クロック刺激を供給する。発振器４０８は、ＳＢＩＴ信
号が活動状態になるまで（または、フラッシュメモリ１
０がテストモードにある時は、信号ＡＤＤＨＢとＡＤＤ
ＩＮが活動状態になるまで）定常状態に保たれる。信号
ＳＢＩＴ（またはＡＤＤＨＢ／ＡＤＤＩＮ）が活動状態
になると、リング回路により送られた周波数でトグルす
るＯＳＣＯＵＴ出力を発振器４０８は発生する。このＯ
ＳＣＯＵＴ出力はナンド非重畳発生器４１４を駆動する
。

【００７９】このナンド非重畳発生器４１４は非重畳ク
ロックを次段の位相発生器４２０へ加える。位相発生器
４２０は２ビットシフトレジスタを含む。このシフトレ
ジスタは、ＳＢＩＴ信号が起動させられるまで「００」
状態に保たれる。このシフトレジスタは「００」、「０
１」、「１１」、「１０」の４つの組合わせを通って桁
送りする。位相発生器４２０の２つのデコーダが状態「
０１」と「１０」を監視して２つの出力クロックＰＨ１
とＰＨ２をそれぞれ発生する。それらのクロックＰＨ１
とＰＨ２は１５ビットカウンタ４２６と、プログラム信
号と消去オーバライド信号を発生する回路４３２と４３
８とのための制御クロックとして機能する。

【００８０】図６はリセット発生器４０２を示す。この
リセット発生器は、ストップタイマ４４内の全てのノー
ドを既知状態にするために用いられるＲＥＳＥＴＢ信号
を発生する。ストップタイマ４４のデータラッチ、クロ
ック回路および一致回路の全てと同様に、発振器４０８
内の全てのノードが既知状態にされる。

【００８１】リセット発生器４０２は、ナンドゲート４
５４、４５６、４５８で構成された２レベル論理で実現
される２対１マルチプレクサである。ＲＥＳＥＴＢ出力
がストップタイマ４４内の他のブロックの全てを駆動す
るならば、インバータ４６０と４６２はＲＥＳＥＴＢ信
号を増幅する。

【００８２】ＳＢＩＴ信号は状態ラッチ１０４からくる
。入力信号ＡＤＤＨＢとＡＤＤＩＮはフラッシュメモリ
１０のテストモードの時だけ用いられる。ＡＤＤＨＢ信
号は高電圧検出器からくる。ＡＤＤＩＮ信号はフラッシ
ュメモリ１０のアドレスピンからくる。ＡＤＤＨＢ信号
が論理的に高い（すなわち、非活動）と、ＳＢＩＴ信号
がＲＥＳＥＴＢ信号を制御する。すなわち、信号ＳＢＩ
Ｔが低いとＲＥＳＥＴ信号は低く、ＳＢＩＴが高いとＲ
ＥＳＥＴＢは高い。ＡＤＤＨＢが低い（すなわち、不活
動）と、ＡＤＤＩＮ信号は信号ＲＥＳＥＴＢを制御する
。信号ＡＤＤＨＢはテストモード中だけ低い。

【００８３】図７は発振器４０８の回路を示す。この発
振器は、トランジスタ５０１〜５４８とインバータ５７
２、５７４で構成された電流制御リング発振器である。 フラッシュメモリ１０がテストモードにない時は、ＳＢ
ＩＴ信号が活動状態になるまで発振器４０８は定常状態
に保たれる。発振器４０８が定常状態から出されると、
ＯＳＣＯＵＴ信号は、発振器４０８のリング回路によっ
てセットされた周波数でトグルする。

【００８４】図８は非重畳クロック発生器４１４の回路
を示す。非重畳クロック発生器４１４への入力は信号Ｒ
ＥＳＥＴＢとＯＳＣＩＮである。信号ＯＳＣＩＮは単に
発振器４０８からの信号ＯＳＣＯＵＴである。

【００８５】非重畳クロック発生器４１４は発振器４０
８からＯＳＣＯＵＴ信号をとり、非重畳クロックＣＬＫ
ＡとＣＬＫＢ、およびそれらのクロックの論理的補数Ｃ
ＬＫＡＢとＣＬＫＢＢを駆動する。非重畳クロック発生
器は、ナンドゲート６０４、６０６とインバータ６０２
、６０８、６１２、６１４、６１８を用いる標準的なナ
ンド・ナンド回路を用いる。出力端子から線６２２と６
２４により反対側の入力端子へ帰還が行われる。これに
より、１つの出力が活動状態になることができる前に、
別の出力をそれの非活動状態に１Ｖｔ以内になることが
保証される。

【００８６】非反転発生器４１４の出力は位相発生器４
２０だけを駆動するから、出力ドライバは比較的小さい
。信号ＲＥＳＥＴＢが活動状態にあると、非重畳発生器
４１４の全ての出力は非活動状態であり、出力ＣＬＫＡ
とＣＬＫＢは論理０、ＣＬＫＡＢとＣＬＫＢＢは論理１
である。

【００８７】図９は４分の１分割位相発生器４２０の回
路を示す。この位相発生器４２０は、マスタ／スレーブ
ラッチ６５２と６５４で構成された２ビットシフトレジ
スタを含む。クロックＤＰＨ１とＤＰＨ２、およびそれ
の相補クロックＤＰＨ１ＢとＤＰＨ２Ｂが位相発生器４
２０の復号回路により発生される。

【００８８】位相発生器４２０は、それが動作している
間に、発振器４０８の出力を４分の１にする。信号ＲＥ
ＳＥＴＢが活動状態にある時は、ラッチ６５２と６５４
で構成されているシフトレジスタは「００」へリセット
される。ＲＥＳＥＴＢが非活動状態にされた後で、その
シフトレジスタは「００」、「０１」、「１１」、「１
０」というシーケンス動作をくりかえす。それらのサイ
クルのうちの２つ「０１」と「１０」が出力デューダ回
路により検出され、信号ＤＰＨ１とＤＰＨ２を発生する
ためにそれぞれ用いられる。装置６６８、６７２、６７
６が信号ＤＰＨ２とＤＰＨ２Ｂを発生し、装置６７０、
６７４、６７８がＤＰＨ１とＤＰＨ１Ｂを発生する。装
置６６２、６６４、６６６がラッチ６５２と６５４の出
力を増幅する。信号ＲＥＳＥＴＢが活動状態にあると、
全てのクロック出力は非活動状態にある。

【００８９】図１０はストップタイマ４４のカウンタ４
２６のブロック図である。カウンタ４２６はデータラッ
チ７０１〜７１５で構成された１５ビットシフトレジス
タとして構成される。このシフトレジスタでは、最後の
２ビット（すなわち、最上位ビット）のＸＮＯＲゲート
７２６によるＸＮＯＲ帰還が入力端子に対して行われる
。カウンタ４２６は非直線的にカウントするが、最大値
３２７６８までカウントできる。

【００９０】ラッチのマスタ半分はＤＰＨ１がロードさ
れ、それに、保持されているデータはＤＰＨ２の間にス
レーブ半分へ転送される。したがって、このカウンタの
出力はＤＰＨ２中に有効となり、次のＤＰＨ２まで保持
される。ＲＥＳＥＴＢが活動状態にある間は全てのカウ
ンタビットは論理０によりリセットされる。

【００９１】図１１は、図１０のカウンタ４２６で用い
られるデータラッチ７０１〜７１５の１つの例である、
データラッチ７２２の回路のブロック図である。データ
ラッチ７２２はマスタ−スレーブ構成であって、マスタ
部分とスレーブ部分は非同期アクティブ低にリセットさ
れる。このラッチの各部分の入力段は、トランジスタ７
５２、７５４、７５６、７５８で構成された３安定イン
バータである。この３安定インバータはラッチ自体を入
力の寄生から分離するとともに、帰還装置と入力ドライ
バの間の競合を減少させる。ｐ／ｎパスゲート対７６４
と７６５がロード中に帰還装置を入力ドライバから分離
する。帰還装置はナンドゲートであって、１つの入力が
ＲＥＳＥＴＢにより与えられる。ラッチの出力ＱＯＵＴ
とＱＯＵＴＢはＲＥＳＥＴＢが低い間にそれぞれ論理０
と論理１にセットされる。マスタ段はＰＨ１によりクロ
ックされ、スレーブ段はＰＨ２中にロードされる。ラッ
チのスレーブ部分はマスタと同一である。データラッチ
７２２は位相発生器４２０にも用いられる種類のラッチ
である。

【００９２】図１２は一致回路１４０を示す。この一致
回路は、図１０のカウンタ４２６で用いられる比較器８
０１〜８１５の１つの例である。一致回路７４０は、カ
ウンタ４２６からの特定のカウントを検出するために用
いられる簡単なワイヤードＮＯＲ回路である。

【００９３】線ＭＡＴＣＨ１とＭＡＴＣＨ２はプログラ
ムと、カウント値消去のためのワイヤードＮＯＲノード
である。ＥＶＡＬＵＡＴＥノードはクロックＤＰＨ１で
あり、ＰＲＥＣＨＡＲＧＥノードはクロックＤＰＨ２で
ある。図１３の弱い引上げ回路９２７とインバータ９２
１が半ラッチを構成する。この半ラッチは、ＥＶＡＬＵ
ＡＴＥ位相までＭＡＴＣＨノードを保持する。図１３の
強いｐ装置９２３が、ＰＲＥＣＨＡＲＧＥ中にＭＡＴＣ
Ｈ線を引上げる前充電装置として機能する。

【００９４】ＤＰＨ２中に、カウンタからの次のカウン
ト値が有効となり、一致ノードが高い値へ引上げられる
。ＤＰＨ１とＤＰＨ２の間のデッド時間中に、ＭＡＴＣ
Ｈノードは半ラッチ（すなわち、ＭＡＴＣＨノードにお
ける弱い引上げ回路とインバータ）により高い状態に保
持される。

【００９５】次のＤＰＨ１中は、ＥＶＡＬＵＡＴＥｎ引
下げが可能にされる（図１２の装置９０５）。この引下
げは２つの並列ｎ装置９０３、９０１と直列である。装
置９０３のドレインはＭＡＴＣＨ１へ接続され、装置９
０１はＭＡＴＣＨ２へ接続される。それらの装置のゲー
トは、カウンタを構成するＤＬＡＴセルの出力ＱＯＵＴ
／ＱＯＵＴＢにより駆動される。このｎ引下げスタック
（９０５、９０３、９０１）はＤＬＡＴセルごとに反復
される。したがって、ＥＶＡＬＵＡＴＥ相中にｎ個の装
置の任意の１つの装置のゲートが「１」であると、対応
するＭＡＴＣＨ線が引下げられる。ＥＶＡＬＵＡＴＥ相
中にＭＡＴＣＨが低いと、これは希望のカウントに達し
ていないことを示す。ＥＶＡＬＵＡＴＥ相中にｎ個の装
置（９０３、９０１）のいずれもオンでなく、ＭＡＴＣ
Ｈノードが「１」を保っているとすると、希望のカウン
トに達しており、ＭＡＴＣＨノードの「１」状態が再循
環ラッチに保持される。図１３は再循環ラッチ回路８５
２を示す。この再循環ラッチ回路８５２は図５のオーバ
ライド回路４３２と４３８の部分として用いられ、ＲＥ
ＳＥＴＢが起動させられるまで、１に等しいＭＡＴＣＨ
状態を保つ。オーバライド回路４３２と４３８の出力は
バッファおよび反転されてそれぞれＫＩＬＬＰＧＭＢ信
号とＫＩＬＬＥＲＳＢ信号になる。

【図面の簡単な説明】

【図１】メモリアレイを含むフラッシュメモリの回路の
ブロック図である。

【図２】フラッシュメモリの指令ラッチ、指令復号論理
、状態ラッチ、ストップタイマのブロック図である。

【図３】フラッシュメモリの消去動作に関連するある波
形を示す。

【図４】フラッシュメモリのプログラミング動作に関連
するある波形を示す。

【図５】ストップタイマの回路のブロック図である。

【図６】ストップタイマのリセット発生器の電気回路図
である。

【図７】ストップタイマの発振器回路の電気回路図であ
る。

【図８】ストップタイマの非重畳クロック発生器の電気
回路図である。

【図９】ストップタイマの位相発生器の電気回路図であ
る。

【図１０】ストップタイマのカウンタと一致回路のブロ
ック図である。

【図１１】ストップタイマで用いられるデータラッチの
回路の電気回路図である。

【図１２】ストップタイマの一致回路の電気回路図であ
る。

【図１３】ストップタイマのオーバライド回路の電気回
路図である。

【符号の説明】

１０　　フラッシュメモリ １２　　メモリアレイ １８　　Ｘデコーダ ２２　　Ｙデコーダ ２６　　データラッチ ３０　　入／出力バッファ ３８　　指令ラッチ ４０　　状態制御回路 ４２、１０４　　状態ラッチ ４４　　ストップタイマ ４８　　消去電圧スイッチ ５２　　プログラムスイッチ １０２　　指令復号論理。

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　（ａ）メモリと、 （ｂ）プロセッサにより送られてきた指令を格納する第
   １のラッチと、 （ｃ）この第１のラッチへ結合され、メモリを消去する
   ためのシーケンスの開始を指令が求めた時に、第１の値
   を格納する第２のラッチと、 （ｄ）第２のラッチとメモリの間に結合されるタイマと
   、を備え、このタイマは、 （１）第１の値が第２のラッチに格納された時にカウン
   ト動作を開始するカウンタと、 （２）このカウンタに応答して、カウンタが第１のカウ
   ントに達した時にメモリの内容を消去するためのシーケ
   ンスを終らせるための信号を発生する回路と、を含む、
   単一基板上に設けられるコンピュータメモリ回路。
2. 【請求項２】　　（ａ）コンピュータメモリが設けられ
   ている基板と同じ基板上の第１のラッチに、プロセッサ
   により送られた指令を格納する過程と、 （ｂ）コンピュータメモリが設けられている基板と同じ
   基板上の第２のラッチに、コンピュータメモリの内容を
   消去するための動作の開始を指令が求めた時に、第１の
   値を格納する過程と、 （ｃ）コンピュータメモリが設けられている基板と同じ
   基板上に設けられているカウンタに、第１の値が第２の
   ラッチに格納された時に、カウント動作を開始させる過
   程と、 （ｄ）カウンタが第１のカウントに達した時にコンピュ
   ータメモリを消去する動作シーケンスを終らせる信号を
   発生する過程と、を備える、コンピュータメモリの内容
   を消去するための動作を終らせる方法。
3. 【請求項３】　　（ａ）メモリと、 （ｂ）プロセッサにより送られた指令を格納する第１の
   ラッチと、 （ｃ）この第１のラッチへ結合され、メモリをプログラ
   ミングするための動作を開始することを指令が要求した
   時に、第１の値を格納する第２のラッチと、（ｄ）第２
   のラッチとメモリの間に結合されたタイマと、を備え、
   このタイマは （１）第１の値が第２のラッチに格納された時にカウン
   ト動作を開始するカウンタと、 （２）このカウンタに応答し、カウンタが第１のカウン
   トに達した時に、メモリをプログラミングするための動
   作を終らせるための信号を発生する回路と、を備える、
   単一の基板上に設けられるコンピュータメモリ回路。
4. 【請求項４】　　（ａ）コンピュータメモリが設けられ
   ている基板と同じ基板上の第１のラッチに、プロセッサ
   により送られた指令を格納する過程と、 （ｂ）コンピュータメモリが設けられている基板と同じ
   基板上の第２のラッチに、コンピュータをプログラミン
   グするための動作の開始を指令が求めた時に、第１の値
   を格納する過程と、 （ｃ）コンピュータが設けられている基板と同じ基板上
   のカウンタに、第１の値が第２のラッチに格納された時
   に、カウント動作を開始させる過程と、（ｄ）カウンタ
   が第１のカウントに達した時に、コンピュータメモリを
   プログラミングするための動作を終らせる信号を発生す
   る過程と、を備え、コンピュータメモリをプログラミン
   グする動作を終らせる方法。