JPH04222990A

JPH04222990A - 駆動回路

Info

Publication number: JPH04222990A
Application number: JP2405856A
Authority: JP
Inventors: Tsuguyasu Hatsuda; 次康初田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-12-25
Filing date: 1990-12-25
Publication date: 1992-08-12
Anticipated expiration: 2012-09-17
Also published as: JP2653921B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模な半導体集積回
路装置に適用され、同期信号に合わせて高速なスイッチ
ングを実行するＢｉＣＭＯＳの駆動回路に関するもので
ある。

【０００２】

【従来の技術】一般に、クロック信号に同期してスイッ
チング動作を行う駆動回路は、例えば、ＲＡＭ、ＲＯＭ
、レジスタファイルのワード線、ＰＬＡの論理積信号の
出力線などに用いられている。

【０００３】従来、この駆動回路の構成例としては、例
えば、図１２及び図１３に示すＢｉＣＭＯＳ回路によっ
て実現されている。図１２はＣＭＯＳのＮＡＮＤ回路１
２０１とＢｉＣＭＯＳインバータ１２０２とで構成した
例である。１２１１は入力信号ＡＤの入力線、１２１２
はクロック信号ＰＨの入力線、１２１３は駆動回路の出
力線である。また、図１３はＢｉＣＭＯＳ複合ゲートの
ＮＯＲ回路で構成した例である。１２０３，１２０４は
ぞれぞれプルアップ用およびプルダウン用のＮＰＮトラ
ンジスタにベース電流を供給するためのＮＯＲ回路、１
２１３は出力線、１２１４は入力信号ＡＤの論理反転信
号の入力線、１２１５はクロック信号ＰＨの論理反転信
号の入力線である。そして、この論理反転信号をＢｉＣ
ＭＯＳＮＯＲ回路１２０３，１２０４に入力し、入力信
号とクロック信号との間の論理積出力信号ＷＬ１２１３
を生成している。

【０００４】

【発明が解決しようとする課題】しかしながら、上記駆
動回路においては、大容量のＲＡＭのワード線駆動回路
などに用いた場合、スイッチング速度が低下するという
問題点があった。

【０００５】例えば、入力信号ＡＤがアドレスの行アド
レスのデコード出力、クロック信号ＰＨが同期クロック
の場合を考える。図１２では、クロック信号ＰＨは初段
のＣＭＯＳＮＡＮＤ回路１２０１のＮチャネルＭＯＳＦ
ＥＴとＰチャネルＭＯＳＦＥＴの２つのゲートを駆動す
る必要がある。そのため、行方向のサイズの大きなＲＡ
Ｍの場合、クロック信号線１２１２に多数の駆動回路が
接続されるため、入力信号線の負荷容量Ｃｐｈが大きく
なりスイッチング速度が低下するという問題点があった
。また、ＣＭＯＳ回路２段、バイポーラ回路１段の構成
が必要となるため、ゲート段数が増加し遅延時間が大き
くなるという問題点もあった。

【０００６】一方、図１３の場合には、プルアップ用の
ＮＰＮトランジスタのベース電流の供給にＣＭＯＳのＮ
ＯＲ回路１２０３を用いているため、ＰチャネルＭＯＳ
ＦＥＴの直列効果によるドレイン飽和電流の減少を考慮
してＰチャネルＭＯＳＦＥＴのゲート幅を大きくする必
要がある。従って、この場合にはさらに負荷容量Ｃｐｈ
が大きくなり、スイッチング速度が低下するという問題
点があった。

【０００７】本発明は上記課題を解決するものであり、
高速なスイッチング動作を達成する駆動回路を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明が講じた手段は、第１の入力信号及び第２の
入力信号が“Ｈ”の場合にオンするＰチャネルＭＯＳＦ
ＥＴないしプルアップ用ＮチャネルＭＯＳＦＥＴと、前
記第１の入力信号の論理反転信号の入力線がゲートに接
続され且つソースが接地線に接続され且つドレインが前
記ＰチャネルＭＯＳＦＥＴのドレイン又はプルアップ用
ＮチャネルＭＯＳＦＥＴのソースに接続された第１の遮
断用ＮチャネルＭＯＳＦＥＴと、ベースが前記Ｐチャネ
ルＭＯＳＦＥＴのドレイン又はプルアップ用Ｎチャネル
ＭＯＳＦＥＴのソースに接続され且つコレクタが電源線
に接続された第１のＮＰＮトランジスタと、前記第１の
ＮＰＮトランジスタのエミッタにコレクタが接続され且
つエミッタが接地線に接続された第２のＮＰＮトランジ
スタと、前記第１の入力信号の論理反転信号の入力線が
ゲートに接続され且つドレインが前記第２のＮＰＮトラ
ンジスタのコレクタに接続され且つソースが前記第２の
ＮＰＮトランジスタのベースに接続された第１のプルダ
ウン用ＮチャネルＭＯＳＦＥＴと、前記第２の入力信号
の論理反転信号の入力線がゲートに接続され且つドレイ
ンが前記第２のＮＰＮトランジスタのコレクタに接続さ
れ且つソースが前記第２のＮＰＮトランジスタのベース
に接続された第２のプルダウン用ＮチャネルＭＯＳＦＥ
Ｔと、第３の入力信号の入力線がゲートに接続され且つ
ドレインが前記第２のＮＰＮトランジスタのベースに接
続され且つソースが接地線に接続された第２の遮断用Ｎ
チャネルＭＯＳＦＥＴとを備えた構成としている。

【０００９】また、第１の入力信号と第２の入力信号が
“Ｈ”の場合にオンするＰチャネルＭＯＳＦＥＴと、前
記第１の入力信号の論理反転信号の入力線がゲートに接
続され且つソースが接地線に接続され且つドレインが前
記ＰチャネルＭＯＳＦＥＴのドレインに接続された第１
のＮチャネルＭＯＳＦＥＴと、ベースが前記Ｐチャネル
ＭＯＳＦＥＴのドレインに接続され且つコレクタが電源
線に接続されたＮＰＮトランジスタと、エミッタがＮＰ
Ｎトランジスタのエミッタに接続され且つコレクタが接
地線に接続されたＰＮＰトランジスタと、前記第１の入
力信号又は前記第２の入力信号が“Ｌ”のときに前記Ｐ
ＮＰトランジスタのベースを接地線電位に設定する手段
とを備えた構成としている。

【００１０】

【作用】第１の入力信号と第２の入力信号がともに高電
位（以下“Ｈ”と略記する）の場合には、ＰチャネルＭ
ＯＳＦＥＴ又はプルアップ用ＮチャネルＭＯＳＦＥＴに
よって第１のＮＰＮトランジスタのベースに電流が供給
され、出力線電位は“Ｈ”となる。

【００１１】第１の入力信号が“Ｈ”、第２の入力信号
が低電位（以下“Ｌ”と略記する）の場合には、Ｐチャ
ネルＭＯＳＦＥＴ又はプルアップ用ＮチャネルＭＯＳＦ
ＥＴがオンしても第１のＮＰＮトランジスタのベースに
電流が供給されないためこれがオフする。一方、第２の
プルダウン用ＮチャネルＭＯＳＦＥＴによって第２のＮ
ＰＮトランジスタにベース電流が供給されるためこれが
オンし、出力線電位は“Ｌ”となる。

【００１２】第１の入力信号が“Ｌ”の場合には、第２
の入力信号線の電位に関わらず第１のＮＰＮトランジス
タはオフする。また、第１のプルダウンＮチャネルＭＯ
ＳＦＥＴによって第２のＮＰＮトランジスタがオンし、
出力線電位は“Ｌ”となる。そして、ソース／ドレイン
の接合容量は、ゲート容量と比較して約２分の１から５
分の１程度と小さいため、信号線の負荷容量を小さくす
ることができる。特に、ＢｉＣＭＯＳプロセスで作成し
たＭＯＳトランジスタのソース／ドレインの接合容量は
、例えば、Ａｎｔｏｎｉｏ　Ｒ．　Ａｌｖａｒｅｚ著“
ＢｉＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ　ａｎｄ　Ａｐｐ
ｌｉｃａｔｉｏｎｓ”Ｋｌｕｅｒ　Ａｃａｄｅｍｉｃ　
Ｐｕｂｌｉｓｈｅｒｓ　刊（１９８９年）の７５頁から
７９頁に示されているように、ＣＭＯＳプロセスで作成
したＭＯＳトランジスタのソース／ドレイン接合容量よ
りも小さくすることができるため、入力線の負荷容量を
低減することによって高速なスイッチングが可能となる
。さらに、シリサイドプロセスを使えば、ソース／ドレ
インの面積削減による寄生容量の削減が可能であり、入
力線の負荷容量をますます削減することができる。また
、出力段にバイポーラトランジスタを用いることにより
、微少なベース電流の供給でそのｈＦＥ倍（６０〜１０
０倍）の大きなコレクタ電流を駆動できるため、高速な
スイッチング動作を実現できる。

【００１３】尚、プルダウン用のＮチャネルＭＯＳＦＥ
Ｔで直接負荷を駆動すれば、３〜３．３Ｖの低電圧下で
高速動作可能なＢｉＮＭＯＳ回路による駆動回路を容易
に構成できる。

【００１４】また、ＢｉＮＭＯＳ回路と同様に低電圧下
での高速動作を実現するものとして、プルダウン回路に
ＰＮＰトランジスタを用いた相補型ＢｉＣＭＯＳ回路が
あり、ＢｉＮＭＯＳ回路と同様に低電圧下での高速動作
が可能である。本発明では、第２の信号線にソースを接
続したＰチャネルＭＯＳＦＥＴ又はドレインを接続した
ＮチャネルＭＯＳＦＥＴで、ＰＮＰトランジスタのベー
ス電流を引き抜く構成により相補型ＢｉＣＭＯＳ回路で
の駆動回路を実現している。この場合にも、プルアップ
回路と同様に信号線をソース／ドレインに接続する構成
をとるため、入力線の負荷容量が削減でき、プルダウン
回路の高速化が図れる。

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１６】＜第１実施例＞図１は、本発明の一実施例
である駆動回路を示した図で、ＲＡＭのワード線駆動回
路に適用した例である。図１（ａ）において、１１１は
アドレスのデコード出力の論理反転信号ＩＮＶ．ＡＤ（
以下、反転信号の反転をＩＮＶ．で示す。）の出力線１
０１がゲートに接続され且つクロック信号線ＰＨ１０２
がソースに接続されたＰチャネルＭＯＳＦＥＴ、１１２
はデコ−ド反転信号ＩＮＶ．ＡＤの出力線１０１がゲー
トに接続され且つドレインがＰチャネルＭＯＳＦＥＴ１
１１のドレイン出力線に接続された第１の遮断用Ｎチャ
ネルＭＯＳＦＥＴである。１１３はＰチャネルＭＯＳＦ
ＥＴ１１１のドレイン出力線をベース入力線ＰＢ１０４
としたプルアップ用のＮＰＮトランジスタ、１１４はプ
ルダウン用のＮＰＮトランジスタで、このコレクタとプ
ルアップ用ＮＰＮトランジスタ１１３のエミッタとの接
続線が駆動回路の出力線ＷＬ１０６となる。１１５，１
１６はそれぞれデコ−ド反転信号ＩＮＶ．ＡＤの出力線
１０１、クロック信号の論理反転信号ＩＮＶ．ＰＨの入
力線１０３をゲート入力とし、出力線ＷＬ１０６からプ
ルダウン用ＮＰＮトランジスタ１１４のベース入力線Ｄ
Ｂ１０５へ電流を供給するためのプルダウン用Ｎチャネ
ルＭＯＳＦＥＴ、１１７はドレイン出力線ＰＢ１０４が
ゲートに接続され且つベース入力線ＤＢ１０５がドレイ
ンに接続された第２の遮断用ＮチャネルＭＯＳＦＥＴで
ある。尚、図１（ｃ）は、入力線電位に対する各点の電
位及び出力線電位を示している。

【００１７】次に、この実施例の駆動回路の動作を、図
１（ｂ）に示したタイミング図をもとに説明する。図１
（ｂ）において、図１（ａ）の信号線符号に対応する電
位波形は、同一の符号で示している。

【００１８】１）時間範囲Ｔ１アドレスデコードによってデコード信号の反転信号ＩＮ
Ｖ．ＡＤが“Ｈ”から“Ｌ”に変化すると、Ｐチャネル
ＭＯＳＦＥＴ１１１がオン、ＮチャネルＭＯＳＦＥＴ１
１２がオフする。ただし、クロック信号ＰＨ１０２が“
Ｌ”のため、ベース入力線ＰＢ１０４は“Ｌ”のままで
あり、プルアップ用ＮＰＮトランジスタ１１３はオフし
ている。また、プルダウン用ＮチャネルＭＯＳＦＥＴ１
１６のゲートが“Ｈ”のため、プルダウン用ＮＰＮトラ
ンジスタ１１４にベース電流が供給されてこれがオンし
、出力線ＷＬ１０６の電位は“Ｌ”となる。

【００１９】２）時間範囲Ｔ２クロック信号ＰＨが“Ｈ”に変化すると、ベース入力線
ＰＢ１０４はｔｕｐｂ時間後に“Ｈ”に変化する。これ
によってプルアップ用ＮＰＮトランジスタ１１３がオン
し、さらにｔｗｕ時間後に出力線ＷＬ１０６の電位が“
Ｈ”となる。この出力線ＷＬの電位は、最終的に電源電
位Ｖｃｃよりもプルアップ用ＮＰＮトランジスタ１１３
のベース・エミッタ間電位Ｖｂｅ（約０．７Ｖ）だけ低
い電位（Ｖｃｃ−Ｖｂｅ）になる。一方、プルダウン用
ＮチャネルＭＯＳＦＥＴ１１６はクロック信号の反転信
号ＩＮＶ．ＰＨが“Ｈ”から“Ｌ”へ変化するに従って
次第にオフする。また、ベース入力線ＰＢ１０４が“Ｈ
”になることによって第２の遮断用ＮチャネルＭＯＳＦ
ＥＴ１１７がオンし、ベース入力線ＤＢ１０５のベース
電位が“Ｌ”に設定されるため、プルダウン用ＮＰＮト
ランジスタ１１４はオフする。

【００２０】３）時間範囲Ｔ３クロック信号ＰＨが“Ｌ”に変化すると、ベース入力線
ＰＢ１０４はｔｄｐｂ時間後に“Ｌ”に変化する。その
ためプルアップ用ＮＰＮトランジスタ１１３がオフする
。尚、ＰチャネルＭＯＳＦＥＴ１１１を介して“Ｌ”に
引き落とすため、ベース入力線ＰＢ１０４の最終的な電
位はＰチャネルＭＯＳＦＥＴ１１１のしきい値電圧Ｖｔ
ｐ（約０．７Ｖ）となる。一方、クロック信号の反転信
号ＩＮＶ．ＰＨが“Ｌ”から“Ｈ”になるため、プルダ
ウン用ＮチャネルＭＯＳＦＥＴ１１６によってプルダウ
ン用ＮＰＮトランジスタ１１４にベース電流が供給され
、クロック信号ＰＨの立ち下がりからｔｗｄ時間後に出
力線ＷＬ１０６の電位が“Ｌ”となる。この出力線ＷＬ
１０６の電位は、最終的に接地線電位ＧＮＤよりもプル
ダウン用ＮＰＮトランジスタ１１４のベース・エミッタ
間電位Ｖｂｅ（約０．７Ｖ）だけ高くなる。尚、デコ−
ド反転信号ＩＮＶ．ＡＤ及びクロック反転信号ＩＮＶ．
ＰＨの電位が高くなるとプルダウン用ＮチャネルＭＯＳ
ＦＥＴ１１５，１１６は線形領域で動作するため、ベー
ス入力線ＤＢ１０５の電位は出力線ＷＬ１０６の電位と
等しくなる。また、デコ−ド反転信号ＩＮＶ．ＡＤが“
Ｌ”から“Ｈ”になることによって第１の遮断用Ｎチャ
ネルＭＯＳＦＥＴ１１２がオンし、ベース入力線ＰＢ１
０４の電位はｔｄｇ時間後に接地線の電位に設定される
。

【００２１】４）時間範囲Ｔ４デコード反転信号ＩＮＶ．ＡＤが“Ｈ”のため、第１の
遮断用ＮチャネルＭＯＳＦＥＴ１１２がオンし、ベース
入力線ＰＢ１０４の電位は接地線電位ＧＮＤに設定され
、ルアップ用ＮＰＮトランジスタ１１３はオフする。ま
た、プルダウン用ＮチャネルＭＯＳＦＥＴ１１６がオン
しているため、プルダウン用ＮＰＮトランジスタ１１４
にベース電流が供給されてこれがオンし、出力線ＷＬ１
０６の電位は“Ｌ”のままとなる。

【００２２】次に、本実施例の駆動回路の高速性をＳＰ
ＩＣＥシミュレーション結果によって示す。図２はシミ
ュレーションでの回路構成を示したもので、それぞれの
駆動回路Ａ，Ｂは、同一のクロックドライバ回路Ｃを用
いて同一の出力負荷Ｄを駆動したものとしてシミュレー
ションを行った。また、それぞれの駆動回路Ａ，ＢのＭ
ＯＳＦＥＴのゲート幅は、クロックドライバ回路Ｃのサ
イズと基準負荷Ｄ（セル数、本発明実施例は１２８個、
従来例は６４個に設定）に対して最適化したものである
。尚、本実施例の駆動回路Ｂではクロック信号とその反
転信号を用いており、従来例の駆動回路Ａに比べて１本
の信号線に対する容量負荷Ｄを分割する効果がある。これは、従来例において２つのクロックドライバ回路Ｃ
で２本のクロック信号線を駆動する場合と等価と考えら
れる。そのため、従来例のシミュレーションでは１本の
信号線に接続される駆動回路数Ａ，Ｂを本実施例の２分
の１に設定して比較している。

【００２３】図３は、本発明実施例の駆動回路と図１２
及び図１３の従来例の駆動回路の遅延時間をＳＰＩＣＥ
シミュレーションで計算した結果である。図３（ａ）は
クロック信号ＰＨの母線の立ち上がりから出力線ＷＬが
立ち上がるまでの時間、図３（ｂ）はクロック信号ＰＨ
の母線の立ち下がりから出力線ＷＬが立ち下がるまでの
時間を示している。どちらの遅延時間も本発明実施例の
駆動回路が最も高速である。立ち上がり時間では、従来
例の図１２の回路と比較して７７％から８５％、図１３
の回路と比較して６９％から８５％に高速化が図れる。また、立ち下がり時間については、図１２の回路と比較
して７９％から８６％、図１３の回路と比較して７０％
から８５％に高速化が図れる。特に、行方向のサイズが
大きくなり、１本の信号線に接続される駆動回路の数が
多いほど遅延時間の削減効果は大きくなる。

【００２４】次に、図１（ａ）の応用回路を示す。図４
（ａ）は、ベース入力線ＰＢ１０４と出力線ＷＬ１０６
との間に抵抗４０１、ベース入力線ＤＢ１０５と接地線
との間に抵抗４０２を入れて出力電位を電源電位Ｖｃｃ
から接地線電位ＧＮＤまで振れるようにしたものである
。

【００２５】また、図４（ｂ）は、ベース入力線ＰＢ１
０４を入力とするＣＭＯＳバッファ４０３を設け、その
出力を出力線ＷＬ１０６に接続することで出力電位を電
源電位Ｖｃｃから接地線電位ＧＮＤまで振れるようにし
たものである。

【００２６】また、図４（ｃ）は、第２の遮断用Ｎチャ
ネルＭＯＳＦＥＴ１１７のゲート入力線をデコード出力
ＡＤの出力線４０４としたものである。この場合、ベー
ス入力線ＰＢ１０４の負荷が減るため高速な立ち上がり
が実現できる。尚、出力線ＷＬ１０６の“Ｌ”への変化
時には、プルダウン用ＮＰＮトランジスタ１１４のベー
スだけではなく第２の遮断用ＮチャネルＭＯＳＦＥＴ１
１７を通して接地線にも電流が流れるが、この第２の遮
断用ＮチャンネルＭＯＳＦＥＴ１１７のゲート幅を小さ
くしてオン抵抗を上げ、ベースへの供給電流を増やすこ
とで立ち下がりのスイッチングも問題なく実現できる。さらに、これら図４（ａ），（ｂ），（ｃ）の組合せに
よって他の応用回路も容易に構成できる。

【００２７】本実施例で示したように、クロック信号線
ＰＨ１０２をＰチャネルＭＯＳＦＥＴ１１１のソースに
接続することによって入力負荷容量が削減でき高速なス
イッチング動作が可能となる。また、出力段にバイポー
ラトランジスタ１１３，１１４を用いることにより、微
少なベース電流の供給でそのｈＦＥ倍（６０〜１００倍
）の大きなコレクタ電流を駆動できるため、高速なスイ
ッチング動作が実現できる。尚、クロック反転信号ＩＮ
Ｖ．ＰＨは、クロック母線からブロック内に引き込む時
点で論理反転し、クロック信号ＰＨのバッファ回路と同
様の構成の回路で各駆動回路のに出力すればよく、容易
なレイアウトで実現できる。

【００２８】＜実施例２＞図５は、本発明の第２の実施
例である駆動回路を示したもので、クロック信号線ＰＨ
１０２をプルアップ用のＰチャネルＭＯＳＦＥＴ１１１
のソースに接続し、出力段にＢｉＮＭＯＳ回路を用いた
構成としている。尚、実施例１と同一の構成要素につい
ては、図１と同一の符号を付し、その詳細な説明は省略
する。

【００２９】図５（ａ）において、５０１，５０２はそ
れぞれデコード反転信号ＩＮＶ．ＡＤの出力線１０１、
クロック反転信号ＩＮＶ．ＰＨの入力線１０３をそれぞ
れゲート入力とし、出力線ＷＬ１０６にドレインを接続
し、且つソースを接地線に接続したプルダウン用Ｎチャ
ネルＭＯＳＦＥＴである。

【００３０】つまり、ＢｉＮＭＯＳ回路はプルダウン回
路としてＮチャネルＭＯＳＦＥＴを用いているもので、
電源電圧３〜３．３Ｖの低電圧下ではＢｉＣＭＯＳ回路
よりも高速なスイッチング動作が可能になる。本実施例
では、デコ−ド反転信号ＩＮＶ．ＡＤの出力線１０１及
びクロック反転信号ＩＮＶ．ＰＨの出力線１０３をゲー
ト入力とするＮチャネルＭＯＳＦＥＴ５０１，５０２で
直接負荷を駆動する構成によりＢｉＮＭＯＳ回路の駆動
回路を実現している。また、本実施例で示すように、ク
ロック信号線ＰＨ１０２をＰチャネルＭＯＳＦＥＴ１１
１のソースに接続することで負荷容量が削減でき高速な
スイッチング動作が実現できる。

【００３１】尚、図５（ｂ）は入力線電位に対する各点
の電位及び出力線電位を示している。

【００３２】＜実施例３＞図６は、本発明の第３の実施
例である駆動回路を示した図で、ＲＡＭのワード線駆動
回路に適用した例である。尚、実施例１と同一の構成要
素については、図１と同一の符号を付し、その詳細な説
明は省略する。

【００３３】図６（ａ）において、６１１はアドレスの
デコード出力ＡＤの出力線６００がゲートに接続され且
つクロック信号線ＰＨ１０２がドレインに接続されたＮ
チャネルＭＯＳＦＥＴ、６１２は出力線ＷＬ１０６をゲ
ート入力とするインバータ回路、６１３はインバータ回
路６１２の出力をゲート入力とし、ベース入力線ＰＢ１
０４にドレインを接続したＰチャネルＭＯＳＦＥＴであ
る。尚、図６（ｃ）は入力線電位に対する各点の電位及
び出力線電位を示している。

【００３４】次に、この実施例の駆動回路の動作を、図
６（ｂ）に示したタイミング図をもとに説明する。

【００３５】１）時間範囲Ｔ１デコード信号ＡＤが“Ｌ”から“Ｈ”、デコード反転信
号ＩＮＶ．ＡＤが“Ｈ”から“Ｌ”に変化すると、Ｎチ
ャネルＭＯＳＦＥＴ６１１がオン、第１の遮断用Ｎチャ
ネルＭＯＳＦＥＴ１１２がオフする。ただし、クロック
信号ＰＨ１０２が“Ｌ”のため、ベース入力線ＰＢ１０
４は“Ｌ”のままであり、プルアップ用ＮＰＮトランジ
スタ１１３はオフしている。また、プルダウン用Ｎチャ
ネルＭＯＳＦＥＴ１１６によってプルダウン用ＮＰＮト
ランジスタ１１４にベース電流が供給されてこれがオン
し、出力線ＷＬ１０６の電位は“Ｌ”となる。

【００３６】２）時間範囲Ｔ２クロック信号ＰＨが“Ｈ”に変化すると、ベース入力線
ＰＢ１０４はｔｕｐｂ時間後に“Ｈ”に変化する。これ
によってプルアップ用ＮＰＮトランジスタ１１３がオン
し、さらにｔｗｕ時間後に出力線ＷＬ１０６の電位が“
Ｈ”となる。ベース入力線ＰＢ１０４の電位は、ｔｕｎ
時間後に、電源電位ＶｃｃよりもＮチャネルＭＯＳＦＥ
Ｔ６１１のしきい値電圧Ｖｔｎ（約０．７Ｖ）だけ低い
電位（Ｖｃｃ−Ｖｔｎ）となる。さらにｔｐｕ時間後に
、ベース入力線ＰＢ１０４の電位はインバータ回路６１
２とＰチャネルＭＯＳＦＥＴ６１３とによって電源電位
Ｖｃｃまで引き上げられる。従って、出力線ＷＬ１０６
の電位は、最終的に電源電位Ｖｃｃよりもプルアップ用
ＮＰＮトランジスタ１１３のベース・エミッタ間電位Ｖ
ｂｅ（約０．７Ｖ）だけ低い電位（Ｖｃｃ−Ｖｂｅ）に
なる。プルダウン用ＮチャネルＭＯＳＦＥＴ１１６はク
ロック反転信号ＩＮＶ．ＰＨが“Ｌ”へ変化するに従っ
てオフし、また、ベース入力線ＰＢ１０４が“Ｈ”にな
ることによって第２の遮断用ＮチャネルＭＯＳＦＥＴ１
１７がオンするため、プルダウン用ＮＰＮトランジスタ
１１４はオフする。

【００３７】３）時間範囲Ｔ３クロック信号ＰＨが“Ｌ”に変化すると、ベース入力線
ＰＢ１０４はｔｄｐｂ時間後に“Ｌ”に変化する。これ
によってプルアップ用ＮＰＮトランジスタ１１３がオフ
する。一方、クロック反転信号ＩＮＶ．ＰＨが“Ｈ”に
なるため、プルダウン用ＮチャネルＭＯＳＦＥＴ１１６
によってプルダウン用ＮＰＮトランジスタ１１４がオン
し、ｔｗｄ時間後に出力線ＷＬ１０６の電位が“Ｌ”と
なる。この出力線ＷＬ１０６の電位は、最終的に接地線
電位ＧＮＤよりもプルダウン用ＮＰＮトランジスタ１１
４のベース・エミッタ間電位Ｖｂｅ（約０．７Ｖ）だけ
高くなる。

【００３８】４）時間範囲Ｔ４デコード反転信号ＩＮＶ．ＡＤが“Ｈ”のため、第１の
遮断用チャネルＭＯＳＦＥＴ１１２がオンし、ベース入
力線ＰＢ１０４の電位は接地線電位ＧＮＤに設定され、
プルアップ用ＮＰＮトランジスタ１１３はオフする。ま
た、プルダウン用ＮチャネルＭＯＳＦＥＴ１１６がオン
しているため、このプルダウン用ＮＰＮトランジスタ１
１４にベース電流が供給されてこれがオンし、出力線Ｗ
Ｌ１０６の電位は“Ｌ”のままである。

【００３９】次に、本実施例の駆動回路の高速性をＳＰ
ＩＣＥシミュレーション結果によって示す。図７は、本
実施例の駆動回路と図１２及び図１３の従来例の駆動回
路の遅延時間をＳＰＩＣＥシミュレーションで計算した
結果である。この場合においても、図３のシミュレーシ
ョンと同様の条件のもとに行った。

【００４０】図７（ａ）はクロック信号ＰＨの母線の立
ち上がりから出力線ＷＬが立ち上がるまでの時間、図７
（ｂ）はクロック信号ＰＨの母線の立ち下がりから出力
線ＷＬが立ち下がるまでの時間を示している。どちらの
遅延時間も本実施例の駆動回路が最も高速である。立ち
上がり時間では、従来例の図１２の回路と比較して７４
％から８３％、図１３の回路と比較して６５％から８３
％に高速化が図れる。また、立ち上がり時間については
、図１２の回路と比較して７９％から８５％、図１３の
回路と比較して７０％から８４％に高速化が図れる。特に、行方向のサイズが大きくなり、１本の信号線に接
続される駆動回路の数が多いほど遅延時間の削減効果は
大きくなる。

【００４１】次に、図６（ａ）の応用回路を示す。図８
（ａ）は、ベース入力線ＰＢ１０４と出力線ＷＬ１０６
との間に抵抗８０１、ベース入力線ＤＢ１０５と接地線
との間に抵抗８０２を入れて出力電位を電源電位Ｖｃｃ
から接地線電位ＧＮＤまで振れるようにしたものである
。

【００４２】また、図８（ｂ）は、ベース入力線ＰＢ１
０４を入力とするＣＭＯＳバッファ８０３を設け、その
出力を出力線ＷＬ１０６に接続することによって出力電
位を電源電位Ｖｃｃから接地線電位ＧＮＤまで振れるよ
うにしたものである。

【００４３】また、図８（ｃ）は、第２の遮断用Ｎチャ
ネルＭＯＳＦＥＴ１１７のゲート入力線をデコード出力
ＡＤの出力６００としたものである。この場合、ベース
入力線ＰＢ１０４の負荷容量が減るため高速な立ち上が
りが実現できる。尚、出力線ＷＬ１０６の“Ｌ”への変
化時には、プルダウン用ＮＰＮトランジスタ１１４のベ
ースだけではなく第２の遮断用ＮチャネルＭＯＳＦＥＴ
１１７を通して接地線にも電流が流れるが、この第２の
遮断用ＮチャンネルＭＯＳＦＥＴ１１７のゲート幅を小
さくしてオン抵抗を上げ、ベースへの供給電流を増やす
ことで立ち下がりのスイッチングも問題なく実現できる
。さらに、これら図８（ａ），（ｂ），（ｃ）の組合せ
によって他の応用回路も容易に構成できる。

【００４４】本実施例で示したように、クロック信号線
ＰＨ１０２をＮチャネルＭＯＳＦＥＴ６１１のドレイン
に接続することで入力負荷容量が削減でき高速なスイッ
チングが可能となる。また、ＮチャネルＭＯＳＦＥＴ６
１１は電流駆動能力が大きいため小さなゲート幅でよく
、入力容量の削減に効果がある。また、ＮチャネルＭＯ
ＳＦＥＴ６１１のプルアップのためベース入力線ＰＢ１
０４の電位がゲート電位よりもＮチャネルＭＯＳＦＥＴ
６１１のしきい値分だけ低下するが、出力線ＷＬ１０６
を入力とするインバータ回路６１２とＰチャネルＭＯＳ
ＦＥＴ６１３とを用いることにより、ベース電位を電源
電位Ｖｃｃまでプルアップするようにしている。さらに
、出力段にバイポーラトランジスタ１１３，１１４を用
いることにより、微少なベース電流の供給でそのｈＦＥ
倍（６０〜１００倍）の大きなコレクタ電流を駆動でき
るため、高速なスイッチング動作が実現できる。尚、ク
ロック反転信号ＩＮＶ．ＰＨは、クロック母線からブロ
ック内に引き込む時点で論理反転し、クロック信号ＰＨ
のバッファ回路と同様の構成の回路で各論理積回路に出
力すればよく、容易なレイアウトで実現できる。

【００４５】＜実施例４＞図９（ａ）は、本発明の第４
の実施例である駆動回路を示したもので、クロック信号
線ＰＨ１０２をプルアップ用のＮチャネルＭＯＳＦＥＴ
６１１のドレインに接続し、出力段にＢｉＮＭＯＳ回路
を用いた構成としている。尚、実施例２及び実施例３と
同一の構成要素については、図５、図６と同一の符号を
付し、その詳細な説明は省略する。また、図９（ｂ）は
入力線電位に対する各点に電位及び出力線電位を示して
いる。

【００４６】本実施例で示したように、出力段にＢｉＮ
ＭＯＳ回路を用いることにより、電源電圧３〜３．３Ｖ
の低電圧低下での高速なスイッチング動作を実現してい
る。また、クロック信号線ＰＨ１０２をＮチャネルＭＯ
ＳＦＥＴ６１１のドレインに接続することで入力負荷容
量が削減でき高速なスイッチングが可能となる。また、
ＮチャネルＭＯＳＦＥＴ６１１は電流駆動能力が大きい
ため小さなゲート幅でよく、入力容量の削減に効果があ
る。また、ＮチャネルＭＯＳＦＥＴ６１１のプルアップ
のためベース入力線ＰＢ１０４の電位がゲート電位より
もＮチャネルＭＯＳＦＥＴ６１１のしきい値分だけ低下
するが、出力線ＷＬ１０６を入力とするインバータ回路
６１２とＰチャネルＭＯＳＦＥＴ６１３とを用いること
により、ベース電位を電源電位Ｖｃｃまでプルアップす
るようにしている。

【００４７】＜実施例５＞図１０は、本発明の第５の実
施例である駆動回路を示したもので、プルダウン回路を
ＰＮＰトランジスタ１００２を用いた相補型ＢｉＣＭＯ
Ｓ回路で構成している。クロック信号線ＰＨ１０２をプ
ルアップ用のＰチャネルＭＯＳＦＥＴ１１１のソ−スと
プルダウン用のＮチャネルＭＯＳＦＥＴ１００１のドレ
インに接続し、プルアップ用ＮＰＮトランジスタ１１３
とプルダウン用ＰＮＰトランジスタ１００２のベースに
電流を供給している。図１０（ａ）において、実施例１
及び実施例３と同一の構成要素については、図１及び図
６と同一の符号を付し、その詳細な説明は省略する。

【００４８】この図１０（ａ）において、１００１はデ
コード信号ＡＤの出力線６００がゲートに接続され且つ
ドレインがクロック信号ＰＨの出力線１０２に接続され
且つソ−スがＰＮＰトランジスタ１００２のベースに接
続された第１のプルダウン用ＮチャネルＭＯＳＦＥＴで
、ベース電流をＰＮＰトランジスタ１００２のベース入
力線１００４に供給する。１００３はデコード反転信号
ＩＮＶ．ＡＤの出力線１０１がゲートに接続され且つド
レインがＰＮＰトランジスタ１００２のベ−スに接続さ
れ且つソースが接地線に接続された第２のプルダウン用
ＮチャネルＭＯＳＦＥＴである。尚、図１０（ｂ）は入
力線電位に対する各点の電位及び出力線電位を示してい
る。

【００４９】次に、この駆動回路の動作について説明す
る。デコード信号ＡＤが“Ｈ”で且つクロック信号ＰＨ
が“Ｈ”のとき、ベース入力線ＰＢ１０４だけではなく
、第１のプルダウン用ＮチャネルＭＯＳＦＥＴ１００１
を介してＰＮＰトランジスタ１００２のベース入力線Ｄ
Ｂ１００４にも電流が供給される。そして、ＮＰＮトラ
ンジスタ１１３がオン、ＰＮＰトランジスタ１００２は
ベースに電流が流れ込むためオフし、出力線ＷＬ１０６
の電位は“Ｈ”となる。デコード信号ＡＤが“Ｈ”でク
ロック信号ＰＨが“Ｌ”になると、ベース入力線ＰＢ１
０４、ＤＢ１００４は“Ｌ”になり、ＮＰＮトランジス
タ１１３がオフ、ＰＮＰトランジスタ１００２がオンす
る。そのため、出力線ＷＬ１０６の電位は“Ｌ”となる
。デコード信号ＡＤが“Ｌ”の場合、デコ−ド反転信号
ＩＮＶ．ＡＤが“Ｈ”のためベース入力線ＰＢ１０４、
ＤＢ１００４は“Ｌ”になる。従って、クロック信号線
ＰＨの電位にかかわらずＮＰＮトランジスタ１１３がオ
フ、ＰＮＰトランジスタ１００２がオンし、出力線電位
は“Ｌ”となる。尚、出力線ＷＬ１０６の電位は、ベー
ス入力線ＤＢ１００４よりもＰＮＰトランジスタ１００
２のベース・エミッタ間電位Ｖｂｅ（約０．７Ｖ）だけ
上昇するため、“Ｌ”電位はベ−ス・エミッタ間電位Ｖ
ｂｅとなる。

【００５０】本実施例で示したように、プルダウン回路
をＰＮＰトランジスタ１００２を用いた相補型ＢｉＣＭ
ＯＳ回路で構成することにより、電源電圧３〜３．３Ｖ
の低電圧下でも高速スイッチング動作が可能となる。ま
たプルアップ回路と同様に、クロック信号線ＰＨを第１
のプルダウン用ＮチャネルＭＯＳＦＥＴ１００１のドレ
インに接続する構成のため、プルダウン回路の入力負荷
容量も削減でき、高速なスイッチング動作が実現できる
。さらに、電流駆動能力の大きなＮチャネルＭＯＳＦＥ
Ｔ１００１を用いるため、このゲート幅は小さくてよく
、入力容量の削減に効果がある。

【００５１】また、出力線ＷＬ１０６の電位を電源電位
Ｖｃｃから接地線電位ＧＮＤまで振るには、例えば、ベ
ース入力線ＰＢ１０４又はＤＢ１００４をゲート入力と
するＣＭＯＳバッファ回路を設けてその出力線を出力線
ＷＬ１０６に接続するか、ベース入力線ＰＢ１０４とＷ
Ｌ１０６及びＤＢ１００４とＷＬ１０６との間に抵抗を
接続すればよい。

【００５２】＜実施例６＞図１１は、本発明の第６の実
施例である駆動回路を示したもので、プルダウン回路を
ＰＮＰトランジスタ１００２を用いた相補型ＢｉＣＭＯ
Ｓ回路で構成している。クロック信号線ＰＨ１０２を共
通のＰチャネルＭＯＳＦＥＴ１１１のソ−スに接続し、
プルアップ用ＮＰＮトランジスタ１１３とプルダウン用
ＰＮＰトランジスタ１００２のベースに電流を供給して
いる。図１１（ａ）において、実施例１及び実施例５と
同一の構成要素については、図１及び図１０と同一の符
号を付し、その詳細な説明は省略する。

【００５３】この図１１（ａ）において、１１０１は出
力線ＷＬ１０６をゲート入力とするインバータ回路、１
１０２はインバータ回路１１０１の出力がゲートに接続
されドレインがベース入力線ＰＢ１０４に接続されたプ
ルダウン用ＮチャネルＭＯＳＦＥＴである。尚、図１１
（ｂ）は入力線電位に対する各点の電位及び出力線電位
を示している。

【００５４】次に、この駆動回路の動作について説明す
る。デコード信号ＡＤが“Ｈ”で且つクロック信号ＰＨ
１０２が“Ｈ”のとき、ＮＰＮトランジスタ１１３のベ
ース入力線ＰＢ１０４、ＰＮＰトランジスタ１００２の
ベース入力線ＤＢ１００４に電流が供給される。そのた
め、ＮＰＮトランジスタ１１３がオン、ＰＮＰトランジ
スタ１００２がオフし、出力線ＷＬ１０６の電位は“Ｈ
”となる。デコード信号ＡＤが“Ｈ”でクロック信号Ｐ
Ｈが“Ｌ”になると、ベース入力線ＰＢ１０４は“Ｌ”
になり、ＮＰＮトランジスタ１１３はオフ、ＰＮＰトラ
ンジスタ１００２がオンする。そのため、出力線ＷＬ１
０６の電位は“Ｌ”となる。ただし、ＰチャネルＭＯＳ
ＦＥＴ１１１を介してプルダウンするため、ベース入力
線ＰＢ１０４は接地線電位ＧＮＤよりもしきい値電圧Ｖ
ｔｐ（約０．７Ｖ）だけ上昇する。ベース入力線ＰＢ１
０４の電位を接地線電位ＧＮＤに設定するため、出力線
ＷＬ１０６をゲート入力とするインバータ回路１１０１
と、ＮチャネルＭＯＳＦＥＴ１１０２を設けている。出
力線デコード信号ＡＤが“Ｌ”の場合、デコ−ド反転信
号ＩＮＶ．ＡＤが“Ｈ”のためベース入力線ＰＢ１０４
は“Ｌ”になる。従って、クロック信号線ＰＨ１０２の
電位にかかわらずＮＰＮトランジスタ１１３がオフ、Ｐ
ＮＰトランジスタ１００２がオンし、出力線電位は“Ｌ
”となる。

【００５５】本実施例で示したように、プルダウン回路
をＰＮＰトランジスタ１００２を用いた相補型ＢｉＣＭ
ＯＳ回路で構成することにより、電源電圧３〜３．３Ｖ
の低電圧下でも高速スイッチング動作が可能となる。ま
た、バイポーラ回路のベース電流を共通のＰチャネルＭ
ＯＳＦＥＴ１１１を介して供給するため、クロック信号
線ＰＨ１０２の入力負荷容量が削減でき、高速なスイッ
チング動作が実現できる。

【００５６】尚、出力線ＷＬ１０６の電位を電源電位Ｖ
ｃｃから接地線電位ＧＮＤまで振るには、例えば、ベー
ス入力線ＰＢ１０４をゲート入力とするＣＭＯＳバッフ
ァ回路を設けてその出力線ＷＬ１０６に接続するか、ベ
ース入力線ＰＢ１０４と出力線ＷＬ１０６との間に抵抗
を接続すればよい。

【００５７】

【発明の効果】本発明によれば、入力信号線をＰチャネ
ルＭＯＳＦＥＴのソース又はＮチャネルＭＯＳＦＥＴの
ドレインに接続してプルアップ用のＮＰＮトランジスタ
にベース電流を供給し、また、入力信号の反転信号でプ
ルダウン用のＮＰＮトランジスタ又はＮチャネルＭＯＳ
ＦＥＴのスイッチングを制御することにより、以下に示
す効果を発揮する。

【００５８】（１）　入力容量が削減でき、従来のＢｉ
ＣＭＯＳ駆動回路に比べて高速なスイッチング動作が可
能である。

【００５９】（２）　スイッチングをバイポーラトラン
ジスタで行うため、大容量出力負荷の高速スイッチング
動作が実現できる。

【００６０】（３）　低電圧動作可能なＢｉＮＭＯＳ回
路でも容易に構成可能である。

【００６１】また、入力信号線をＰチャネルＭＯＳＦＥ
Ｔのソース又はＮチャネルＭＯＳＦＥＴのドレインに接
続してプルダウン用のＰＮＰトランジスタにベース電流
を供給することにより、以下に示す効果を発揮する。

【００６２】（４）　低電圧動作可能な相補型ＢｉＣＭ
ＯＳ回路でも容易に構成可能である。

【００６３】（５）　相補型ＢｉＣＭＯＳ回路ではプル
ダウン側の入力容量も削減でき、スイッチング動作の高
速化が図れる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施例である駆動回路
の構成図、（ｂ）は同回路のタイミング図、（ｃ）は同
回路の電位状態図である。

【図２】駆動回路の高速性シミュレーションのための回
路構成図である。

【図３】第１の実施例と従来例との遅延時間の比較図で
ある。

【図４】第１の実施例の応用回路図である。

【図５】（ａ）は本発明の第２の実施例である駆動回路
の構成図、（ｂ）は同回路の電位状態図である。

【図６】（ａ）は本発明の第３の実施例である駆動回路
の構成図、（ｂ）は同回路のタイミング図、（ｃ）は同
回路の電位状態図である。

【図７】第３の実施例と従来例との遅延時間の比較図で
ある。

【図８】第３の実施例の応用回路図である。

【図９】（ａ）は本発明の第４の実施例である駆動回路
の構成図、（ｂ）は同回路の電位状態図である。

【図１０】（ａ）は本発明の第５の実施例である駆動回
路の構成図、（ｂ）は同回路の電位状態図である。

【図１１】（ａ）は本発明の第６の実施例である駆動回
路の構成図、（ｂ）は同回路の電位状態図である。

【図１２】従来の駆動回路の構成図である。

【図１３】従来の駆動回路の構成図である。

【符号の説明】

ＡＤ　　　　　　アドレスデコード出力（第１の入力信
号）ＰＨ　　　　　　クロック信号（第２の入力信号）
１１１　　　　ＰチャネルＭＯＳＦＥＴ１１２　　　　
第１の遮断用ＮチャネルＭＯＳＦＥＴ１１３　　　　第
１のＮＰＮトランジスタ１１４　　　　第２のＮＰＮト
ランジスタ１１５　　　　第１のプルダウン用Ｎチャネ
ルＭＯＳＦＥＴ１１６　　　　第２のプルダウン用Ｎチ
ャネルＭＯＳＦＥＴ１１７　　　　第２の遮断用Ｎチャ
ネルＭＯＳＦＥＴ５０１　　　　第１のプルダウン用Ｎ
チャネルＭＯＳＦＥＴ５０２　　　　第２のプルダウン
用ＮチャネルＭＯＳＦＥＴ６１１　　　　プルアップ用
ＮチャネルＭＯＳＦＥＴ６１２　　　　ＣＭＯＳインバ
ータ回路６１３　　　　ＰチャネルＭＯＳＦＥＴ１００
１　　第１のプルダウン用ＮチャネルＭＯＳＦＥＴ１０
０２　　ＰＮＰトランジスタ１００３　　第２のプルダウン用ＮチャネルＭＯＳＦＥ
Ｔ１１０１　　ＣＭＯＳインバータ回路

Claims

【特許請求の範囲】

【請求項１】　　第１の入力信号を第２の入力信号に同
期出力させる駆動回路であって、前記第１の入力信号の
論理反転信号の入力線がゲートに接続され且つソースが
前記第２の入力信号の入力線に接続されたＰチャネルＭ
ＯＳＦＥＴと、前記第１の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記ＰチャネルＭＯＳＦＥＴのドレイン
に接続された第１の遮断用ＮチャネルＭＯＳＦＥＴと、
ベースが前記ＰチャネルＭＯＳＦＥＴのドレインに接続
され且つコレクタが電源線に接続された第１のＮＰＮト
ランジスタと、前記第１のＮＰＮトランジスタのエミッ
タにコレクタが接続され且つエミッタが接地線に接続さ
れた第２のＮＰＮトランジスタと、前記第１の入力信号
の論理反転信号の入力線がゲートに接続され且つドレイ
ンが前記第２のＮＰＮトランジスタのコレクタに接続さ
れ且つソースが前記第２のＮＰＮトランジスタのベース
に接続された第１のプルダウン用ＮチャネルＭＯＳＦＥ
Ｔと、前記第２の入力信号の論理反転信号の入力線がゲ
ートに接続され且つドレインが前記第２のＮＰＮトラン
ジスタのコレクタに接続され且つソースが前記第２のＮ
ＰＮトランジスタのベースに接続された第２のプルダウ
ン用ＮチャネルＭＯＳＦＥＴと、第３の入力信号の入力
線がゲートに接続され且つドレインが前記第２のＮＰＮ
トランジスタのベースに接続され且つソースが接地線に
接続された第２の遮断用ＮチャネルＭＯＳＦＥＴとを備
えていることを特徴とする駆動回路。
【請求項２】　　第３の入力信号が、ＰチャネルＭＯＳ
ＦＥＴのドレイン出力であることを特徴とする請求項１
記載の駆動回路。
【請求項３】　　第３の入力信号が、第１の入力信号で
あることを特徴とする請求項１記載の駆動回路。
【請求項４】　　第１の入力信号を第２の入力信号に同
期出力させる駆動回路であって、前記第１の入力信号の
論理反転信号の入力線がゲートに接続され且つソースが
前記第２の入力信号の入力線に接続されたＰチャネルＭ
ＯＳＦＥＴと、前記第１の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記ＰチャネルＭＯＳＦＥＴのドレイン
に接続された遮断用ＮチャネルＭＯＳＦＥＴと、ベース
が前記ＰチャネルＭＯＳＦＥＴのドレインに接続され且
つコレクタが電源線に接続されたＮＰＮトランジスタと
、前記第１の入力信号の論理反転信号の入力線がゲート
に接続され且つドレインが前記ＮＰＮトランジスタのエ
ミッタに接続され且つソースが接地線に接続された第１
のプルダウン用ＮチャネルＭＯＳＦＥＴと、前記第２の
入力信号の論理反転信号の入力線がゲートに接続され且
つドレインが前記ＮＰＮトランジスタのエミッタに接続
され且つソースが接地線に接続された第２のプルダウン
用ＮチャネルＭＯＳＦＥＴとを備えていることを特徴と
する駆動回路。
【請求項５】　　第１の入力信号を第２の入力信号に同
期出力させる駆動回路であって、前記第１の入力信号の
入力線がゲートに接続され且つドレインが前記第２の信
号の入力線に接続されたプルアップ用ＮチャネルＭＯＳ
ＦＥＴと、前記第１の入力信号の論理反転信号の入力線
がゲートに接続され且つソースが接地線に接続され且つ
ドレインが前記プルアップ用ＮチャネルＭＯＳＦＥＴの
ソースに接続された第１の遮断用ＮチャネルＭＯＳＦＥ
Ｔと、ベースが前記プルアップ用ＮチャネルＭＯＳＦＥ
Ｔのソースに接続され且つコレクタが電源線に接続され
た第１のＮＰＮトランジスタと、前記第１のＮＰＮトラ
ンジスタのエミッタにゲートが接続されたインバータ回
路と、該インバータ回路の出力線がゲートに接続され且
つソースが電源線に接続され且つドレインが前記第１の
ＮＰＮトランジスタのベースに接続されたＰチャネルＭ
ＯＳＦＥＴと、前記第１のＮＰＮトランジスタのエミッ
タにコレクタが接続され且つエミッタが接地線に接続さ
れた第２のＮＰＮトランジスタと、前記第１の入力信号
の論理反転信号の入力線がゲートに接続され且つドレイ
ンが前記第２のＮＰＮトランジスタのコレクタに接続さ
れ且つソースが前記第２のＮＰＮトランジスタのベース
に接続された第１のプルダウン用ＮチャネルＭＯＳＦＥ
Ｔと、前記第２の入力信号の論理反転信号の入力線がゲ
ートに接続され且つドレインが前記第２のＮＰＮトラン
ジスタのコレクタに接続され且つソースが前記第２のＮ
ＰＮトランジスタのベースに接続された第２のプルダウ
ン用ＮチャネルＭＯＳＦＥＴと、第３の入力信号の入力
線がゲートに接続され且つドレインが前記第２のＮＰＮ
トランジスタのベースに接続され且つソースが接地線に
接続された第２の遮断用ＮチャネルＭＯＳＦＥＴとを備
えていることを特徴とする駆動回路。
【請求項６】　　第３の入力信号が、プルアップ用Ｎチ
ャネルＭＯＳＦＥＴのソース出力であることを特徴とす
る請求項５記載の駆動回路。
【請求項７】　　第３の入力信号が、第１の入力信号で
あることを特徴とする請求項５記載の駆動回路。
【請求項８】　　第１の入力信号を第２の入力信号に同
期出力させる駆動回路であって、前記第１の入力信号の
入力線がゲートに接続され且つドレインが前記第２の入
力信号の入力線に接続されたプルアップ用ＮチャネルＭ
ＯＳＦＥＴと、前記第１の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記プルアップ用ＮチャネルＭＯＳＦＥ
Ｔのソースに接続された遮断用ＮチャネルＭＯＳＦＥＴ
と、ベースが前記プルアップ用ＮチャネルＭＯＳＦＥＴ
のソースに接続され且つコレクタが電源線に接続された
ＮＰＮトランジスタと、前記ＮＰＮトランジスタのエミ
ッタにゲートが接続されたインバータ回路と、該インバ
ータ回路の出力線がゲートに接続され且つソースが電源
線に接続され且つドレインが前記ＮＰＮトランジスタの
ベースに接続されたＰチャネルＭＯＳＦＥＴと、前記第
１の入力信号の論理反転信号の入力線がゲートに接続さ
れ且つドレインが前記ＮＰＮトランジスタのエミッタに
接続され且つソースが接地線に接続された第１のプルダ
ウン用ＮチャネルＭＯＳＦＥＴと、前記第２の入力信号
の論理反転信号の入力線がゲートに接続され且つドレイ
ンが前記ＮＰＮトランジスタのエミッタに接続され且つ
ソースが接地線に接続された第２のプルダウン用Ｎチャ
ネルＭＯＳＦＥＴとを備えていることを特徴とする駆動
回路。
【請求項９】　　第１の入力信号を第２の入力信号に同
期出力させる駆動回路であって、前記第１の入力信号の
論理反転信号の入力線がゲートに接続され且つソースが
前記第２の入力信号の入力線に接続されたＰチャネルＭ
ＯＳＦＥＴと、前記第１の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記ＰチャネルＭＯＳＦＥＴのドレイン
に接続された遮断用ＮチャネルＭＯＳＦＥＴと、ベース
が前記ＰチャネルＭＯＳＦＥＴのドレインに接続され且
つコレクタが電源線に接続されたＮＰＮトランジスタと
、エミッタが前記ＮＰＮトランジスタのエミッタに接続
され且つコレクタが接地線に接続されたＰＮＰトランジ
スタと、前記第１の入力信号の入力線がゲートに接続さ
れ且つドレインが前記第２の信号の入力線に接続され且
つソースが前記ＰＮＰトランジスタのベースに接続され
た第１のプルダウン用ＮチャネルＭＯＳＦＥＴと、前記
第１の入力信号の論理反転信号の入力線がゲートに接続
され且つドレインが前記ＰＮＰトランジスタのベースに
接続され且つソースが接地線に接続された第２のプルダ
ウン用ＮチャネルＭＯＳＦＥＴとを備えていることを特
徴とする駆動回路。
【請求項１０】　　第１の入力信号を第２の入力信号に
同期出力させる駆動回路であって、前記第１の入力信号
の論理反転信号の入力線がゲートに接続され且つソース
が前記第２の入力信号の入力線に接続されたＰチャネル
ＭＯＳＦＥＴと、前記第１の入力信号の論理反転信号の
入力線がゲートに接続され且つソースが接地線に接続さ
れ且つドレインが前記ＰチャネルＭＯＳＦＥＴのドレイ
ンに接続された遮断用ＮチャネルＭＯＳＦＥＴと、ベー
スが前記ＰチャネルＭＯＳＦＥＴのドレインに接続され
且つコレクタが電源線に接続されたＮＰＮトランジスタ
と、エミッタが前記ＮＰＮトランジスタのエミッタに接
続され且つコレクタが接地線に接続され且つベースが前
記ＰチャネルＭＯＳＦＥＴのドレインに接続されたＰＮ
Ｐトランジスタと、前記ＮＰＮトランジスタのエミッタ
にゲートが接続されたインバータ回路と、該インバータ
回路の出力線がゲートに接続され且つソースが接地線に
接続され且つドレインが前記ＰＮＰトランジスタのベー
スに接続されたプルダウン用ＮチャネルＭＯＳＦＥＴと
を備えていることを特徴とする駆動回路。