JPH04223340A - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JPH04223340A
JPH04223340A JP3083404A JP8340491A JPH04223340A JP H04223340 A JPH04223340 A JP H04223340A JP 3083404 A JP3083404 A JP 3083404A JP 8340491 A JP8340491 A JP 8340491A JP H04223340 A JPH04223340 A JP H04223340A
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    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、低濃度ドープドドレイ
ン（ＬＤＤ）トランジスタ及び他の高電圧集積回路の設
計に関する。
【０００２】
【従来の技術】ＬＤＤ技術は、ゲート−エッジに於ける
高い電界強度によるブレークダウンを回避するために高
電圧電界効果トランジスタを適用する場合に広く使用さ
れている。この技術では、ドレイン内に低濃度ドープド
ドリフト領域（ＬＤＤ領域）を挿入し、それによって電
界強度をブレークダウン電圧（ＢＶ）以下にまで低下さ
せる。このＬＤＤ領域の長さは、トランジスタの特定の
動作範囲に依存する。しかしながら、結果物であるトラ
ンジスタの大きさが通常より大きくなることに加えて、
ＬＤＤデバイスはターンオンドレイン抵抗（ＲＤＳ−ｏ
ｎ）が通常より大きくなる欠点を有し、電流駆動能力が
低下する結果となる。パワー用に使用する場合には、こ
のＬＤＤ領域を非常に長くする必要があり、そのために
ＬＤＤの利益に対して支払わなければならないコストが
対応して高くなる。多くの場合に、ＲＤＳ−ｏｎ抵抗に
よってデバイス内の全抵抗が支配される。従って、オン
抵抗が小さくてブレークダウン電圧を低減させないトラ
ンジスタの設計は非常に有益である。
【０００３】
【発明が解決しようとする課題】本発明の第１の目的は
、ＬＤＤ技術のＢＶの利点を保持しつつ、高電圧の用途
に対してＲＤＳ−ｏｎを低下させたトランジスタを提供
することにある。
【０００４】本発明の第２の目的は、その幅を増大させ
ることなくより大きい電流を駆動し得るようにＲＤＳ−
ｏｎを低下させたトランジスタを提供することにある。
【０００５】本発明の第３の目的は、その面積を増加さ
せることなく上述した利点を有するＬＤＤデバイスを提
供することにある。
【０００６】本発明の他の目的及び利点については添付
図面及び以下の詳細な説明から容易に理解することがで
きる。
【０００７】
【課題を解決するための手段】上述の目的は、不純物濃
度がゲート−エッジからコンタクトに向けて増加するよ
うな不均一な低濃度のドープドドリフト領域をドレイン
内に有するＬＤＤ電界効果トランジスタを提供すること
によって達成される。
【０００８】
【実施例】本明細書に於ては、説明のためにｎ−ＭＯＳ
ＦＥＴを使用する。本発明は、当業者であれば容易に理
解できるように、ｐ−ＭＯＳＦＥＴについても同様に適
用することができる。「ドレイン」及び「ソース」は、
動作時の電流の方向によってのみ定義されるので、これ
らの用語は以下の説明に於て互いに置き換えることがで
きる。尚、添付図面には、すべての断面図に、ｚ方向か
ら見たｘ方向及びｙ方向が表示されている。
【０００９】図１は、一般的な従来の低電圧ｎ−ＭＯＳ
ＦＥＴを示している。図１に於て、より高電圧で使用す
る場合には、ゲート１２及びドレイン１３のエッジ領域
１１に於ける電界が高くなり過ぎて、このエッジ領域１
１内の酸化層のブレークダウンを生じさせる。そのため
に、従来技術に於ては、図２に示されるように、低濃度
ドープドＮ−領域２５をゲート２２とドレイン２３との
間に挿入し、それによって距離Ｘ２　に亘って前記高電
圧を降下させている。
【００１０】図３は本発明の実施例を示しており、低濃
度ドープドドリフト領域３５が段階的にドープされた断
面を有するｎチャネルＬＤＤデバイスが図示されている
。この電界効果トランジスタのＬＤＤ領域３５の不純物
濃度は、ゲート−エッジに於けるＮ１−から多数の段階
ｋに亘ってドレインコンタクト３６に於けるＮｋ−まで
徐々に増加している。一般に、ドレイン３３直近のＬＤ
Ｄ領域Ｎｋ−に於ける不純物濃度は、ドレイン領域３３
に於ける不純物濃度Ｎ＋に接近している。従来技術に於
ては、図２に示されるように、ＬＤＤ領域２５に通常
【
外１】 の一様な不純物濃度が与えられている。図３に示される
実施例では、本発明によれば、Ｎ１−及びＮｋ−の一般
的な値がそれぞれ１×１０−１２　ｃｍ−３及び４×１
０−１２　ｃｍ−３である。
【外２】 の一般的な値は１×１０−１２　ｃｍ−３である。
【００１１】本発明をより詳細に説明するために、簡略
化した抵抗モデルを使用する。図２に示されるようなＬ
ＤＤ領域２５のオン抵抗は、概ね次式によって与えられ
る。
【００１２】
【数１】
【００１３】ここで、Ｌ、Ｗは、それぞれＬＤＤ領域の
物理的長さ及び幅の大きさであり、この長さはｚ方向に
測定され、かつ幅はｚ方向に測定した。
【００１４】Ｑは、不純物濃度によって近似的に計算し
た電荷密度である。
【００１５】
【外３】 は、比例定数である。
【００１６】このモデルを用いて、図３に示される本発
明のＬＤＤデバイスにそれぞれｘ方向に１／４・Ｌの長
さ及びｚ方向にｗの幅を有する不純物濃度Ｑ、２Ｑ、３
Ｑ及び４Ｑの４つの等間隔の段階を与えたと仮定すると
、次式のようになる。
【００１７】
【数２】
【００１８】図２に示されるような、均一な不純物濃度
Ｑ、ｘ方向の長さＬ、及びｚ方向に同じ幅ｗを有する従
来のデバイスと比較することによって、次式であること
が容易に理解される。
【００１９】
【数３】
【００２０】従って、この実施例では、図３に示す本発
明のＬＤＤデバイスが、同じ物理的寸法を有する図２に
示される従来のデバイスに対してＲＤＳ−ｏｎに関して
約５０％の改善が認められる。使用される正確な寸法及
び不純物濃度が所望のＢＶ及びＲＤＳ−ｏｎ特性によっ
て決定されるので、ここで与えられた値は単に説明のた
めのものである。５００ボルトでの使用に対して、６０
μｍがＬの一般的な値である。
【００２１】本発明の適用範囲は、ｎチャネル電界効果
トランジスタに限定されない。ＬＤＤ領域が不純物でド
ープされてｐ−型半導体領域を形成する場合には、同じ
利益がｐチャネル電界効果トランジスタについても得ら
れる。従って、ｐ−ＭＯＳＦＥＴに於ける本発明の実施
例が図４に示されている。
【００２２】本発明の別の実施例が図５に示されている
。この実施例では、ＬＤＤ領域５５、５５´がゲート５
２の両側に設けられて、双方向性ＬＤＤトランジスタを
形成している。図３及び図４に関して上述した単方向性
ＬＤＤデバイスのように、この図５の双方向性ＬＤＤト
ランジスタによっても、高いＢＶ及び低いＲＤＳ−ｏｎ
抵抗の利益が得られる。さらに、この図５のトランジス
タはゲート５２に対して対称形であるので、電流の方向
と無関係に接続することができる。従って、このデバイ
ス構造によって物理的なレイアウトに於ける配線・接続
が簡単にかつ容易になる。また、この図５のトランジス
タは、トランスファデバイスの場合のように双方向に流
れる電流が要求されるような用途にも使用することがで
きる。
【００２３】ＬＤＤ領域に段階的にドープした断面を形
成する方法は多くある。或る方法では、唯１個のＬＤＤ
注入マスクが使用される。この方法では、一例として図
３のデバイスを用いて、低濃度ドープドドリフト領域３
５に対応して像に小さい孔が形成されるようにマスクを
描き、それによって、前記マスク上にドーパントイオン
流が照射されると、前記注入マスクの前記小孔の密度に
よって該マスクを通過し得るイオン量が決定され、半導
体基板上のＬＤＤ領域内に打込まれるイオンの濃度が決
定されるようにする。これを適用する場合には、前記小
孔の密度がゲート−エッジ３１に於て低く、かつドレイ
ンコンタクト３６に向けてチャネル領域３８から離反す
るにつれて高くなる。
【００２４】また、本発明は、高電圧に耐えるために大
きな電界ドリフト領域を必要とする他の高電圧集積回路
コンポーネントに適用することができる。
【００２５】以上本発明について実施例を用いて説明し
たが、当業者にとって明らかなように、本発明はその技
術的範囲内に於て様々な変形・変更を加えて実施するこ
とができる。
【００２６】
【発明の効果】上述したように本発明によれば、ゲート
−エッジからコンタクトに向けて徐々に増加する不均一
な不純物濃度を有するＬＤＤ領域を形成することによっ
て、高いブレークダウン電圧を維持しつつオン抵抗を低
減させることができる。このため、電流駆動能力が低下
しないので、ＬＤＤトランジスタの高性能を確保しつつ
、コストの低減が図られる。
【図面の簡単な説明】
【図１】従来の一般的な低電圧ｎ−ＭＯＳＦＥＴデバイ
スを示す断面図である。
【図２】従来技術によるＬＤＤデバイスの断面図である
。
【図３】低濃度ドープドドリフト領域に段階的なドーピ
ング断面を有するＬＤＤ・ｎ−ＭＯＳＦＥＴデバイスを
示す断面図である。
【図４】低濃度ドープドドリフト領域に段階的なドーピ
ング断面を有するＬＤＤ・ｐ−ＭＯＳＦＥＴデバイスを
示す断面図である。
【図５】低濃度ドープドドリフト領域に段階的なドーピ
ング断面を有する双方向性ＬＤＤ・ｐ−ＭＯＳＦＥＴデ
バイスを示す断面図である。
【符号の説明】
１１　　エッジ領域 １２　　ゲート １３　　ドレイン ２２　　ゲート ２３　　ドレイン ２５　　低濃度ドープドＮ−領域 ３１　　ゲート−エッジ ３３　　ドレイン領域 ３５　　ＬＤＤ領域 ３６　　ドレインコンタクト ３８　　チャネル領域 ５２　　ゲート ５５、５５´　　ＬＤＤ領域

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　　　表面を有する第１導電型の基板と
    、前記基板の前記表面内に埋め込まれた前記第１導電型
    とは逆の第２導電型の第１ソース／ドレイン領域と、前
    記第１ソース／ドレイン領域から分離して前記基板の前
    記表面内に埋め込まれた前記第２導電型の第２ソース／
    ドレイン領域と、前記基板の前記表面より上方に絶縁領
    域によって前記表面から分離されたゲート領域とを有し
    、該ゲート領域が、前記両ソース／ドレイン領域間の前
    記基板の前記表面近傍にかつ前記ゲート領域の下方にチ
    ャネル領域を郭定するように、前記第１及び第１ソース
    ／ドレイン領域間に配置され、かつ前記チャネル領域と
    前記第２ソース／ドレイン領域との間に低濃度ドープド
    ドリフト領域を有し、該低濃度ドープド領域が、前記第
    ２導電型であり、かつ前記低濃度ドープドドリフト領域
    の前記チャネル領域近傍のエッジから前記低濃度ドープ
    ドドリフト領域の前記第２ソース／ドレイン領域近傍の
    エッジに向けて概ね増加する不均一な不純物濃度を有す
    ることを特徴とする電界効果トランジスタ。
  2. 【請求項２】　　　　前記第１導電型がｎ型であり、か
    つ前記第２導電型がｐ型であることを特徴とする請求項
    １に記載の電界効果トランジスタ。
  3. 【請求項３】　　　　前記第１導電型がｐ型であり、か
    つ前記第２導電型がｎ型であることを特徴とする請求項
    １に記載の電界効果トランジスタ。
  4. 【請求項４】　　　　前記低濃度ドープドドリフト領域
    がそれぞれに異なる不純物濃度を有する複数の小領域か
    らなり、前記小領域が、その最も低濃度の小領域が前記
    低濃度ドープドドリフト領域の前記チャネル領域近傍の
    エッジに最も近接するように配置され、かつ前記チャネ
    ル領域から離反しかつ前記第２ソース／ドレイン領域に
    近接する方向に連続する前記各小領域の不純物濃度が連
    続的に高くなることを特徴とする請求項１に記載の電界
    効果トランジスタ。
  5. 【請求項５】　　　　表面を有する第１導電型の基板と
    、前記基板の前記表面内に埋め込まれた前記第１導電型
    とは逆の第２導電型の第１ソース／ドレイン領域と、前
    記第１ソース／ドレイン領域から分離して前記基板の前
    記表面内に埋め込まれた前記第２導電型の第２ソース／
    ドレイン領域と、前記基板の前記表面より上方に絶縁領
    域によって前記表面から分離されたゲート領域とを有し
    、該ゲート領域が、前記両ソース／ドレイン領域間の前
    記基板の前記表面近傍にかつ前記ゲート領域の下方にチ
    ャネル領域を郭定するように、前記第１及び第１ソース
    ／ドレイン領域間に配置され、かつ前記第２導電型の第
    １低濃度ドープドドリフト領域を前記チャネル領域と前
    記第２ソース／ドレイン領域との間に有し、前記第１低
    濃度ドープドドリフト領域が、その前記チャネル領域に
    近接するエッジからその前記第２ソース／ドレイン領域
    に近接するエッジに向けて概ね増加する不均一な不純物
    濃度を有し、かつ前記第２導電型の第２低濃度ドープド
    ドリフト領域を前記チャネル領域と前記第１ソース／ド
    レイン領域との間に有し、前記第２低濃度ドープドドリ
    フト領域が、その前記チャネル領域に近接するエッジか
    らその第１ソース／ドレイン領域に近接するエッジに向
    けて概ね増加する不均一な不純物濃度を有することを特
    徴とする電界効果トランジスタ。
  6. 【請求項６】　　　　前記第１導電型がｎ型であり、か
    つ前記第２導電型がｐ型であることを特徴とする請求項
    ５に記載の電界効果トランジスタ。
  7. 【請求項７】　　　　前記第１導電型がｐ型であり、か
    つ前記第２導電型がｎ型であることを特徴とする請求項
    ５に記載の電界効果トランジスタ。
  8. 【請求項８】　　　　前記第１低濃度ドープドドリフト
    領域がそれぞれに異なる不純物濃度を有する複数の小領
    域からなり、前記小領域が、その最も低濃度の小領域が
    前記低濃度ドープドドリフト領域の前記チャネル領域近
    傍のエッジに最も近接するように配置され、かつ前記チ
    ャネル領域から離反しかつ前記第２ソース／ドレイン領
    域に近接する方向に連続する前記各小領域の不純物濃度
    が連続的に高くなることを特徴とする請求項５に記載の
    電界効果トランジスタ。
  9. 【請求項９】　　　　前記第２低濃度ドープドドリフト
    領域がそれぞれに異なる不純物濃度を有する複数の小領
    域からなり、前記小領域が、その最も低濃度の小領域が
    前記低濃度ドープドドリフト領域の前記チャネル領域近
    傍のエッジに最も近接するように配置され、かつ前記チ
    ャネル領域から離反しかつ前記第２ソース／ドレイン領
    域に近接する方向に連続する前記各小領域の不純物濃度
    が連続的に高くなることを特徴とする請求項５に記載の
    電界効果トランジスタ。
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