JPH04223436A - アクティブマトリックス液晶表示素子 - Google Patents
アクティブマトリックス液晶表示素子Info
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- JPH04223436A JPH04223436A JP2413755A JP41375590A JPH04223436A JP H04223436 A JPH04223436 A JP H04223436A JP 2413755 A JP2413755 A JP 2413755A JP 41375590 A JP41375590 A JP 41375590A JP H04223436 A JPH04223436 A JP H04223436A
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- JP
- Japan
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- liquid crystal
- wiring
- active matrix
- crystal display
- pixel electrode
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- Pending
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- 239000011159 matrix material Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000010409 thin film Substances 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 16
- RUZYUOTYCVRMRZ-UHFFFAOYSA-N doxazosin Chemical compound C1OC2=CC=CC=C2OC1C(=O)N(CC1)CCN1C1=NC(N)=C(C=C(C(OC)=C2)OC)C2=N1 RUZYUOTYCVRMRZ-UHFFFAOYSA-N 0.000 abstract 1
- 206010047571 Visual impairment Diseases 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000004988 Nematic liquid crystal Substances 0.000 description 2
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- Liquid Crystal (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は個々の表示画素にスイッ
チング素子が接続されて構成されるアクティブマトリッ
クス液晶表示素子に関する。
チング素子が接続されて構成されるアクティブマトリッ
クス液晶表示素子に関する。
【０００２】
【従来の技術】代表的なアクティブマトリックス方式の
表示素子であるＴＦＴ型アクティブマトリックス液晶表
示素子は、薄膜トランジスタと画素電極とを有するガラ
ス基板と、全面に透明電極が形成されたガラス基板とを
重ね合わせ、その間隙にネマチック液晶が注入された構
造となっている。その液晶は通常両ガラス基板にある配
向膜によって液晶分子の長軸の方向が９０°前後ねじら
れた配向となされ、ＴＮ（ツィストネマチック）型液晶
素子を構成している。
表示素子であるＴＦＴ型アクティブマトリックス液晶表
示素子は、薄膜トランジスタと画素電極とを有するガラ
ス基板と、全面に透明電極が形成されたガラス基板とを
重ね合わせ、その間隙にネマチック液晶が注入された構
造となっている。その液晶は通常両ガラス基板にある配
向膜によって液晶分子の長軸の方向が９０°前後ねじら
れた配向となされ、ＴＮ（ツィストネマチック）型液晶
素子を構成している。
【０００３】ここで、薄膜トランジスタを有するガラス
基板（以下、これをＴＦＴ基板と呼ぶ）の構造について
説明する。図２はＴＦＴ基板の１画素の部分の平面図で
ある。同図に示されるように、画素電極４は格子状に配
置されたゲート配線１ａ、１ｂおよびドレイン配線２ａ
、２ｂによって四方を囲まれている。この画素の表示を
制御する信号は、ゲート配線１ａの制御信号に従って、
ドレイン配線２ａよりＴＦＴ５およびそのソース電極３
を介して画素電極４に伝えられる。
基板（以下、これをＴＦＴ基板と呼ぶ）の構造について
説明する。図２はＴＦＴ基板の１画素の部分の平面図で
ある。同図に示されるように、画素電極４は格子状に配
置されたゲート配線１ａ、１ｂおよびドレイン配線２ａ
、２ｂによって四方を囲まれている。この画素の表示を
制御する信号は、ゲート配線１ａの制御信号に従って、
ドレイン配線２ａよりＴＦＴ５およびそのソース電極３
を介して画素電極４に伝えられる。
【０００４】液晶分子を所望の方向に配列させるために
ＴＦＴ基板に施す配向処理は、従来、図中ｄで示される
ように、ゲート配線およびドレイン配線と略４５°の角
度に行われ、また、対向基板には図中ｅで示される方向
に配向処理が行われていた。従って、内部の液晶は図中
ｆで示される方向にねじられてＴＮ型液晶素子を構成し
ていた。
ＴＦＴ基板に施す配向処理は、従来、図中ｄで示される
ように、ゲート配線およびドレイン配線と略４５°の角
度に行われ、また、対向基板には図中ｅで示される方向
に配向処理が行われていた。従って、内部の液晶は図中
ｆで示される方向にねじられてＴＮ型液晶素子を構成し
ていた。
【０００５】
【発明が解決しようとする課題】アクティブマトリック
ス液晶表示素子では、画素の周りをゲート配線やドレイ
ン配線が走っているので、画素電極とそれらのゲート配
線やドレイン配線との間に電界が発生する。そのため、
配線近くの液晶分子の配向がみだされ、液晶にディスク
リネーション（ｄｉｓｃｌｉｎａｔｉｏｎ）と呼ばれる
配向の不連続な境界が発生するようになる。
ス液晶表示素子では、画素の周りをゲート配線やドレイ
ン配線が走っているので、画素電極とそれらのゲート配
線やドレイン配線との間に電界が発生する。そのため、
配線近くの液晶分子の配向がみだされ、液晶にディスク
リネーション（ｄｉｓｃｌｉｎａｔｉｏｎ）と呼ばれる
配向の不連続な境界が発生するようになる。
【０００６】従来の配向方向では、液晶の配列が両配線
と画素電極との間の電界の影響を受けるため、ディスク
リネーションが画素電極内部まで発生することとなり、
その結果、表示を変更しても以前の表示がうすく見える
ような焼付現象や残像現象がおきるという問題があった
。
と画素電極との間の電界の影響を受けるため、ディスク
リネーションが画素電極内部まで発生することとなり、
その結果、表示を変更しても以前の表示がうすく見える
ような焼付現象や残像現象がおきるという問題があった
。
【０００７】
【課題を解決するための手段】本発明のアクティブマト
リックス液晶表示素子は、スイッチング素子基板とこれ
と対向する対向基板とを具備するものであり、スイッチ
ング素子基板には互いに平行な複数の信号配線と、各配
線に挟まれた複数の画素電極と、各画素電極といずれか
の信号配線に接続されたスイッチング素子とが形成され
ており、そして、スイッチング素子基板は、その近くの
液晶分子が信号配線と２０°以内の角度で配列するよう
に配向処理が施されている。
リックス液晶表示素子は、スイッチング素子基板とこれ
と対向する対向基板とを具備するものであり、スイッチ
ング素子基板には互いに平行な複数の信号配線と、各配
線に挟まれた複数の画素電極と、各画素電極といずれか
の信号配線に接続されたスイッチング素子とが形成され
ており、そして、スイッチング素子基板は、その近くの
液晶分子が信号配線と２０°以内の角度で配列するよう
に配向処理が施されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例のＴＦＴ基板の
１画素部分の平面図である。
て説明する。図１は、本発明の一実施例のＴＦＴ基板の
１画素部分の平面図である。
【０００９】同図に示されるように、ＴＦＴ基板上には
ゲート配線１ａ、１ｂ、ドレイン配線２ａ、２ｂ、ＴＦ
Ｔ５、ＴＦＴ５のソース電極３、画素電極４が形成され
ている。そしてその表面には配向膜が形成されており、
その配向処理は、図中ａで示されるように、ゲート配線
１ａおよび１ｂに略平行な方向になされている。
ゲート配線１ａ、１ｂ、ドレイン配線２ａ、２ｂ、ＴＦ
Ｔ５、ＴＦＴ５のソース電極３、画素電極４が形成され
ている。そしてその表面には配向膜が形成されており、
その配向処理は、図中ａで示されるように、ゲート配線
１ａおよび１ｂに略平行な方向になされている。
【００１０】また、それに対応して対向基板は図中ｂで
示される方向に配向処理が行われ、内部の液晶は、図中
ｃで示される方向にねじられてＴＮ型液晶素子を構成し
ている。
示される方向に配向処理が行われ、内部の液晶は、図中
ｃで示される方向にねじられてＴＮ型液晶素子を構成し
ている。
【００１１】通常のＴＦＴ駆動状態では、画素電極−ゲ
ート配線間電界の方が、画素電極−ドレイン配線間のそ
れより高くなっている。而して、ここに用いられている
ネマチック液晶分子では、分子の長軸方向の電界の影響
をより強く受け短軸方向の電界からはそれ程影響は受け
ない。従って、この実施例のようにゲート配線と略平行
に液晶を配向させた場合には、ゲート配線−画素電極間
の電界は強いもののここで液晶分子の配列方向が大きく
乱されることはなく、液晶にディスクリネーションが発
生して準安定状態に移るようなことはなくなる。
ート配線間電界の方が、画素電極−ドレイン配線間のそ
れより高くなっている。而して、ここに用いられている
ネマチック液晶分子では、分子の長軸方向の電界の影響
をより強く受け短軸方向の電界からはそれ程影響は受け
ない。従って、この実施例のようにゲート配線と略平行
に液晶を配向させた場合には、ゲート配線−画素電極間
の電界は強いもののここで液晶分子の配列方向が大きく
乱されることはなく、液晶にディスクリネーションが発
生して準安定状態に移るようなことはなくなる。
【００１２】一方、実施例の配向方向では、液晶分子は
画素電極−ドレイン配線間の電界の影響は受け易くなっ
ている。しかし、通常、こちら側の電界の方が画素電極
−ゲート配線間の電界より低くなっているので、こちら
側でもディスクリネーションが発生することはない。
画素電極−ドレイン配線間の電界の影響は受け易くなっ
ている。しかし、通常、こちら側の電界の方が画素電極
−ゲート配線間の電界より低くなっているので、こちら
側でもディスクリネーションが発生することはない。
【００１３】上記実施例では、画素電極−ゲート配線間
の電界の方が高いので、配向をゲート配線と平行となる
ようにしたが、この配向方向が常に最良であるとは限ら
ない。ゲート配線側に常に高電界が発生する訳ではない
からである。ドレイン配線とゲート配線のどちらに平行
に配向させた方がよいかは、各配線と画素電極間の距離
や形状、各配線の駆動電圧などの影響でどちら側により
ディスクリネーションが発生しやすいかによって決定さ
れる。
の電界の方が高いので、配向をゲート配線と平行となる
ようにしたが、この配向方向が常に最良であるとは限ら
ない。ゲート配線側に常に高電界が発生する訳ではない
からである。ドレイン配線とゲート配線のどちらに平行
に配向させた方がよいかは、各配線と画素電極間の距離
や形状、各配線の駆動電圧などの影響でどちら側により
ディスクリネーションが発生しやすいかによって決定さ
れる。
【００１４】上記実施例では配線と平行な実施例を示し
たが、平行から多少ずれてもディスクリネーションを低
減させる効果があった。配線と配向の方向が±２０°以
内であれば、上述の効果により、焼付現象や残像現象が
低減された。それに対して２０°をこえて４５°（従来
例の方向）の範囲では、従来と同様に焼付現象や残像現
象が発生した。
たが、平行から多少ずれてもディスクリネーションを低
減させる効果があった。配線と配向の方向が±２０°以
内であれば、上述の効果により、焼付現象や残像現象が
低減された。それに対して２０°をこえて４５°（従来
例の方向）の範囲では、従来と同様に焼付現象や残像現
象が発生した。
【００１５】上記実施例ではＴＦＴ型のアクティブマト
リックス液晶表示素子について説明したが、本発明はこ
れに限定されるものではなく、ＭＩＭ等の他のスイッチ
ング素子を用いたものにも適用される。２端子型のスイ
ッチング素子を用いた場合には、スイッチング素子基板
は、信号配線と２０°以内の角度をなすように配向処理
がなされる。
リックス液晶表示素子について説明したが、本発明はこ
れに限定されるものではなく、ＭＩＭ等の他のスイッチ
ング素子を用いたものにも適用される。２端子型のスイ
ッチング素子を用いた場合には、スイッチング素子基板
は、信号配線と２０°以内の角度をなすように配向処理
がなされる。
【００１６】
【発明の効果】以上説明したように、本発明は、アクテ
ィブマトリックス液晶表示素子のスイッチング素子基板
において、信号配線が一種類であるときには該信号配線
と大略平行となるように、また、信号配線が二種ある場
合には、よりディスクリネーションが発生し易い側の信
号配線と大略平行となるように、配向処理を施すもので
あるので、本発明によれば、ディスクリネーションが発
生し易い側の信号配線と画素電極との間の電界が液晶分
子の短軸方向に作用することになり、この電界により液
晶の配列が乱されることがなくなり、ディスクリネーシ
ョンの発生が抑制される。よって、本発明によれば、焼
付現象や残像現象が低減される。
ィブマトリックス液晶表示素子のスイッチング素子基板
において、信号配線が一種類であるときには該信号配線
と大略平行となるように、また、信号配線が二種ある場
合には、よりディスクリネーションが発生し易い側の信
号配線と大略平行となるように、配向処理を施すもので
あるので、本発明によれば、ディスクリネーションが発
生し易い側の信号配線と画素電極との間の電界が液晶分
子の短軸方向に作用することになり、この電界により液
晶の配列が乱されることがなくなり、ディスクリネーシ
ョンの発生が抑制される。よって、本発明によれば、焼
付現象や残像現象が低減される。
【図１】本発明の一実施例を示す平面図。
【図２】従来例の平面図。
１ａ、１ｂ ゲート配線
２ａ、２ｂ ドレイン配線
３ ソース電極
４ 画素電極
５ ＴＦＴ
ａ、ｄ ＴＦＴ基板側液晶配向方向
ｂ、ｅ 対向基板側液晶配向方向
ｃ、ｆ 液晶分子のねじれ方向
Claims (2)
- 【請求項１】 スイッチング素子基板上に互いに平行
に配置された複数の信号配線と、各信号配線間に複数個
配置された画素電極と、各画素電極と前記信号配線との
間に接続されたスイッチング素子と、を具備したアクテ
ィブマトリックス液晶表示素子において、前記スイッチ
ング素子基板は、該スイッチング素子基板近くの液晶分
子が前記信号配線と２０°以内の角度で配列するように
配向処理が施されていることを特徴とするアクティブマ
トリックス液晶表示素子。 - 【請求項２】 ＴＦＴ基板上に互いに平行に配置され
た複数のゲート配線と、前記ゲート配線と直交するよう
に配置された複数のドレイン配線と、各ゲート配線と各
ドレイン配線に囲まれた領域毎に設けられた画素電極と
、画素電極と前記ドレイン配線との間にソース・ドレイ
ンが接続され、前記ゲート配線にゲートが接続された複
数の薄膜トランジスタと、を具備したアクティブマトリ
ックス液晶表示素子において、前記ＴＦＴ基板は、該Ｔ
ＦＴ基板近くの液晶分子が前記ゲート配線またはドレイ
ン配線と２０°以内の角度で配列するように配向処理が
施されていることを特徴とするアクティブマトリックス
液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413755A JPH04223436A (ja) | 1990-12-25 | 1990-12-25 | アクティブマトリックス液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413755A JPH04223436A (ja) | 1990-12-25 | 1990-12-25 | アクティブマトリックス液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04223436A true JPH04223436A (ja) | 1992-08-13 |
Family
ID=18522327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413755A Pending JPH04223436A (ja) | 1990-12-25 | 1990-12-25 | アクティブマトリックス液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04223436A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0559137A3 (ja) * | 1992-03-03 | 1994-01-26 | Matsushita Electric Industrial Co Ltd | |
| JPH07294936A (ja) * | 1994-04-25 | 1995-11-10 | Casio Comput Co Ltd | マトリックス型液晶表示装置 |
| JPH10115840A (ja) * | 1996-10-08 | 1998-05-06 | Casio Comput Co Ltd | マトリックス型液晶表示装置 |
| US6300996B1 (en) | 1998-06-01 | 2001-10-09 | Nec Coporation | Liquid crystal display apparatus |
| KR100396823B1 (ko) * | 2000-07-17 | 2003-09-02 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 능동 매트릭스 액정표시장치 |
| US6795155B2 (en) | 2001-03-28 | 2004-09-21 | Seiko Epson Corporation | Transflective liquid crystal display device that controls disinclination caused by an electric field |
| US6798475B2 (en) | 1999-03-02 | 2004-09-28 | International Business Machines Corporation | Reflective light valve |
| JP2009230011A (ja) * | 2008-03-25 | 2009-10-08 | Nikon Corp | 液晶パネル、表示装置およびプロジェクタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159126A (ja) * | 1986-01-07 | 1987-07-15 | Seiko Epson Corp | 液晶電気光学装置 |
-
1990
- 1990-12-25 JP JP2413755A patent/JPH04223436A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5398127A (en) * | 1992-03-03 | 1995-03-14 | Matsushita Electric Industrial Co., Ltd. | Active matrix twisted nematic liquid crystal display with rubbing direction 1-44 degrees to the electrodes |
| JPH07294936A (ja) * | 1994-04-25 | 1995-11-10 | Casio Comput Co Ltd | マトリックス型液晶表示装置 |
| JPH10115840A (ja) * | 1996-10-08 | 1998-05-06 | Casio Comput Co Ltd | マトリックス型液晶表示装置 |
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| US7057686B2 (en) | 1999-03-02 | 2006-06-06 | International Business Machines Corporation | Liquid crystal structure with improved black state, and projector using same |
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| US6801291B2 (en) | 2001-03-28 | 2004-10-05 | Seiko Epson Corporation | Liquid crystal device that controls disinclination caused by an electric field |
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