JPH04223711A - 論理ゲート回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳやＢｉ−ＣＭ
ＯＳ等によって構成されるインバータやＮＡＮＤ回路等
の論理ゲート回路に関する。

【０００２】

【従来の技術】従来、例えば、ＣＭＯＳによって構成さ
れるインバータとして、図１３にその回路図を示すよう
なものが提案されている。図中、１は入力信号ＩＮが入
力される入力端子、２は直流電圧Ｖｃｃ、例えば、＋５
［Ｖ］の電源線、３はプルアップ用の素子であるｐＭＯ
Ｓ、４はプルダウン用の素子であるｎＭＯＳ、５は出力
信号ＯＵＴが出力される出力端子である。

【０００３】

【発明が解決しようとする課題】かかる従来のインバー
タにおいては、例えば、図１４に示すように、入力信号
ＩＮがローレベル“Ｌ”からハイレベル“Ｈ”に反転し
、出力信号ＯＵＴがハイレベル“Ｈ”からローレベル“
Ｌ”に反転する場合、ｐＭＯＳ３及びｎＭＯＳ４は、そ
のＯＮ、ＯＦＦ状態を同時に変化させず、ｎＭＯＳ４が
先に、例えば、入力信号ＩＮが約１［Ｖ］に上昇した時
点でＯＦＦからＯＮに変化し、その後、入力信号ＩＮが
、例えば、約４［Ｖ］に上昇した時点でｐＭＯＳ３がＯ
ＮからＯＦＦに変化する。この結果、入力信号ＩＮが約
１［Ｖ］から約４［Ｖ］に上昇する期間、ｐＭＯＳ３及
びｎＭＯＳ４に貫通電流が流れてしまい、これが負荷か
らの放電電流を減じさせる原因となり、出力信号ＯＵＴ
をハイレベル“Ｈ”からローレベル“Ｌ”に反転させる
場合の時間を長引かせ、高速化を妨げていた。

【０００４】また、かかる従来のインバータにおいては
、入力信号ＩＮがハイレベル“Ｈ”からローレベル“Ｌ
”に反転し、出力信号ＯＵＴがローレベル“Ｌ”からハ
イレベル“Ｈ”に反転する場合にも、ｐＭＯＳ３及びｎ
ＭＯＳ４は、そのＯＮ、ＯＦＦ状態を同時に変化させず
、この場合には、ｐＭＯＳ３が先に、例えば、入力信号
ＩＮが約４［Ｖ］に下降した時点でＯＦＦからＯＮに変
化し、その後、入力信号ＩＮが約１［Ｖ］に下降した時
点でｎＭＯＳ４がＯＮからＯＦＦに変化する。この結果
、入力信号ＩＮが約４［Ｖ］から約１［Ｖ］に下降する
期間、ｐＭＯＳ３及びｎＭＯＳ４に貫通電流が流れてし
まい、これが負荷への充電電流を減じてしまう原因とな
り、出力信号ＯＵＴをローレベル“Ｌ”からハイレベル
“Ｈ”に反転させる場合の時間を長引かせ、高速化を妨
げていた。

【０００５】このような問題点は、図１３に示すような
インバータのみならず、ＣＭＯＳ等によって構成される
論理ゲート回路一般に存在していた。

【０００６】本発明は、かかる点に鑑み、出力信号ＯＵ
Ｔがハイレベル“Ｈ”からローレベル“Ｌ”に反転する
場合及び出力信号ＯＵＴがローレベル“Ｌ”からハイレ
ベル“Ｈ”に反転する場合の両方又はいずれかにおける
貫通電流を無くし、高速化を図ることができるようにし
た論理ゲート回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】（１）第１の発明・・図
１ 図１は本発明中、第１の発明の原理説明図であり、この
第１の発明による論理ゲート回路は、第１の電源６と出
力端子７との間に接続され、貫通電流阻止用の第１のス
イッチ手段８を有し、論理処理の対象である一又は複数
の論理信号ＩＮ１〜ＩＮｎが入力されるプルアップ回路
９と、出力端子７と前記第１の電源６よりも低電圧の第
２の電源１０との間に接続され、貫通電流阻止用の第２
のスイッチ手段１１を有し、論理処理の対象である一又
は複数の論理信号ＩＮ１〜ＩＮｎが入力されるプルダウ
ン回路１２と、プルアップ回路９がプルアップ動作を行
う場合には、第１及び第２のスイッチ手段８、１１をそ
れぞれＯＮ及びＯＦＦに設定制御し、プルダウン回路１
２がプルダウン動作を行う場合には、第１及び第２のス
イッチ手段８、１１をそれぞれＯＦＦ及びＯＮに設定制
御するスイッチ制御手段１３とを設けて構成される。

【０００８】（２）第２の発明・・図２図２は本発明中
、第２の発明の原理説明図であり、この第２の発明によ
る論理ゲート回路は、第１の発明の論理ゲート回路から
第１のスイッチ手段８を削除しし、貫通電流阻止用のス
イッチ手段として第２のスイッチ手段１１のみを設けた
ものである。

【０００９】（３）第３の発明・・図３図３は本発明中
、第３の発明の原理説明図であり、この第３の発明によ
る論理ゲート回路は、第１の発明の論理ゲート回路から
第２のスイッチ手段１１を削除し、貫通電流阻止用のス
イッチ手段として第１のスイッチ手段８のみを設けたも
のである。

【００１０】（４）第４の発明・・図４図４は本発明中
、第４の発明の原理説明図であり、この第４の発明によ
る論理ゲート回路は、第１の発明、第２の発明又は第３
の発明による論理ゲート回路に出力端子７がフローティ
ング状態になることを防ぐフローティング状態防止手段
１４を設けたものである。

【００１１】

【作用】本発明中、第１の発明においては、プルアップ
回路９がプルアップ動作を行う場合、即ち、出力信号Ｏ
ＵＴがローレベル“Ｌ”からハイレベル“Ｈ”に反転す
る場合には、第１及び第２のスイッチ手段８、１１はそ
れぞれＯＮ及びＯＦＦに設定制御されるので、この場合
に、プルアップ回路９及びプルダウン回路１２を貫いて
流れる貫通電流を阻止することができる。

【００１２】また、プルダウン回路１２がプルダウン動
作を行う場合、即ち、出力信号ＯＵＴがハイレベル“Ｈ
”からローレベル“Ｌ”に反転する場合には、第１及び
第２のスイッチ手段８、１１はそれぞれＯＦＦ及びＯＮ
に設定制御されるので、この場合にも、プルアップ回路
９及びプルダウン回路１２を貫いて流れる貫通電流を阻
止することができる。

【００１３】また、第２の発明においては、プルダウン
回路１２がプルダウン動作を行う場合、即ち、出力信号
ＯＵＴがハイレベル“Ｈ”からローレベル“Ｌ”に反転
する場合には、第２のスイッチ手段１１はＯＮに設定制
御され、また、プルアップ回路９には貫通電流阻止用の
スイッチ手段が設けられていないので、プルアップ回路
９及びプルダウン回路１２を貫いて貫通電流が流れてし
まうが、プルアップ回路９がプルアップ動作を行う場合
、即ち、出力信号ＯＵＴがローレベル“Ｌ”からハイレ
ベル“Ｈ”に反転する場合には、第２のスイッチ手段１
１はＯＦＦに設定制御されるので、この限りにおいて、
プルアップ回路９及びプルダウン回路１２を貫いてなが
れる貫通電流を阻止することができる。

【００１４】また、第３の発明においては、プルアップ
回路９がプルアップ動作を行う場合、即ち、出力信号Ｏ
ＵＴがローレベル“Ｌ”からハイレベル“Ｈ”に反転す
る場合には、第１のスイッチ手段８はＯＮに設定制御さ
れ、また、プルダウン回路１２には貫通電流阻止用のス
イッチ手段が設けられていないので、プルアップ回路９
及びプルダウン回路１２を貫いて貫通電流が流れてしま
うが、プルダウン回路１２がプルダウン動作を行う場合
、即ち、出力信号ＯＵＴがハイレベル“Ｈ”からローレ
ベル“Ｌ”に反転する場合には、第１のスイッチ手段８
はＯＦＦに設定制御されるので、この限りにおいて、プ
ルアップ回路９及びプルダウン回路１２を貫いて流れる
貫通電流を阻止することができる。

【００１５】また、第４の発明は、第１〜第３の発明に
おいて、例えば、第１のスイッチ手段８をｐＭＯＳ、第
２のスイッチ手段１２をｎＭＯＳ、スイッチ制御手段１
３を出力信号ＯＵＴを遅延する遅延回路で構成する場合
、出力端子７がフローティング状態になる期間が存在し
、動作が不安定になることから、これを防止しようとす
るものである。

【００１６】

【実施例】以下、図５〜図１２を参照して、本発明の各
種実施例について説明する。

【００１７】（１）第１実施例・・図５図５は本発明の
第１実施例を示す回路図であり、本実施例は本発明をＣ
ＭＯＳ構成のインバータに適用したものである。図中、
１８は入力信号ＩＮが入力される入力端子、１９は直流
電圧Ｖｃｃ、例えば＋５［Ｖ］の電源線、２０は貫通電
流阻止用のスイッチ手段をなすｐＭＯＳ、２１はプルア
ップ用のｐＭＯＳ、２２はプルダウン用のｎＭＯＳ、２
３は貫通電流阻止用のスイッチ手段をなすｎＭＯＳ、２
４は出力信号ＯＵＴが出力される出力端子、２５はｐＭ
ＯＳ２０及びｎＭＯＳ２３のＯＮ、ＯＦＦを制御する遅
延回路であり、この遅延回路２５はインバータ２６、２
７を直列接続して構成されている。

【００１８】図６は本実施例の動作を示す図であり、入
力信号ＩＮがローレベル“Ｌ”からハイレベル“Ｈ”に
反転し、出力信号ＯＵＴがハイレベル“Ｈ”からローレ
ベル“Ｌ”に反転する場合、入力信号ＩＮが立ち上がり
開始後、例えば、約１［Ｖ］となると、ｐＭＯＳ２１、
ｎＭＯＳ２２、２３が共にＯＮの状態になり、プルダウ
ン動作が開始されるが、この場合、ｐＭＯＳ２０は、遅
延回路２５の出力が約４［Ｖ］以下に立ち下がるまでは
、ＯＦＦ状態を維持するので、この場合には、貫通電流
は流れない。

【００１９】また、入力信号ＩＮがハイレベル“Ｈ”か
らローレベル“Ｌ”に反転し、出力信号ＯＵＴがローレ
ベル“Ｌ”からハイレベル“Ｈ”に反転する場合、入力
信号ＩＮが立ち下がり開始後、例えば、約４［Ｖ］とな
ると、ｐＭＯＳ２０、２１、ｎＭＯＳ２２が共にＯＮの
状態になり、プルアップ動作が開始されるが、この場合
、ｎＭＯＳ２３は、遅延回路２５の出力が約１［Ｖ］以
上に立ち上がるまではＯＦＦ状態を維持するので、この
場合にも、貫通電流は流れない。

【００２０】このように、この第１実施例によれば、Ｃ
ＭＯＳ構成のインバータにつき、出力信号ＯＵＴの反転
時には貫通電流が流れないようにすることができ、その
高速化を図ることができる。

【００２１】（２）第２実施例・・図７図７は本発明の
第２実施例を示す回路図であり、本実施例は第１実施例
のインバータを改良するものである。即ち、第１実施例
では、図６に示すように、出力端子２４がフローティン
グ状態になってしまう期間があり、このため、ノイズや
リークによって出力信号ＯＵＴのレベルが変動してしま
う場合があるという問題点があった。

【００２２】第２実施例は、かかる問題点を解消するも
のであり、小サイズのｐＭＯＳ２８及び小サイズのｎＭ
ＯＳ２９からなるインバータ３０を第１実施例に並列に
接続し、出力端子２４がフローティング状態となること
を防止しようとするものである。なお、この場合、イン
バータ３０には貫通電流が流れてしまうが、ｐＭＯＳ２
８及びｎＭＯＳ２９のサイズを動作に影響のない小サイ
ズとすることによって高速化に影響を与えないようにす
ることができる。

【００２３】したがって、この第２実施例によれば、Ｃ
ＭＯＳ構成のインバータにつき、高速化を図ることがで
きると共に、更に、動作の安定性を確保することができ
る。

【００２４】（３）第３実施例・・図８図８は本発明の
第３実施例を示す図であり、本実施例は、出力信号ＯＵ
Ｔをインバータ３１を介して入力信号としてインバータ
３０に供給するようにし、その他については、第２実施
例と同様に構成したものである。この第３実施例におい
ても、第２実施例と同様の効果を得ることができる。

【００２５】なお、上述の第１〜第３実施例においては
、貫通電流阻止用のスイッチ手段として、ｐＭＯＳ２０
とｎＭＯＳ２３を設けているが、いずれか１個のみを設
ける場合には、出力信号ＯＵＴがハイレベル“Ｈ”から
ローレベル“Ｌ”に反転する場合又はローレベル“Ｌ”
からハイレベル“Ｈ”に反転する場合のいずれかの場合
に貫通電流が流れないようにすることができ、この限り
において高速化を図ることができる。

【００２６】（４）第４実施例・・図９図９は本発明の
第４実施例を示す図であり、本実施例は本発明をＣＭＯ
Ｓ構成の２入力ＮＡＮＤ回路に適用したものである。図
中、３２は入力信号ＩＮ１が入力される入力端子、３３
は入力信号ＩＮ２が入力される入力端子、３４は直流電
圧Ｖｃｃ、例えば、＋５［Ｖ］の電源線、３５は貫通電
流阻止用のスイッチ手段をなすｐＭＯＳ、３６、３７は
プルアップ回路を構成するｐＭＯＳ、３８、３９はプル
ダウン回路を構成するｎＭＯＳ、４０は貫通電流阻止用
のスイッチ手段をなすｎＭＯＳ、４１は出力信号ＯＵＴ
が出力される出力端子、４２はｐＭＯＳ３５及びｎＭＯ
Ｓ４０のＯＮ、ＯＦＦを制御する遅延回路であり、この
遅延回路４２はインバータ４３、４４を直列接続して構
成されている。

【００２７】この第４実施例においては、入力信号ＩＮ
１及びＩＮ２が共にローレベル“Ｌ”にある状態又は入
力信号ＩＮ１及びＩＮ２がそれぞれローレベル“Ｌ”及
びハイレベル“Ｈ”あるいはハイレベル“Ｈ”及びロー
レベル“Ｌ”にある状態から共にハイレベル“Ｈ”に変
化する場合、ｎＭＯＳ３８、３９がＯＮとなって、プル
ダウン動作が行われ、出力信号ＯＵＴはハイレベル“Ｈ
”からローレベル“Ｌ”に反転する。なお、この場合に
は、ｐＭＯＳ３６、３７の両方又はいずれか一方がＯＮ
の状態となっているが、ｐＭＯＳ３５がＯＦＦとなって
いるので、貫通電流は流れない。

【００２８】また、この第４実施例においては、入力信
号ＩＮ１及びＩＮ２が共にハイレベル“Ｈ”にある状態
から共にローレベル“Ｌ”又はそれぞれローレベル“Ｌ
”及びハイレベル“Ｈ”あるいはハイレベル“Ｈ”及び
ローレベル“Ｌ”に変化する場合、ｐＭＯＳ３５がＯＮ
、ｐＭＯＳ３６、３７の両方又はいずれか一方がＯＮの
状態になり、プルアップ動作が行われ、出力信号ＯＵＴ
はローレベル“Ｌ”からハイレベル“Ｈ”に反転する。 なお、この場合には、ｎＭＯＳ３８、３９がＯＮの状態
となっているが、ｎＭＯＳ４０がＯＦＦとなっているの
で、貫通電流は流れない。

【００２９】このように、この第４実施例によれば、Ｃ
ＭＯＳ構成の２入力ＮＡＮＤ回路につき、出力信号ＯＵ
Ｔの反転時には貫通電流が流れないようにすることがで
き、その高速化を図ることができる。

【００３０】（５）第５実施例・・図１０図１０は、本
発明の第５実施例を示す回路図であり、本実施例は第４
実施例のＮＡＮＤ回路を改良するものである。即ち、第
４実施例においても、第１実施例の場合と同様に出力端
子４１がフローティング状態になってしまう期間があり
、このため、ノイズやリーク等によって出力信号ＯＵＴ
が変動してしまう場合がある。

【００３１】第５実施例は、かかる問題点を解消するも
のであり、小サイズのｐＭＯＳ４５、４６及び小サイズ
のｎＭＯＳ４７、４８からなる２入力のＮＡＮＤ回路４
９を第４実施例に並列に接続し、出力端子４１がフロー
ティング状態となることを防止しようとするものである
。なお、この場合には、ＮＡＮＤ回路４９に貫通電流が
流れてしまうが、ｐＭＯＳ４５、４６及びｎＭＯＳ４７
、４８のサイズを動作に影響のない小サイズにすること
によって高速化に影響を与えないようにすることができ
る。

【００３２】したがって、この第５実施例によれば、Ｃ
ＭＯＳ構成の２入力ＮＡＮＤ回路につき、高速化を図る
ことができると共に、更に、動作の安定性を確保するこ
とができる。

【００３３】（６）第６実施例・・図１１図１１は本発
明の第６実施例を示す図であり、本実施例は小サイズの
ｐＭＯＳ５０及び小サイズのｎＭＯＳ５１からなるイン
バータ５２を設け、出力信号ＯＵＴをインバータ５３を
介して入力信号としてインバータ５２に供給し、その出
力を出力端子４１に出力させるようにし、その他につい
ては、第４実施例と同様に構成したものである。この第
６実施例においても、第５実施例と同様の効果を得るこ
とができる。

【００３４】なお、上述の第４〜第６実施例においては
、貫通電流阻止用のスイッチ手段として、ｐＭＯＳ３５
及びｎＭＯＳ４０を設けているが、いずれか１個のみを
設ける場合には、出力信号ＯＵＴがハイレベル“Ｈ”か
らローレベル“Ｌ”に反転する場合又はローレベル“Ｌ
”からハイレベル“Ｈ”に反転する場合のいずれかの場
合に貫通電流が流れないようにすることができ、この限
りにおいて高速化を図ることができる。

【００３５】（７）第７実施例・・図１２図１２は本発
明の第７実施例を示す回路図である。本実施例はＢｉ−
ＣＭＯＳからなるインバータに本発明を適用したもので
あり、図５に対応する部分には同一符号を付している。 その他、５４はｐＭＯＳ２１のソース電流を増幅して負
荷に大きな充電電流を供給するＮＰＮトランジスタ、５
５はこのトランジスタ５４のベース・エミッタ耐圧を補
償するダイオード、５６はｎＭＯＳ５７のソース電流を
増幅して負荷の放電電流を強制的に増大させるＮＰＮト
ランジスタ、５８はこのトランジスタ５６をＯＦＦとす
る場合、即ち、出力信号ＯＵＴをローレベル“Ｌ”から
ハイレベル“Ｈ”にする場合に、トランジスタ５６のベ
ースに蓄積されている電荷を強制的に放電させ、トラン
ジスタ５６のスイッチング動作を高速化するためのｎＭ
ＯＳである。

【００３６】かかる第７実施例によれば、Ｂｉ−ＣＭＯ
Ｓからなるインバータにつき、出力信号ＯＵＴがローレ
ベル“Ｌ”からハイレベル“Ｈ”に反転する場合の貫通
電流を阻止することができ、この限りにおいて、Ｂｉ−
ＣＭＯＳからなるインバータにつき、高速化を図ること
ができる。

【００３７】なお、上述の実施例においては、本発明を
ＣＭＯＳ構成のインバータやＮＡＮＤ回路及びＢｉ−Ｃ
ＭＯＳ構成のインバータに適用した場合につき説明した
が、本発明は、ＣＭＯＳ構成、Ｂｉ−ＣＭＯＳ構成、Ｎ
ＭＯＳ構成、ＰＭＯＳ構成等の種々の論理ゲート回路に
適用することができる。

【００３８】

【発明の効果】本発明中、第１の発明（請求項１記載の
論理ゲート回路）によれば、プルアップ回路９がプルア
ップ動作を行う場合、即ち、出力信号ＯＵＴがローレベ
ル“Ｌ”からハイレベル“Ｈ”に反転する場合には、第
１及び第２のスイッチ手段８、１１はそれぞれＯＮ及び
ＯＦＦに設定制御されるので、この場合に、プルアップ
回路９及びプルダウン回路１２を貫いて流れる貫通電流
を阻止することができ、また、プルダウン回路１２がプ
ルダウン動作を行う場合、即ち、出力信号ＯＵＴがハイ
レベル“Ｈ”からローレベル“Ｌ”に反転する場合には
、第１及び第２のスイッチ手段８、１１はそれぞれＯＦ
Ｆ及びＯＮに設定制御されるので、この場合にも、プル
アップ回路９及びプルダウン回路１２を貫いて流れる貫
通電流を阻止することができる。したがって、高速化を
図ることができる。

【００３９】また、本発明中、第２の発明（請求項２記
載の論理ゲート回路）によれば、プルダウン回路１２が
プルダウン動作を行う場合、即ち、出力信号ＯＵＴがハ
イレベル“Ｈ”からローレベル“Ｌ”に反転する場合に
は、第２のスイッチ手段１１はＯＮに設定制御され、ま
た、プルアップ回路９には貫通電流阻止用のスイッチ手
段が設けられていないので、プルアップ回路９及びプル
ダウン回路１２を貫いて貫通電流が流れてしまうが、プ
ルアップ回路９がプルアップ動作を行う場合、即ち、出
力信号ＯＵＴがローレベル“Ｌ”からハイレベル“Ｈ”
に反転する場合には、第２のスイッチ手段１１はＯＦＦ
に設定制御されるので、この限りにおいて、プルアップ
回路９及びプルダウン回路１２を貫いて流れる貫通電流
を阻止することができ、この限りにおいて高速化を図る
ことができる。

【００４０】また、本発明中、第３の発明（請求項３記
載の論理ゲート回路）によれば、プルアップ回路９がプ
ルアップ動作を行う場合、即ち、出力信号ＯＵＴがロー
レベル“Ｌ”からハイレベル“Ｈ”に反転する場合には
、第１のスイッチ手段８はＯＮに設定制御され、また、
プルダウン回路１２には貫通電流阻止用のスイッチ手段
が設けられていないので、プルアップ回路９及びプルダ
ウン回路１２を貫いて貫通電流が流れてしまうが、プル
ダウン回路１２がプルダウン動作を行う場合、即ち、出
力信号ＯＵＴがハイレベル“Ｈ”からローレベル“Ｌ”
に反転する場合には、第１のスイッチ手段８はＯＦＦに
設定制御されるので、この限りにおいてプルアップ回路
９及びプルダウン回路１２を貫いて流れる貫通電流を阻
止することができ、この限りにおいて高速化を図ること
ができる。

【００４１】また、本発明中、第４の発明（請求項５記
載の論理ゲート回路）によれば、第１〜第３の発明にお
いて、例えば、第１のスイッチ手段８をｐＭＯＳ、第２
のスイッチ手段１１をｎＭＯＳ、スイッチ制御手段１３
を出力信号ＯＵＴを遅延する遅延回路で構成する場合に
おいても、出力端子７がフローティング状態にならない
ようにでき、動作の安定性を確保することができる。

【図面の簡単な説明】

【図１】本発明中、第１の発明の原理説明図である。

【図２】本発明中、第２の発明の原理説明図である。

【図３】本発明中、第３の発明の原理説明図である。

【図４】本発明中、第４の発明の原理説明図である。

【図５】本発明の第１実施例を示す回路図である。

【図６】本発明の第１実施例の動作を示す図である。

【図７】本発明の第２実施例を示す回路図である。

【図８】本発明の第３実施例を示す回路図である。

【図９】本発明の第４実施例を示す回路図である。

【図１０】本発明の第５実施例を示す回路図である。

【図１１】本発明の第６実施例を示す回路図である。

【図１２】本発明の第７実施例を示す回路図である。

【図１３】従来のインバータを示す回路図である。

【図１４】従来のインバータの動作を示す図である。

【符号の説明】

６　　第１の電源 ７　　出力端子 ８　　第１のスイッチ手段 ９　　プルアップ回路 １０　　第２の電源 １１　　第２のスイッチ手段 １２　　プルダウン回路 １３　　スイッチ制御手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】第１の電源（６）と出力端子（７）との間
   に接続され、貫通電流阻止用の第１のスイッチ手段（８
   ）を有し、論理処理の対象である一又は複数の論理信号
   （ＩＮ１〜ＩＮｎ）が入力されるプルアップ回路（９）
   と、出力端子（７）と前記第１の電源（６）よりも低電
   圧の第２の電源（１０）との間に接続され、貫通電流阻
   止用の第２のスイッチ手段（１１）を有し、論理処理の
   対象である前記一又は複数の論理信号（ＩＮ１〜ＩＮｎ
   ）が入力されるプルダウン回路（１２）と、前記プルア
   ップ回路（９）がプルアップ動作を行う場合には、前記
   第１及び第２のスイッチ手段（８、１１）をそれぞれＯ
   Ｎ及びＯＦＦに設定制御し、前記プルダウン回路（１２
   ）がプルダウン動作を行う場合には、前記第１及び第２
   のスイッチ手段（８、１１）をそれぞれＯＦＦ及びＯＮ
   に設定制御するスイッチ制御手段（１３）とを具備して
   構成されていることを特徴とする論理ゲート回路。
2. 【請求項２】第１の電源（６）と出力端子（７）との間
   に接続され、論理処理の対象である一又は複数の論理信
   号（ＩＮ１〜ＩＮｎ）が入力されるプルアップ回路（９
   ）と、出力端子（７）と前記第１の電源（６）よりも低
   電圧の第２の電源（１０）との間に接続され、貫通電流
   阻止用の第２のスイッチ手段（１１）を有し、論理処理
   の対象である前記一又は複数の論理信号（ＩＮ１〜ＩＮ
   ｎ）が入力されるプルダウン回路（１２）と、前記プル
   アップ回路（９）がプルアップ動作を行う場合には、前
   記第２のスイッチ手段（１１）をＯＦＦに設定制御し、
   前記プルダウン回路（１２）がプルダウン動作を行う場
   合には、前記第２のスイッチ手段（１１）をＯＮに設定
   制御するスイッチ制御手段（１３）とを具備して構成さ
   れていることを特徴とする論理ゲート回路。
3. 【請求項３】第１の電源（６）と出力端子（７）との間
   に接続され、貫通電流阻止用の第１のスイッチ手段（８
   ）を有し、論理処理の対象である一又は複数の論理信号
   （ＩＮ１〜ＩＮｎ）が入力されるプルアップ回路（９）
   と、出力端子（７）と前記第１の電源（６）よりも低電
   圧の第２の電源（１０）との間に接続され、論理処理の
   対象である前記一又は複数の論理信号（ＩＮ１〜ＩＮｎ
   ）が入力されるプルダウン回路（１２）と、前記プルア
   ップ回路（９）がプルアップ動作を行う場合には、前記
   第１のスイッチ手段（８）をＯＮに設定制御し、前記プ
   ルダウン回路（１２）がプルダウン動作を行う場合には
   、前記第１のスイッチ手段（８）をＯＦＦに設定制御す
   るスイッチ制御手段（１３）とを具備して構成されてい
   ることを特徴とする論理ゲート回路。
4. 【請求項４】前記第１及び第２のスイッチ手段（８、１
   １）はＭＯＳトランジスタであり、前記スイッチ制御手
   段（１３）は前記出力端子（７）と前記１又は第２のス
   イッチ手段（８、１１）をなすＭＯＳトランジスタのゲ
   ートとの間に接続された遅延回路であることを特徴とす
   る請求項１、２又は３記載の論理ゲート回路。
5. 【請求項５】出力端子（７）がフローティング状態にな
   ることを防ぐフローティング状態防止手段（１４）を設
   けて構成されていることを特徴とする請求項１、２、３
   又は４記載の論理ゲート回路。