JPH04225621A - 集積回路 - Google Patents
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- JPH04225621A JPH04225621A JP3069701A JP6970191A JPH04225621A JP H04225621 A JPH04225621 A JP H04225621A JP 3069701 A JP3069701 A JP 3069701A JP 6970191 A JP6970191 A JP 6970191A JP H04225621 A JPH04225621 A JP H04225621A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- H03K19/17748—Structural details of configuration resources
- H03K19/1776—Structural details of configuration resources for memories
-
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-
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- H03K19/17724—Structural details of logic blocks
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- H03K19/17736—Structural details of routing resources
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Information Transfer Systems (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【０００２】
【発明の分野】この発明は構成可能論理セルのアレイ、
複数個の入力／出力セルおよび構成可能接続構造を含む
プログラム可能ゲートアレイに関する。より特定的には
、この発明は個別的に構成可能出力可能化回路を有する
論理セルを有するプログラム可能ゲートアレイに関する
。
複数個の入力／出力セルおよび構成可能接続構造を含む
プログラム可能ゲートアレイに関する。より特定的には
、この発明は個別的に構成可能出力可能化回路を有する
論理セルを有するプログラム可能ゲートアレイに関する
。
【０００３】
【関連技術の説明】プログラム可能ゲートアレイは高性
能、ユーザプログラム可能装置であり、ユーザのシステ
ム設計に応じて作られる３つの型の構成可能素子を含む
。その３つの素子は（１）構成可能論理ブロック（ＣＬ
Ｂ）のアレイと、（２）周囲の周辺の入力／出力ブロッ
ク（ＩＯＢ）とを有し、それらはすべて（３）融通性の
あるプログラム可能相互接続ネットワークによってリン
クされる。
能、ユーザプログラム可能装置であり、ユーザのシステ
ム設計に応じて作られる３つの型の構成可能素子を含む
。その３つの素子は（１）構成可能論理ブロック（ＣＬ
Ｂ）のアレイと、（２）周囲の周辺の入力／出力ブロッ
ク（ＩＯＢ）とを有し、それらはすべて（３）融通性の
あるプログラム可能相互接続ネットワークによってリン
クされる。
【０００４】ユーザによって所望とされるシステム設計
は、その装置においてプログラム可能ＲＡＭセルを構成
することによって実現される。これらのＲＡＭセルはＣ
ＬＢ、ＩＯＢおよび相互接続によって行なわれる論理的
機能性を制御する。その構成はＰＧＡ設計ソフトウェア
ツールを用いて実現される。
は、その装置においてプログラム可能ＲＡＭセルを構成
することによって実現される。これらのＲＡＭセルはＣ
ＬＢ、ＩＯＢおよび相互接続によって行なわれる論理的
機能性を制御する。その構成はＰＧＡ設計ソフトウェア
ツールを用いて実現される。
【０００５】プログラム可能ゲートアレイがカリフォル
ニア、サン・ノゼ（ＳＡＮ Ｊｏｓｅ，Ｃａｌｉｆｏ
ｒｎｉａ）のクシリンクス（Ｘｉｌｉｎｘ）によって初
めて成功裡に商業的に導入されたということが一般的に
受入れられている。クシリンクスは論理セルアレイのＸ
Ｃ２０００シリーズを初めに導入し、かつ集積回路プロ
グラム可能ゲートアレイの第２世代ＸＣ３０００ファミ
リをより最近導入した。関連のプログラム可能論理装置
技術と同様に、２０００シリーズの説明は、クシリンク
スによって刊行された「プログラム可能ゲートアレイ設
計ハンドブック（ＴＨＥ ＰＲＯＧＲＡＭＭＡＢＬＥ
ＧＡＴＥ ＡＲＲＡＹ ＤＥＳＩＧＮ ＨＡ
ＮＤＢＯＯＫ）」初版の１−１ないし１−３１頁に見い
出される。 ＸＣ３０００ファミリのためのアーキテクチュアは、ク
シリンクスによって刊行された「ＸＣ３０００論理セル
アレイファミリ（ＸＣ３０００ ＬＯＧＩＣ ＣＥ
ＬＬ ＡＲＲＡＹ ＦＡＭＩＬＹ）」という題の技
術データハンドブックの１−３１頁において提示される
。（特に相互接続構造における３状態バッファに関する
図１５６を参照せよ。）これらのクシリンクスの刊行物
の各々は先行技術の説明を提供するものとしてこの出願
において引用により援用される。
ニア、サン・ノゼ（ＳＡＮ Ｊｏｓｅ，Ｃａｌｉｆｏ
ｒｎｉａ）のクシリンクス（Ｘｉｌｉｎｘ）によって初
めて成功裡に商業的に導入されたということが一般的に
受入れられている。クシリンクスは論理セルアレイのＸ
Ｃ２０００シリーズを初めに導入し、かつ集積回路プロ
グラム可能ゲートアレイの第２世代ＸＣ３０００ファミ
リをより最近導入した。関連のプログラム可能論理装置
技術と同様に、２０００シリーズの説明は、クシリンク
スによって刊行された「プログラム可能ゲートアレイ設
計ハンドブック（ＴＨＥ ＰＲＯＧＲＡＭＭＡＢＬＥ
ＧＡＴＥ ＡＲＲＡＹ ＤＥＳＩＧＮ ＨＡ
ＮＤＢＯＯＫ）」初版の１−１ないし１−３１頁に見い
出される。 ＸＣ３０００ファミリのためのアーキテクチュアは、ク
シリンクスによって刊行された「ＸＣ３０００論理セル
アレイファミリ（ＸＣ３０００ ＬＯＧＩＣ ＣＥ
ＬＬ ＡＲＲＡＹ ＦＡＭＩＬＹ）」という題の技
術データハンドブックの１−３１頁において提示される
。（特に相互接続構造における３状態バッファに関する
図１５６を参照せよ。）これらのクシリンクスの刊行物
の各々は先行技術の説明を提供するものとしてこの出願
において引用により援用される。
【０００６】プログラム可能ゲートアレイにおける先行
技術は、米国特許第４，６４２，４８７号、第４，７０
６，２１６号、第４，７１３，５５７号および第４，７
５８，９８５号によってさらに例証され、それらの各々
はクシリンクス・インコーポレーテッドに譲渡されてい
る。プログラム可能ゲートアレイアーキテクチュアおよ
びそれの実現化例の詳細な説明を述べるものとしてこれ
らの米国特許が引用により援用される。
技術は、米国特許第４，６４２，４８７号、第４，７０
６，２１６号、第４，７１３，５５７号および第４，７
５８，９８５号によってさらに例証され、それらの各々
はクシリンクス・インコーポレーテッドに譲渡されてい
る。プログラム可能ゲートアレイアーキテクチュアおよ
びそれの実現化例の詳細な説明を述べるものとしてこれ
らの米国特許が引用により援用される。
【０００７】上記で述べられたように、プログラム可能
ゲートアレイは、構成可能相互接続、構成可能入力／出
力ブロックのリング、および構成可能論理ブロックのア
レイからなる。プログラム可能ゲートアレイのための融
通性およびデータ処理能力を与えるのはこれらの３つの
主要な特徴物の組合わせである。しかしながら、先行技
術のプログラム可能ゲートアレイは、相互接続構造、入
力／出力ブロック構造、および構成可能論理ブロック構
造の各々においてある制限を被る。
ゲートアレイは、構成可能相互接続、構成可能入力／出
力ブロックのリング、および構成可能論理ブロックのア
レイからなる。プログラム可能ゲートアレイのための融
通性およびデータ処理能力を与えるのはこれらの３つの
主要な特徴物の組合わせである。しかしながら、先行技
術のプログラム可能ゲートアレイは、相互接続構造、入
力／出力ブロック構造、および構成可能論理ブロック構
造の各々においてある制限を被る。
【０００８】それらの制限の１つは、構成可能論理セル
の出力から相互接続構造への接続の融通性にある。たと
えば、回路網のある部分において、出力可能化論理を有
するトライステート可能な出力を有することがしばしば
所望される。先行技術システムはこの目的に適うために
相互接続構造において分配トライステートバッファを有
する。しかしながら、トライステートバッファに到達す
るための相互接続構造利用と制限された数のトライステ
ートバッファは、この態様において実現されるプログラ
ム可能ゲートアレイをプログラムする複雑さを増した。
の出力から相互接続構造への接続の融通性にある。たと
えば、回路網のある部分において、出力可能化論理を有
するトライステート可能な出力を有することがしばしば
所望される。先行技術システムはこの目的に適うために
相互接続構造において分配トライステートバッファを有
する。しかしながら、トライステートバッファに到達す
るための相互接続構造利用と制限された数のトライステ
ートバッファは、この態様において実現されるプログラ
ム可能ゲートアレイをプログラムする複雑さを増した。
【０００９】したがって、構成可能相互接続への接続の
ための融通性のあるプログラム可能出力構造を有するプ
ログラム可能ゲートアレイ内に論理セルを実現すること
が所望される。
ための融通性のあるプログラム可能出力構造を有するプ
ログラム可能ゲートアレイ内に論理セルを実現すること
が所望される。
【００１０】
【発明の要約】この発明は構成可能論理セルと相互接続
構造との間に接続の融通性を増す。１つの局面に従えば
、この発明は集積回路を含み、それはトライステート出
力バッファを含む複数個の構成可能論理セルを含んでお
り、また構成可能相互接続構造および出力可能化入力に
接続される構成可能論理セルと出力の中から論理信号を
受ける入力を有する。トライステート出力バッファは出
力信号を構成可能相互接続に供給し、または出力可能化
入力に接続される出力可能化信号に応答して、高インピ
ーダンス状態を出力上に提示する。さらに、論理セルは
構成メモリ内のプログラムデータに応答する構成可能回
路および共通の出力可能化信号を発生するための相互接
続構造からの入力信号を含む。複数個のセレクタは、そ
の各々がトライステート出力バッファのそれぞれ１つず
つに接続された複数個の入力と１つの出力を有し、かつ
対応するトライステート出力バッファを制御するために
出力可能化信号を供給する。複数個の選択手段への入力
は共通の出力可能化信号を含み、かつ少なくとも一定ハ
イのまたは一定ローの論理レベルのような第２の論理信
号を含む。さらに発明の別の局面に従えば、セレクタの
うちのある１つの入力は、トライステート出力バッファ
の入力からセレクタに接続されたインバータによって提
供される。
構造との間に接続の融通性を増す。１つの局面に従えば
、この発明は集積回路を含み、それはトライステート出
力バッファを含む複数個の構成可能論理セルを含んでお
り、また構成可能相互接続構造および出力可能化入力に
接続される構成可能論理セルと出力の中から論理信号を
受ける入力を有する。トライステート出力バッファは出
力信号を構成可能相互接続に供給し、または出力可能化
入力に接続される出力可能化信号に応答して、高インピ
ーダンス状態を出力上に提示する。さらに、論理セルは
構成メモリ内のプログラムデータに応答する構成可能回
路および共通の出力可能化信号を発生するための相互接
続構造からの入力信号を含む。複数個のセレクタは、そ
の各々がトライステート出力バッファのそれぞれ１つず
つに接続された複数個の入力と１つの出力を有し、かつ
対応するトライステート出力バッファを制御するために
出力可能化信号を供給する。複数個の選択手段への入力
は共通の出力可能化信号を含み、かつ少なくとも一定ハ
イのまたは一定ローの論理レベルのような第２の論理信
号を含む。さらに発明の別の局面に従えば、セレクタの
うちのある１つの入力は、トライステート出力バッファ
の入力からセレクタに接続されたインバータによって提
供される。
【００１１】別の局面に従えば、この発明は先行技術に
おいて長い線と呼ばれてきたような導電性の線を有する
相互接続構造を含む、構成可能論理アレイを含む。構成
可能論理アレイにおける論理素子のサブセットの各々の
メンバは、ワイヤードＡＮＤのようなワイヤード論理構
成において出力信号を導電性の線に接続するために出力
回路を含む。
おいて長い線と呼ばれてきたような導電性の線を有する
相互接続構造を含む、構成可能論理アレイを含む。構成
可能論理アレイにおける論理素子のサブセットの各々の
メンバは、ワイヤードＡＮＤのようなワイヤード論理構
成において出力信号を導電性の線に接続するために出力
回路を含む。
【００１２】この発明のその他の局面および利点は、下
記の図面、詳細な説明および請求項の検討により理解さ
れ得る。
記の図面、詳細な説明および請求項の検討により理解さ
れ得る。
【００１３】
３、
【００１４】
【Ｉ．レイアウトおよびプログラミング構造】第１図は
この発明に従う構成可能論理アレイ集積回路のレイアウ
トを示す。この出願における構成可能論理アレイを説明
するために用いられる表記法もまた第１図において与え
られる。これに従うと、第１図に示される構成可能論理
アレイは、図の上方左側角に示される太い線での四角形
の記号によって示される構成可能論理ブロックのアレイ
からなる。アレイ内の各構成可能論理ブロックは行およ
び列の番号で明示され、それらはすなわち、アレイの上
方左側角において、構成可能論理ブロックはＲ１Ｃ１、
Ｒ１Ｃ２と明示され、かつそれはアレイの下方右側角ま
で続き、そこにおいて構成可能論理ブロックはＲ８Ｃ８
と明示される。
この発明に従う構成可能論理アレイ集積回路のレイアウ
トを示す。この出願における構成可能論理アレイを説明
するために用いられる表記法もまた第１図において与え
られる。これに従うと、第１図に示される構成可能論理
アレイは、図の上方左側角に示される太い線での四角形
の記号によって示される構成可能論理ブロックのアレイ
からなる。アレイ内の各構成可能論理ブロックは行およ
び列の番号で明示され、それらはすなわち、アレイの上
方左側角において、構成可能論理ブロックはＲ１Ｃ１、
Ｒ１Ｃ２と明示され、かつそれはアレイの下方右側角ま
で続き、そこにおいて構成可能論理ブロックはＲ８Ｃ８
と明示される。
【００１５】アレイの周囲の周辺には外部ピンへの接続
のための１１０のパッドがある。パッド２ないし１３、
１６ないし２７、２９ないし４０、４３ないし５４、５
７ないし６８、７１ないし８２、８５ないし９６および
９９ないし１１０は、図面の上方左側角に示される記号
によって表わされる構成可能入力／出力ブロックに結合
される。パッド１、１４、１５、２８、４１、４２、５
５、５６、６９、７０、８３、８４、７９および９８は
、構成可能入力／出力ブロック以外の機能のために用い
られ、それらはたとえば電力、接地、大域クロックおよ
びリセット信号入力、およびプログラミングモード制御
信号である。これらの種々雑多なパッドの接続は先行技
術のプログラム可能ゲートアレイにおいてなされたそれ
に類似であり、かつここでさらには説明されない。
のための１１０のパッドがある。パッド２ないし１３、
１６ないし２７、２９ないし４０、４３ないし５４、５
７ないし６８、７１ないし８２、８５ないし９６および
９９ないし１１０は、図面の上方左側角に示される記号
によって表わされる構成可能入力／出力ブロックに結合
される。パッド１、１４、１５、２８、４１、４２、５
５、５６、６９、７０、８３、８４、７９および９８は
、構成可能入力／出力ブロック以外の機能のために用い
られ、それらはたとえば電力、接地、大域クロックおよ
びリセット信号入力、およびプログラミングモード制御
信号である。これらの種々雑多なパッドの接続は先行技
術のプログラム可能ゲートアレイにおいてなされたそれ
に類似であり、かつここでさらには説明されない。
【００１６】相互接続構造は、９つの交差する垂直バス
ＶＢＵＳ１ないしＶＢＵＳ９とＨＢＵＳ１ないしＨＢＵ
Ｓ９と明示された９つの水平バスからなる。垂直バス１
および垂直バス９の、水平バス２ないし８との交点はセ
グメントボックスを有することを特徴とし、それらは下
記に説明されるように、それぞれの水平バスと垂直バス
との間のプログラム可能相互接続を提供する。同様に、
水平バス１および水平バス９の、垂直バス２ないし８と
の交点もまたセグメントボックスを特徴とし、それらは
水平および垂直バスの間のプログラム可能相互接続を提
供する。
ＶＢＵＳ１ないしＶＢＵＳ９とＨＢＵＳ１ないしＨＢＵ
Ｓ９と明示された９つの水平バスからなる。垂直バス１
および垂直バス９の、水平バス２ないし８との交点はセ
グメントボックスを有することを特徴とし、それらは下
記に説明されるように、それぞれの水平バスと垂直バス
との間のプログラム可能相互接続を提供する。同様に、
水平バス１および水平バス９の、垂直バス２ないし８と
の交点もまたセグメントボックスを特徴とし、それらは
水平および垂直バスの間のプログラム可能相互接続を提
供する。
【００１７】垂直バス２ないし８と水平バス２ないし８
との交点はそれぞれの水平および垂直バスの間の相互接
続のために設けられるスイッチングマトリックスを特徴
とする。セグメントボックスおよびスイッチングマトリ
ックスの配置は、図面の下方左側角に示される記号を用
いて第１図に概略的に示される。スイッチングマトリッ
クスおよびセグメントボックスの詳細な構造は下記に説
明される。
との交点はそれぞれの水平および垂直バスの間の相互接
続のために設けられるスイッチングマトリックスを特徴
とする。セグメントボックスおよびスイッチングマトリ
ックスの配置は、図面の下方左側角に示される記号を用
いて第１図に概略的に示される。スイッチングマトリッ
クスおよびセグメントボックスの詳細な構造は下記に説
明される。
【００１８】この発明に従う構成可能論理アレイは、構
成メモリ内に特定されるユーザのシステム設計に応じて
作られる３つの型の構成可能素子を含む。３つの構成可
能素子は構成可能論理ブロック（ＣＬＢ）のアレイ、周
囲のまわりの構成可能入力／出力ブロック（ＩＯＢ）、
およびプログラム可能相互接続ネットワークである。
成メモリ内に特定されるユーザのシステム設計に応じて
作られる３つの型の構成可能素子を含む。３つの構成可
能素子は構成可能論理ブロック（ＣＬＢ）のアレイ、周
囲のまわりの構成可能入力／出力ブロック（ＩＯＢ）、
およびプログラム可能相互接続ネットワークである。
【００１９】ユーザのシステム設計は構成メモリとして
周知のプログラム可能ＲＡＭセルを構成することによっ
て、プログラム可能ゲートアレイにおいて実現される。 これらのＲＡＭセルはＣＬＢ、ＩＯＢおよび相互接続に
よって行なわれる論理機能性を制御する。構成メモリの
ローディングは当該技術において周知である１組の設計
ソフトウェアツールを用いて実現される。
周知のプログラム可能ＲＡＭセルを構成することによっ
て、プログラム可能ゲートアレイにおいて実現される。 これらのＲＡＭセルはＣＬＢ、ＩＯＢおよび相互接続に
よって行なわれる論理機能性を制御する。構成メモリの
ローディングは当該技術において周知である１組の設計
ソフトウェアツールを用いて実現される。
【００２０】構成可能ＩＯＢの周囲は内部論理アレイお
よび装置パッケージピンの間のプログラム可能インター
フェイスを与える。ＣＬＢのアレイはユーザ特定論理機
能を行なう。相互接続は特定ＣＬＢまたはＩＯＢの間の
直接接続、およびブロック間で論理信号を搬送するネッ
トワークを形成するようにプログラムされた一般的接続
（ａ ｇｅｎｅｒａｌ ｃｏｎｎｅｃｔ）からなる
。
よび装置パッケージピンの間のプログラム可能インター
フェイスを与える。ＣＬＢのアレイはユーザ特定論理機
能を行なう。相互接続は特定ＣＬＢまたはＩＯＢの間の
直接接続、およびブロック間で論理信号を搬送するネッ
トワークを形成するようにプログラムされた一般的接続
（ａ ｇｅｎｅｒａｌ ｃｏｎｎｅｃｔ）からなる
。
【００２１】ＣＬＢによって行なわれる論理機能は構成
メモリ内のプログラムされたルックアップテーブルによ
って決められる。機能的オプションはプログラム制御マ
ルチプレクサによって行なわれる。ブロック間の相互接
続ネットワークはプログラム可能相互接続点（ＰＩＰ）
によって結合される金属セグメントからなる。
メモリ内のプログラムされたルックアップテーブルによ
って決められる。機能的オプションはプログラム制御マ
ルチプレクサによって行なわれる。ブロック間の相互接
続ネットワークはプログラム可能相互接続点（ＰＩＰ）
によって結合される金属セグメントからなる。
【００２２】論理機能、機能的オプション、および相互
接続ネットワークはプログラムデータによって活性化さ
れ、それは構成メモリセルの内部分布アレイ内にロード
される。構成ビットストリームがパワーアップで装置内
にロードされ、かつコマンドでリロードされ得る。
接続ネットワークはプログラムデータによって活性化さ
れ、それは構成メモリセルの内部分布アレイ内にロード
される。構成ビットストリームがパワーアップで装置内
にロードされ、かつコマンドでリロードされ得る。
【００２３】第２図はプログラムデータによって見られ
る構成可能論理アレイの概略図である。プログラム可能
ゲートアレイは構成メモリ２００と呼ばれる複数個の分
布されたメモリセルを含む。線２０１上のプログラムデ
ータが線２０３上のクロック信号に応答してシフトレジ
スタ２０２内にロードされる。検出論理２０４が２０１
上のデータからプリアンブルを読出すことによってシフ
トレジスタが一杯であるときを決める。シフトレジスタ
が一杯であるとき、検出論理２０４はフレームポインタ
論理２０６に線２０５を介して信号を送り、それは線２
０７を横切ってフレームポインタ信号を発生する。制御
論理２０８は線２０９上の装置へのモード入力に応答し
て、構成メモリ２００のローディングの間にフレームポ
インタをかつ線２１０を横切って検出論理２０４を制御
する。
る構成可能論理アレイの概略図である。プログラム可能
ゲートアレイは構成メモリ２００と呼ばれる複数個の分
布されたメモリセルを含む。線２０１上のプログラムデ
ータが線２０３上のクロック信号に応答してシフトレジ
スタ２０２内にロードされる。検出論理２０４が２０１
上のデータからプリアンブルを読出すことによってシフ
トレジスタが一杯であるときを決める。シフトレジスタ
が一杯であるとき、検出論理２０４はフレームポインタ
論理２０６に線２０５を介して信号を送り、それは線２
０７を横切ってフレームポインタ信号を発生する。制御
論理２０８は線２０９上の装置へのモード入力に応答し
て、構成メモリ２００のローディングの間にフレームポ
インタをかつ線２１０を横切って検出論理２０４を制御
する。
【００２４】構成メモリ２００は複数個のフレームＦ１
ないしＦＮに組織される。プログラムデータがシフトレ
ジスタ内にロードされると、フレームポインタＦ１が活
性化されて第１のフレームを構成メモリ内にロードする
。シフトレジスタにデータの第２のフレームがロードさ
れるとき、Ｆ２に対するフレームポインタが活性化され
、第２のフレームＦ２をロードし、かつそれは全体の構
成メモリがロードされてしまうまで続く。制御論理２０
８は線２１０上にプログラム済み信号（ａ ｐｒｏｇ
ｒａｍ ｄｏｎｅ ｓｉｇｎａｌ）を発生する。
ないしＦＮに組織される。プログラムデータがシフトレ
ジスタ内にロードされると、フレームポインタＦ１が活
性化されて第１のフレームを構成メモリ内にロードする
。シフトレジスタにデータの第２のフレームがロードさ
れるとき、Ｆ２に対するフレームポインタが活性化され
、第２のフレームＦ２をロードし、かつそれは全体の構
成メモリがロードされてしまうまで続く。制御論理２０
８は線２１０上にプログラム済み信号（ａ ｐｒｏｇ
ｒａｍ ｄｏｎｅ ｓｉｇｎａｌ）を発生する。
【００２５】
【ＩＩ．一般的な相互接続構造】第３図は垂直バスのた
めに用いられる表記法を示す。各垂直バスは２５の線を
有する。線１ないし４および１５ないし１７は長い線で
あり、それらは全体のアレイを横切って走る。線１ない
し４は長い線上に通常ハイの状態を確立するために論理
ハイの電圧ＶＣＣに接続されたプルアップ抵抗を有する
。（図式的にＲで示される。）線５ないし１４は双方向
性一般的相互接続セグメント（ＢＧＩ）からなり、それ
らは下記に説明されるようにスイッチングマトリックス
およびセグメントボックスを介して結合される。線１８
ないし２５はアレイの全体の長さを走る拘束されない長
い線である。長い線１５ないし１７、拘束されない長い
線１８ないし２５およびＢＧＩセグメント５ないし１４
もまた所望されるなら通常ハイの状態を確立するプルア
ップ抵抗を有してもよい。
めに用いられる表記法を示す。各垂直バスは２５の線を
有する。線１ないし４および１５ないし１７は長い線で
あり、それらは全体のアレイを横切って走る。線１ない
し４は長い線上に通常ハイの状態を確立するために論理
ハイの電圧ＶＣＣに接続されたプルアップ抵抗を有する
。（図式的にＲで示される。）線５ないし１４は双方向
性一般的相互接続セグメント（ＢＧＩ）からなり、それ
らは下記に説明されるようにスイッチングマトリックス
およびセグメントボックスを介して結合される。線１８
ないし２５はアレイの全体の長さを走る拘束されない長
い線である。長い線１５ないし１７、拘束されない長い
線１８ないし２５およびＢＧＩセグメント５ないし１４
もまた所望されるなら通常ハイの状態を確立するプルア
ップ抵抗を有してもよい。
【００２６】第５図は水平バスのために用いられる表記
法を示す。各水平バスは２３の線バスであり、そこにお
いて、線１ないし４および１５は長い線である。線１な
いし４はプルアップ抵抗Ｒに結合される。線５ないし１
４は双方向性一般的相互接続セグメントであり、かつ線
１６ないし３２は拘束されない長い線である。水平バス
での場合のように、長い線１ないし４以外の線またはセ
グメントは所望されるならプルアップ抵抗に結合され得
る。
法を示す。各水平バスは２３の線バスであり、そこにお
いて、線１ないし４および１５は長い線である。線１な
いし４はプルアップ抵抗Ｒに結合される。線５ないし１
４は双方向性一般的相互接続セグメントであり、かつ線
１６ないし３２は拘束されない長い線である。水平バス
での場合のように、長い線１ないし４以外の線またはセ
グメントは所望されるならプルアップ抵抗に結合され得
る。
【００２７】長い線は、アレイを横切って延在し、かつ
プログラム可能相互接続点を介して構成可能論理セルお
よび入力／出力セルの特定の入力および出力に結合され
、かつ交差するバスの線上に結合されることを特徴とす
る。ＢＧＩセグメントは、全体アレイを横切って延在す
るというより、セグメントボックスまたはスイッチング
マトリックス内に終了を有することを特徴とし、また構
成可能論理セルおよび入力／出力セルの特定の入力およ
び出力へプログラム可能相互接続ポイントを介して結合
されることも同様に特徴とする。拘束されない長い線は
アレイを横切って延在することを特徴とし、かつプログ
ラム可能相互接続点を介して構成可能論理セルおよび入
力／出力セルの特定の出力、ＢＧＩセグメント、および
長い線に結合されることを特徴とする。そして線を構成
可能論理セルまたは入力／出力セルの特定の入力にゆだ
ねるような接続はない。
プログラム可能相互接続点を介して構成可能論理セルお
よび入力／出力セルの特定の入力および出力に結合され
、かつ交差するバスの線上に結合されることを特徴とす
る。ＢＧＩセグメントは、全体アレイを横切って延在す
るというより、セグメントボックスまたはスイッチング
マトリックス内に終了を有することを特徴とし、また構
成可能論理セルおよび入力／出力セルの特定の入力およ
び出力へプログラム可能相互接続ポイントを介して結合
されることも同様に特徴とする。拘束されない長い線は
アレイを横切って延在することを特徴とし、かつプログ
ラム可能相互接続点を介して構成可能論理セルおよび入
力／出力セルの特定の出力、ＢＧＩセグメント、および
長い線に結合されることを特徴とする。そして線を構成
可能論理セルまたは入力／出力セルの特定の入力にゆだ
ねるような接続はない。
【００２８】装置を介するネットワークを構成するため
に、水平および垂直バスが相互接続の手段を必要とする
。これは水平バスと垂直バスの交点において起こる。 交点での線の間の相互接続はプログラム可能相互接続点
、スイッチマトリックスおよびセグメントボックスを介
してなされる。
に、水平および垂直バスが相互接続の手段を必要とする
。これは水平バスと垂直バスの交点において起こる。 交点での線の間の相互接続はプログラム可能相互接続点
、スイッチマトリックスおよびセグメントボックスを介
してなされる。
【００２９】
【ＩＩＩ．構成可能論理ブロックおよびトライステート
出力接続】第５図に示される構成可能論理ブロック５０
０は組合わせ機能および制御発生器５０１を含み、それ
はバス５０２−１、５０２−２、５０２−３および５０
２−４によって概略的に示される４つの側から入力を受
取る。組合わせ機能および制御発生器５０１は４つの独
立して構成可能な出力ポート（マクロセル）５０３−１
、５０３−２、５０３−３および５０３−４と交信する
。出力ポートがそれぞれのバス５０４−１、５０４−２
、５０４−３および５０４−４を介して組み合わせ機能
および制御発生器５０１へ、かつそこから信号を受取り
、かつフィードバック信号を供給する。各出力ポートは
、それぞれの出力バス５０５−１、５０５−２、５０５
−３および５０５−４によって図式的に示されるように
、複数個の出力信号を構成可能相互接続構造に供給する
。
出力接続】第５図に示される構成可能論理ブロック５０
０は組合わせ機能および制御発生器５０１を含み、それ
はバス５０２−１、５０２−２、５０２−３および５０
２−４によって概略的に示される４つの側から入力を受
取る。組合わせ機能および制御発生器５０１は４つの独
立して構成可能な出力ポート（マクロセル）５０３−１
、５０３−２、５０３−３および５０３−４と交信する
。出力ポートがそれぞれのバス５０４−１、５０４−２
、５０４−３および５０４−４を介して組み合わせ機能
および制御発生器５０１へ、かつそこから信号を受取り
、かつフィードバック信号を供給する。各出力ポートは
、それぞれの出力バス５０５−１、５０５−２、５０５
−３および５０５−４によって図式的に示されるように
、複数個の出力信号を構成可能相互接続構造に供給する
。
【００３０】第５図のブロック図はハイレベルの構成可
能論理ブロック５００の対称を示す。入力信号がブロッ
クのすべての４つの側から受取られ得て、同様に、出力
信号がブロックの４つの側のいずれにも供給され得る。 さらに、下記に示されるように、入力バス５０２からの
入力信号がバス５０５−１、５０５−２、５０５−３ま
たは５０５−４を介して出力信号を発生するために用い
られ得る。類似の融通性が構成可能論理ブロック内の他
の入力バスのすべてから提供される。
能論理ブロック５００の対称を示す。入力信号がブロッ
クのすべての４つの側から受取られ得て、同様に、出力
信号がブロックの４つの側のいずれにも供給され得る。 さらに、下記に示されるように、入力バス５０２からの
入力信号がバス５０５−１、５０５−２、５０５−３ま
たは５０５−４を介して出力信号を発生するために用い
られ得る。類似の融通性が構成可能論理ブロック内の他
の入力バスのすべてから提供される。
【００３１】第６図は長い線およびＢＧＩへの出力Ｙ１
ないしＹ４のプログラム可能接続を示す。出力Ｙ１ない
しＹ４はまた第７図に示されるように拘束されない長い
線に接続される。また、出力は垂直バス１および水平バ
ス１、垂直バス９および水平バス９に異なって結合され
、それは親出願連続番号０７／４４２，５２８に示され
るようにそれぞれのバス内の長い線１ないし４に関係す
る。
ないしＹ４のプログラム可能接続を示す。出力Ｙ１ない
しＹ４はまた第７図に示されるように拘束されない長い
線に接続される。また、出力は垂直バス１および水平バ
ス１、垂直バス９および水平バス９に異なって結合され
、それは親出願連続番号０７／４４２，５２８に示され
るようにそれぞれのバス内の長い線１ないし４に関係す
る。
【００３２】第６図は、長い線３、４および１５と相関
のＰＩＰへかつＨＢＵＳｉ内のＢＧＩ５、９、１３およ
び１４へ出力Ｙ１が結合されることを示す。ＣＬＢ
ＣｉＲｉの出力Ｙ２はＶＢＵＳ ｉ＋１長い線１およ
び２および１５、およびＢＧＩ５、７、１１および１４
に結合される。ＣｉＲｉの出力Ｙ３がＨＢＵＳｉ＋１長
い線１、２および１５へ、およびＢＧＩ線５、８、１２
および１４に結合される。ＣｉＲｉの出力Ｙ４がＶＢＵ
Ｓ ｉ長い線３、４および１５へ、かつＢＧＩ５、６
、１０および１４に結合される。
のＰＩＰへかつＨＢＵＳｉ内のＢＧＩ５、９、１３およ
び１４へ出力Ｙ１が結合されることを示す。ＣＬＢ
ＣｉＲｉの出力Ｙ２はＶＢＵＳ ｉ＋１長い線１およ
び２および１５、およびＢＧＩ５、７、１１および１４
に結合される。ＣｉＲｉの出力Ｙ３がＨＢＵＳｉ＋１長
い線１、２および１５へ、およびＢＧＩ線５、８、１２
および１４に結合される。ＣｉＲｉの出力Ｙ４がＶＢＵ
Ｓ ｉ長い線３、４および１５へ、かつＢＧＩ５、６
、１０および１４に結合される。
【００３３】拘束されない長い線に対する構成可能論理
ブロックの接続が第７図に示される。各ＣＬＢ、たとえ
ばＣＬＢ Ｒ３Ｃ４は、１つの拘束されない長い線に
各々結合される出力Ｙ１ないしＹ４を有する。その接続
は述べられず、なぜならばそれらは第７図に示されるか
らである。第７図において、垂直バスの線１８ないし２
５および水平バスの線１６ないし２３のみが示され、な
ぜならばこれらは唯一の拘束されない長い線であるから
である。第７図を読むための例を提示するために、ＣＬ
Ｂ Ｒ３Ｃ４出力Ｙ１はＨＢＵＳ３の拘束されない長
い線２１に結合される。Ｒ３Ｃ４の出力Ｙ２はＶＢＵＳ
５の拘束されない長い線２３に結合される。出力Ｙ３が
ＨＢＵＳ４の拘束されない長い線２１に結合される。出
力Ｙ４はＶＢＵＳ４の拘束されない長い線２３に結合さ
れる。拘束されない長い線がＣＬＢの入力へのプログラ
ム可能接続を有さないことに注目されたい。拘束されな
い長い線の出力の接続の選択はアレイを介するネットの
プログラミングを容易にする分布された均一パターンを
達成するために行なわれた。
ブロックの接続が第７図に示される。各ＣＬＢ、たとえ
ばＣＬＢ Ｒ３Ｃ４は、１つの拘束されない長い線に
各々結合される出力Ｙ１ないしＹ４を有する。その接続
は述べられず、なぜならばそれらは第７図に示されるか
らである。第７図において、垂直バスの線１８ないし２
５および水平バスの線１６ないし２３のみが示され、な
ぜならばこれらは唯一の拘束されない長い線であるから
である。第７図を読むための例を提示するために、ＣＬ
Ｂ Ｒ３Ｃ４出力Ｙ１はＨＢＵＳ３の拘束されない長
い線２１に結合される。Ｒ３Ｃ４の出力Ｙ２はＶＢＵＳ
５の拘束されない長い線２３に結合される。出力Ｙ３が
ＨＢＵＳ４の拘束されない長い線２１に結合される。出
力Ｙ４はＶＢＵＳ４の拘束されない長い線２３に結合さ
れる。拘束されない長い線がＣＬＢの入力へのプログラ
ム可能接続を有さないことに注目されたい。拘束されな
い長い線の出力の接続の選択はアレイを介するネットの
プログラミングを容易にする分布された均一パターンを
達成するために行なわれた。
【００３４】
【ＩＶ．ＣＬＢ出力マクロセル】構成可能論理ブロック
のための出力マクロセルは第８図ないし第１１図に示さ
れる。これらのマクロセルへの入力は親出願連続番号第
０７／４４２，５２８号の規約を使用することにより明
示される。この発明の目的のためには、そのような信号
が、構成可能相互接続からのセルへの入力および構成メ
モリ内のプログラムデータに応答して、構成可能論理セ
ル内で発生されることで十分である。
のための出力マクロセルは第８図ないし第１１図に示さ
れる。これらのマクロセルへの入力は親出願連続番号第
０７／４４２，５２８号の規約を使用することにより明
示される。この発明の目的のためには、そのような信号
が、構成可能相互接続からのセルへの入力および構成メ
モリ内のプログラムデータに応答して、構成可能論理セ
ル内で発生されることで十分である。
【００３５】第８図内のマクロセルは信号を構成可能論
理ブロックの出力Ｘ１およびＹ１に供給する。マクロセ
ルへの入力はＣＬＢ内に発生するＦＣ１、ＦＥ１、Ｈお
よびＦＤ１を含む。入力ＦＣ１、ＦＥ１およびＨはマル
チプレクサ８００に結合される。マルチプレクサ８００
の出力ＤＱ１はレジスタ８０１へのＤ入力として供給さ
れる。レジスタ８０１の出力Ｑ１はマルチプレクサ８０
２への入力として結合される。マルチプレクサ８０２へ
の２つの追加入力はＦＣ１およびＦＥ１を含む。マルチ
プレクサ８０２の出力は線８０３に結合される。線８０
３は組合わせ論理へのフィードバックとして信号ＱＦ１
を供給する。同様に、それは直接接続のための出力信号
を駆動するために、出力バッファ８０４へ直接的に結合
される。
理ブロックの出力Ｘ１およびＹ１に供給する。マクロセ
ルへの入力はＣＬＢ内に発生するＦＣ１、ＦＥ１、Ｈお
よびＦＤ１を含む。入力ＦＣ１、ＦＥ１およびＨはマル
チプレクサ８００に結合される。マルチプレクサ８００
の出力ＤＱ１はレジスタ８０１へのＤ入力として供給さ
れる。レジスタ８０１の出力Ｑ１はマルチプレクサ８０
２への入力として結合される。マルチプレクサ８０２へ
の２つの追加入力はＦＣ１およびＦＥ１を含む。マルチ
プレクサ８０２の出力は線８０３に結合される。線８０
３は組合わせ論理へのフィードバックとして信号ＱＦ１
を供給する。同様に、それは直接接続のための出力信号
を駆動するために、出力バッファ８０４へ直接的に結合
される。
【００３６】信号８０３もまたマルチプレクサ８０５に
結合される。マルチプレクサへの第２の入力は信号ＦＤ
１である。マルチプレクサ８０５の出力ＴＹ１はトライ
ステートバッファ８０６に結合される。バッファ８０６
の出力は第６図および第７図に示されるように、相互接
続構造への接続のためのＹ１信号である。トライステー
トバッファ８０６は第１２図に関連して以下に説明され
るように、構成可能論理ブロック内で発生される制御信
号ＯＥ１によって制御される。
結合される。マルチプレクサへの第２の入力は信号ＦＤ
１である。マルチプレクサ８０５の出力ＴＹ１はトライ
ステートバッファ８０６に結合される。バッファ８０６
の出力は第６図および第７図に示されるように、相互接
続構造への接続のためのＹ１信号である。トライステー
トバッファ８０６は第１２図に関連して以下に説明され
るように、構成可能論理ブロック内で発生される制御信
号ＯＥ１によって制御される。
【００３７】第９図は出力Ｘ２およびＹ２への信号を供
給するマクロセルを示す。第９図のマクロセル２への入
力は、ＣＬＢ内で発生するＦＣ２、ＦＥ２、ＨおよびＦ
Ｄ２を含む。ＦＣ２、ＦＥ２、およびＨはマルチプレク
サ９００を介して供給されて信号ＤＱ２を発生する。Ｄ
Ｑ２はレジスタ９０１に与えられる。レジスタ９０１の
出力Ｑ２はマルチプレクサ９０２への入力として供給さ
れる。マルチプレクサ９０２への他の入力はＦＣ２およ
びＦＥ２を含む。マルチプレクサ９０２の出力ＱＦ２は
フィードバックとして線９０３上に、かつ直接接続へ信
号Ｘ２を供給する出力バッファ９０４へ直接与えられる
。
給するマクロセルを示す。第９図のマクロセル２への入
力は、ＣＬＢ内で発生するＦＣ２、ＦＥ２、ＨおよびＦ
Ｄ２を含む。ＦＣ２、ＦＥ２、およびＨはマルチプレク
サ９００を介して供給されて信号ＤＱ２を発生する。Ｄ
Ｑ２はレジスタ９０１に与えられる。レジスタ９０１の
出力Ｑ２はマルチプレクサ９０２への入力として供給さ
れる。マルチプレクサ９０２への他の入力はＦＣ２およ
びＦＥ２を含む。マルチプレクサ９０２の出力ＱＦ２は
フィードバックとして線９０３上に、かつ直接接続へ信
号Ｘ２を供給する出力バッファ９０４へ直接与えられる
。
【００３８】線９０３上の信号はまたマルチプレクサ９
０５に供給される。マルチプレクサ９０５への第２の入
力は信号ＦＤ２である。マルチプレクサ９０５の出力Ｔ
Ｙ２はトライステート出力バッファ９０６へ入力として
供給され、それは信号Ｙ２を駆動する。トライステート
バッファ９０６は制御信号ＯＥ２によって制御される。
０５に供給される。マルチプレクサ９０５への第２の入
力は信号ＦＤ２である。マルチプレクサ９０５の出力Ｔ
Ｙ２はトライステート出力バッファ９０６へ入力として
供給され、それは信号Ｙ２を駆動する。トライステート
バッファ９０６は制御信号ＯＥ２によって制御される。
【００３９】第１０図の出力マクロセルは出力Ｘ３およ
びＹ３への信号を駆動する。それの入力はＣＬＢ内で発
生する信号ＦＣ３、ＦＥ１、Ｄ１、Ｈ、およびＦＤ３を
含む。入力ＦＣ３、ＦＥ１およびＤ１はマルチプレクサ
１０００を介して結合されて信号ＤＱ３を供給する。信
号ＤＱ３はレジスタ１００１に供給される。レジスタ１
００１の出力Ｑ３はマルチプレクサ１００２への入力と
し供給される。マルチプレクサ１００２への２つの他の
入力はＦＣ３およびＨを含む。マルチプレクサ１００２
の出力ＱＦ３は線１００３上にフィードバックとして、
かつバッファ１００４に直接供給され、それは信号Ｘ３
を駆動する。また、線１００３上の信号がマルチプレク
サ１００５に供給される。マルチプレクサ１００５への
第２の入力は信号ＦＤ３である。マルチプレクサ１００
５の出力ＴＹ３は信号Ｙ３を駆動するトライステートバ
ッファ１００６に供給される。トライステートバッファ
１００６は信号ＯＥ３によって制御される。
びＹ３への信号を駆動する。それの入力はＣＬＢ内で発
生する信号ＦＣ３、ＦＥ１、Ｄ１、Ｈ、およびＦＤ３を
含む。入力ＦＣ３、ＦＥ１およびＤ１はマルチプレクサ
１０００を介して結合されて信号ＤＱ３を供給する。信
号ＤＱ３はレジスタ１００１に供給される。レジスタ１
００１の出力Ｑ３はマルチプレクサ１００２への入力と
し供給される。マルチプレクサ１００２への２つの他の
入力はＦＣ３およびＨを含む。マルチプレクサ１００２
の出力ＱＦ３は線１００３上にフィードバックとして、
かつバッファ１００４に直接供給され、それは信号Ｘ３
を駆動する。また、線１００３上の信号がマルチプレク
サ１００５に供給される。マルチプレクサ１００５への
第２の入力は信号ＦＤ３である。マルチプレクサ１００
５の出力ＴＹ３は信号Ｙ３を駆動するトライステートバ
ッファ１００６に供給される。トライステートバッファ
１００６は信号ＯＥ３によって制御される。
【００４０】出力Ｘ４およびＹ４への駆動信号のための
出力マクロセルが第１１図に示される。それは第１０図
のマクロセルに類似である。入力信号はＣＬＢ内で発生
するＦＣ４、ＦＥ２、Ｄ２、ＨおよびＦＤ４を含む。信
号ＦＣ４、ＦＥ２およびＤ２はマルチプレクサ１１００
を介して供給されて信号ＤＱ４を供給する。信号ＤＱ４
はレジスタ９０１を介して供給されて出力信号Ｑ４を発
生する。出力信号Ｑ４はマルチプレクサ９０２に供給さ
れる。マルチプレクサ９０２への他の入力はＦＣ４およ
びＨを含む。マルチプレクサ９０２の出力は線１１０３
上の信号ＱＦ４であり、それはフィードバックとして供
給され、かつ信号Ｘ４を駆動するためにバッファ１１０
４に結合される。線１１０３上の信号がまたマルチプレ
クサ１１０５に供給される。マルチプレクサ１１０５へ
の第２の入力は信号ＦＤ４である。マルチプレクサ１１
０５は信号ＴＹ４を発生し、それはトライステートバッ
ファ１１０６に結合される。トライステートバッファ１
１０６は信号ＯＥ４によって制御され、かつ構成可能セ
ルの出力Ｙ４を駆動する。
出力マクロセルが第１１図に示される。それは第１０図
のマクロセルに類似である。入力信号はＣＬＢ内で発生
するＦＣ４、ＦＥ２、Ｄ２、ＨおよびＦＤ４を含む。信
号ＦＣ４、ＦＥ２およびＤ２はマルチプレクサ１１００
を介して供給されて信号ＤＱ４を供給する。信号ＤＱ４
はレジスタ９０１を介して供給されて出力信号Ｑ４を発
生する。出力信号Ｑ４はマルチプレクサ９０２に供給さ
れる。マルチプレクサ９０２への他の入力はＦＣ４およ
びＨを含む。マルチプレクサ９０２の出力は線１１０３
上の信号ＱＦ４であり、それはフィードバックとして供
給され、かつ信号Ｘ４を駆動するためにバッファ１１０
４に結合される。線１１０３上の信号がまたマルチプレ
クサ１１０５に供給される。マルチプレクサ１１０５へ
の第２の入力は信号ＦＤ４である。マルチプレクサ１１
０５は信号ＴＹ４を発生し、それはトライステートバッ
ファ１１０６に結合される。トライステートバッファ１
１０６は信号ＯＥ４によって制御され、かつ構成可能セ
ルの出力Ｙ４を駆動する。
【００４１】第１０図および第１１図のマクロセルが、
もしそれらが組合わせ論理の出力を駆動するために用い
られなかったとしてさえ、レジスタ１００１および１１
０１の利用に対して準備することに注目するべきである
。これは、ＣＬＢの入力Ｄ１およびＤ２が出力マクロセ
ル内のレジスタに直接結合されることを可能とすること
によって与えられる。
もしそれらが組合わせ論理の出力を駆動するために用い
られなかったとしてさえ、レジスタ１００１および１１
０１の利用に対して準備することに注目するべきである
。これは、ＣＬＢの入力Ｄ１およびＤ２が出力マクロセ
ル内のレジスタに直接結合されることを可能とすること
によって与えられる。
【００４２】第８図ないし第１１図に示されないが、各
レジスタは、クロック、クロック可能化およびリセット
制御を含む。さらに、図面に示されるマルチプレクサの
各々が、明白にダイナミック制御信号が示されない限り
、構成プログラム内のメモリセルによって制御される。 こうして、マクロセルの構成は装置のプログラミングの
間に設定される。
レジスタは、クロック、クロック可能化およびリセット
制御を含む。さらに、図面に示されるマルチプレクサの
各々が、明白にダイナミック制御信号が示されない限り
、構成プログラム内のメモリセルによって制御される。 こうして、マクロセルの構成は装置のプログラミングの
間に設定される。
【００４３】マクロセルが、出力Ｘ１および出力Ｙ１が
同時に異なる源から駆動されることを可能とすることに
も注目されたい。これは構成可能論理ブロックが一時に
８に上がる出力を発生する能力を与える。
同時に異なる源から駆動されることを可能とすることに
も注目されたい。これは構成可能論理ブロックが一時に
８に上がる出力を発生する能力を与える。
【００４４】Ｙ１ないしＹ４信号がＰＩＰを介する相互
接続において８つのバス線を駆動するように供給され、
それらの１つは拘束されない長い線である。出力Ｘ１な
いしＸ４はアレイ内の隣接の（ａｄｊａｃｅｎｔ）およ
び次の隣接の構成可能論理セルまたは入力／出力セルに
高速信号経路を与える。
接続において８つのバス線を駆動するように供給され、
それらの１つは拘束されない長い線である。出力Ｘ１な
いしＸ４はアレイ内の隣接の（ａｄｊａｃｅｎｔ）およ
び次の隣接の構成可能論理セルまたは入力／出力セルに
高速信号経路を与える。
【００４５】
【Ｖ．出力可能化発生器】第１２図は出力可能化信号Ｏ
Ｅ１をＯＥ４を介して発生するための回路を示す。第１
２図において、第８図ないし第１１図のそれぞれに示さ
れているマクロセルの出力Ｙ１ないしＹ４をそれぞれに
発生させるトライステート出力バッファ８０６、９０６
、１００６および１１０６が示される。
Ｅ１をＯＥ４を介して発生するための回路を示す。第１
２図において、第８図ないし第１１図のそれぞれに示さ
れているマクロセルの出力Ｙ１ないしＹ４をそれぞれに
発生させるトライステート出力バッファ８０６、９０６
、１００６および１１０６が示される。
【００４６】出力可能化信号を発生する回路は１２０１
、１２０２、１２０３および１２０４の複数個のセレク
タに基づき、そしてそれはそれぞれの出力において信号
ＯＥ１、ＯＥ２、ＯＥ３およびＯＥ４をトライステート
可能な出力バッファに供給する。セレクタ１２０１、１
２０２、１２０３および１２０４の各々は複数個の入力
を含み、構成メモリ内（ここに示されていない）のプロ
グラムデータに応答して、複数個の入力のうちの１つか
らその出力へ信号を供給する。
、１２０２、１２０３および１２０４の複数個のセレク
タに基づき、そしてそれはそれぞれの出力において信号
ＯＥ１、ＯＥ２、ＯＥ３およびＯＥ４をトライステート
可能な出力バッファに供給する。セレクタ１２０１、１
２０２、１２０３および１２０４の各々は複数個の入力
を含み、構成メモリ内（ここに示されていない）のプロ
グラムデータに応答して、複数個の入力のうちの１つか
らその出力へ信号を供給する。
【００４７】セレクタへの入力は論理ローのレベルを供
給する線１２０５上の第１の信号および論理ハイのレベ
ルを供給する線１２０６上の第２の信号を含む。またセ
レクタ１２０１ないし１２０４の各々は共通のＯＥ制御
線１２０７に結合される。共通のＯＥ制御線上の信号は
セレクタ１２０８の出力において供給され、それは制御
信号ＣＴ５およびＣＴ８に応答して制御され、制御信号
ＣＴ５およびＣＴ８は構成可能論理セル内で構成可能相
互接続からの入力および構成メモリ内のプログラムデー
タに応答して発生される。セレクタ１２０８への入力は
構成メモリの４ビットのＲＡＭ１２０９である。
給する線１２０５上の第１の信号および論理ハイのレベ
ルを供給する線１２０６上の第２の信号を含む。またセ
レクタ１２０１ないし１２０４の各々は共通のＯＥ制御
線１２０７に結合される。共通のＯＥ制御線上の信号は
セレクタ１２０８の出力において供給され、それは制御
信号ＣＴ５およびＣＴ８に応答して制御され、制御信号
ＣＴ５およびＣＴ８は構成可能論理セル内で構成可能相
互接続からの入力および構成メモリ内のプログラムデー
タに応答して発生される。セレクタ１２０８への入力は
構成メモリの４ビットのＲＡＭ１２０９である。
【００４８】複数個のセレクタ１２０１ないし１２０４
の各々への第４の入力はトライステートバッファがワイ
ヤードＡＮＤ線への接続として作動するのを可能にする
ために供給される。セレクタ１２０１へのこの第４の入
力は、インバータ１２１０の出力において供給される。 インバータ１２１０の入力は信号ＴＹ１を受けるために
接続され、そしてそれはまたトライステート可能な出力
バッファ８０６への入力として供給される。
の各々への第４の入力はトライステートバッファがワイ
ヤードＡＮＤ線への接続として作動するのを可能にする
ために供給される。セレクタ１２０１へのこの第４の入
力は、インバータ１２１０の出力において供給される。 インバータ１２１０の入力は信号ＴＹ１を受けるために
接続され、そしてそれはまたトライステート可能な出力
バッファ８０６への入力として供給される。
【００４９】セレクタ１２０２への第４の入力はインバ
ータ１２１１の出力において供給され、それは入力とし
て信号ＴＹ２を受け、またそれはトライステート可能な
バッファ９０６への入力として接続される。
ータ１２１１の出力において供給され、それは入力とし
て信号ＴＹ２を受け、またそれはトライステート可能な
バッファ９０６への入力として接続される。
【００５０】セレクタ１２０３への第４の入力は信号Ｔ
Ｙ３を入力として受けるインバータ１２１２の出力にお
いて供給され、それはまた入力としてトライステート可
能なバッファ１００６に接続される。
Ｙ３を入力として受けるインバータ１２１２の出力にお
いて供給され、それはまた入力としてトライステート可
能なバッファ１００６に接続される。
【００５１】セレクタ１２０４への第４の入力は信号Ｔ
Ｙ４を入力として受けるインバータ１２１３の出力にお
いて供給され、それはまた入力としてトライステート可
能なバッファ１１０６に接続される。出力可能化信号を
供給する回路は、第１２図に示されるように、アレイ内
の各々の構成可能論理セルにおいて個々に出力マクロセ
ルを構成する能力を供給する。各々のセルは、それぞれ
のセレクタを制御しているプログラムデータに応答して
、４つの状態のうちの１つの状態において作動し得る。 第１の状態において、トライステートバッファは永久的
に可能化される。第２の状態において、トライステート
バッファは永久的にトライステートされる。第３の状態
において、トライステートバッファは線１２０７上の共
通のＯＥ制御信号に応答して、ダイナミックに制御され
る。第４の状態において、トライステートバッファはワ
イヤードＡＮＤ構成内で信号ＴＹ１を構成可能相互接続
に結合するために作動する。
Ｙ４を入力として受けるインバータ１２１３の出力にお
いて供給され、それはまた入力としてトライステート可
能なバッファ１１０６に接続される。出力可能化信号を
供給する回路は、第１２図に示されるように、アレイ内
の各々の構成可能論理セルにおいて個々に出力マクロセ
ルを構成する能力を供給する。各々のセルは、それぞれ
のセレクタを制御しているプログラムデータに応答して
、４つの状態のうちの１つの状態において作動し得る。 第１の状態において、トライステートバッファは永久的
に可能化される。第２の状態において、トライステート
バッファは永久的にトライステートされる。第３の状態
において、トライステートバッファは線１２０７上の共
通のＯＥ制御信号に応答して、ダイナミックに制御され
る。第４の状態において、トライステートバッファはワ
イヤードＡＮＤ構成内で信号ＴＹ１を構成可能相互接続
に結合するために作動する。
【００５２】ワイヤードＡＮＤ構成は、Ｙ１のような出
力をプルアップ抵抗に帰因して通常ハイの状態を有する
長い線の１つに接続することにより作動する。ワイヤー
ドＡＮＤ構成は複数個の論理セルをワイヤードＡＮＤ構
成において結合されるトライステート可能な出力バッフ
ァを有する通常ハイの状態を有する単一の線に結合する
ことによって達成される。この場合、もし入力ＴＹ１が
ハイであれば、ＴＹ１の反転は出力可能化信号ＯＥ１と
して選択され、出力バッファをトライステートする。線
が通常ハイの状態にあるので、トライステートされたバ
ッファは論理１を供給するのと同じ効果を線に与える。 もし論理０が信号ＴＹ１において供給されたら反転が信
号ＯＥ１として供給され、出力バッファ８０６を可能化
する。これは出力Ｙ１上に論理０を提示し、かつ線を引
下げる。こうしてワイヤードＡＮＤ構成は付加的なゲー
トを使うことなく、構成可能論理セルからの潜在的に多
数の出力のためにＡＮＤ論理機能を完成する。ワイヤー
ドＮＡＮＤまたはワイヤードＯＲのような他のワイヤー
ド論理機能は、他の技法を使うことにより同様に完成さ
れ得る。
力をプルアップ抵抗に帰因して通常ハイの状態を有する
長い線の１つに接続することにより作動する。ワイヤー
ドＡＮＤ構成は複数個の論理セルをワイヤードＡＮＤ構
成において結合されるトライステート可能な出力バッフ
ァを有する通常ハイの状態を有する単一の線に結合する
ことによって達成される。この場合、もし入力ＴＹ１が
ハイであれば、ＴＹ１の反転は出力可能化信号ＯＥ１と
して選択され、出力バッファをトライステートする。線
が通常ハイの状態にあるので、トライステートされたバ
ッファは論理１を供給するのと同じ効果を線に与える。 もし論理０が信号ＴＹ１において供給されたら反転が信
号ＯＥ１として供給され、出力バッファ８０６を可能化
する。これは出力Ｙ１上に論理０を提示し、かつ線を引
下げる。こうしてワイヤードＡＮＤ構成は付加的なゲー
トを使うことなく、構成可能論理セルからの潜在的に多
数の出力のためにＡＮＤ論理機能を完成する。ワイヤー
ドＮＡＮＤまたはワイヤードＯＲのような他のワイヤー
ド論理機能は、他の技法を使うことにより同様に完成さ
れ得る。
【００５３】
【ＶＩ．結論】この発明の好ましい実施例の先の説明は
、例示および説明のために提供された。余すところがな
いこと、またはこの発明を開示された厳密な形式に限定
することは意図されていない。明らかに、当業者には多
くの修正および変更が明らかになるであろう。実施例は
この発明の原理およびその実際的な応用を最良に説明す
るために選択されかつ説明され、それによって当業者が
様々な実施例のために、および様々な修正を伴なって考
えられる特定の使用に適するように、この発明を理解す
ることを可能とする。この発明の範囲は以下の請求項や
その均等物により規定されることが意図される。
、例示および説明のために提供された。余すところがな
いこと、またはこの発明を開示された厳密な形式に限定
することは意図されていない。明らかに、当業者には多
くの修正および変更が明らかになるであろう。実施例は
この発明の原理およびその実際的な応用を最良に説明す
るために選択されかつ説明され、それによって当業者が
様々な実施例のために、および様々な修正を伴なって考
えられる特定の使用に適するように、この発明を理解す
ることを可能とする。この発明の範囲は以下の請求項や
その均等物により規定されることが意図される。
【図１】この発明に従ったプログラム可能ゲートアレイ
構造の概略図である。
構造の概略図である。
【図２】この発明に従った構成メモリの概略図である。
【図３】垂直バスのための命名法および垂直バスの長い
線上におけるプルアップ抵抗の使用を示す図である。
線上におけるプルアップ抵抗の使用を示す図である。
【図４】水平バスのための命名法を示し、かつ水平バス
の長い線上に使用されているプルアップ抵抗を示す図で
ある。
の長い線上に使用されているプルアップ抵抗を示す図で
ある。
【図５】この発明に従った構成可能論理セルの概略図で
ある。
ある。
【図６】この発明に従った構成可能論理セルのトライス
テート可能な出力と相互接続構造の長い線および双方向
性一般的相互接続との接続を示している。
テート可能な出力と相互接続構造の長い線および双方向
性一般的相互接続との接続を示している。
【図７】この発明に従ったトライステート可能な出力と
拘束されない長い線との接続を示している。
拘束されない長い線との接続を示している。
【図８】この発明に従った構成可能論理セル内の第１の
出力マクロセルの概略図である。
出力マクロセルの概略図である。
【図９】この発明に従った構成可能論理セル内の第２の
出力マクロセルの概略図である。
出力マクロセルの概略図である。
【図１０】この発明に従った構成可能論理セル内の第３
の出力マクロセルの概略図である。
の出力マクロセルの概略図である。
【図１１】この発明に従った構成可能論理セル内の第４
の出力マクロセルの概略図である。
の出力マクロセルの概略図である。
【図１２】この発明に従ったそれぞれの出力マクロセル
への出力可能化信号の発生のための回路を示す概略図で
ある。
への出力可能化信号の発生のための回路を示す概略図で
ある。
２００は構成メモリ、２０２はシフトレジスタ、２０４
は検出論理、２０６はフレームポインタ、２０８は制御
論理、２０１は線、２０３は線、２０５は線、２０７は
線、２０９は線、２１０は線である。
は検出論理、２０６はフレームポインタ、２０８は制御
論理、２０１は線、２０３は線、２０５は線、２０７は
線、２０９は線、２１０は線である。
Claims (19)
- 【請求項１】 ユーザ規定データ処理機能を特定する
プログラムデータをストアする複数個の記憶素子を含む
構成メモリと、導電性の線を含む相互接続構造と、構成
メモリおよび相互接続構造に結合された、複数個の構成
可能論理素子とを含む、集積回路であって、複数個の構
成可能論理素子のサブセットの各メンバは、相互接続構
造から１組のＫ入力信号を供給するための入力手段と、
入力手段および構成メモリに結合され、Ｋ入力信号の組
の第１のサブセットおよび構成メモリ内のプログラムデ
ータに応答して、１組のＰ信号を発生するための論理手
段と、論理手段に結合され、かつ通常ハイの状態を有す
る導電性の線に接続された、少なくとも１つの出力を有
し、Ｐ信号の組からの出力信号をワイヤード論理構成内
の導電性の線に接続するための出力手段とを含む、集積
回路。 - 【請求項２】 構成可能論理素子のサブセットの各メ
ンバ内の出力手段が、入力、導電性の線に接続された出
力および出力可能化入力を有し、かつ入力でＰ信号の組
の１つを受け、出力可能化入力に接続された出力可能化
信号に応答して、出力信号を出力に供給するためのまた
は出力上に高インピーダンス状態を呈するためのトライ
ステート出力バッファと、トライステート出力バッファ
の入力および出力可能化入力に接続され、トライステー
ト出力バッファの入力での信号に応答して、出力可能化
信号を供給するための手段とを含む、請求項１に記載の
集積回路。 - 【請求項３】 構成可能論理素子のサブセットの各メ
ンバの出力手段において結合するための手段が、構成メ
モリおよびＫ入力信号の組の第２のサブセットに接続さ
れ、Ｋ入力信号の組の第２のサブセットおよび構成メモ
リ内のプログラムデータに応答して、共通の出力可能化
信号を発生するための手段と、トライステート出力バッ
ファの入力に接続され、入力上の信号に応答して、ワイ
ヤードＡＮＤ可能化信号を発生するための手段と、第１
の入力および第２の入力を含む複数個の入力を有しかつ
出力を有し、その出力はトライステート出力バッファの
出力可能化入力に接続され、第１の入力は共通の出力可
能化信号を受けかつ第２の入力はワイヤードＡＮＤ可能
化信号を受け、かつ構成メモリに結合され、構成メモリ
内のプログラムデータに応答して、複数個の入力の１つ
を出力に接続するための手段とを含む、請求項２に記載
の集積回路。 - 【請求項４】 選択手段への複数個の入力が、一定の
論理レベル信号に接続された第３の入力をさらに含む、
請求項３に記載の集積回路。 - 【請求項５】 選択手段への複数個の入力が、一定ハ
イの論理レベル信号に接続された第３の入力および一定
ローの論理レベル信号に接続された第４の入力をさらに
含む、請求項３に記載の集積回路。 - 【請求項６】 ユーザ規定データ処理機能を特定する
プログラムデータをストアする複数個の記憶素子を含む
構成メモリと、複数個の導電性の線およびプログラム可
能相互接続点を含む構成可能相互接続構造と、構成メモ
リおよび相互接続構造に結合された複数個の構成可能論
理素子とを含む、集積回路であって、複数個の構成可能
論理素子のサブセットの各々のメンバが、相互接続構造
から１組のＫ入力信号を供給するための入力手段と、入
力手段および構成メモリに結合され、Ｋ入力信号の組の
第１のサブセットおよび構成メモリ内のプログラムデー
タに応答して、１組のＰ信号を発生するための論理手段
と、論理手段に結合され、かつ構成可能相互接続構造に
接続された少なくとも１つの出力を有し、Ｐ信号の組か
らの出力信号を構成可能相互接続構造に接続するための
出力手段とを含み、その出力手段は、複数個のトライス
テート出力バッファを含み、その各々は入力、構成可能
相互接続構造に接続された出力および出力可能化入力を
有し、かつ入力でＰ信号の組の１つを受け、出力可能化
入力に接続された出力可能化信号に応答して、出力信号
を出力に供給するためのまたは出力上に高インピーダン
ス状態を呈するためのものであり、さらに、構成メモリ
およびＫ入力信号の組の第２のサブセットに接続され、
Ｋ入力信号の組の第２のサブセットおよび構成メモリ内
のプログラムデータに応答して、共通の出力可能化信号
を発生するための手段と、複数個の選択手段とを含み、
その各々は第１の入力および第２の入力を含みかつ出力
を有し、その出力は複数個のトライステート出力バッフ
ァのそれぞれ１つの出力可能化入力に接続され、第１の
入力は共通の出力可能化信号を受けかつ第２の入力は第
２の可能化信号を受け、構成メモリに結合され、構成メ
モリ内のプログラムデータに応答して、複数個の入力の
１つを出力へ接続するためのものである、集積回路。 - 【請求項７】 複数個の構成可能論理セルのサブセッ
トの各々における出力手段が、複数個の手段を含み、そ
の各々が対応するトライステート出力バッファの入力お
よび出力可能化信号を対応するトライステート出力バッ
ファに供給する複数個の選択手段の１つに接続され、対
応するトライステート出力バッファの入力での信号に応
答して、第２の可能化信号を供給するためのものである
、請求項６に記載の集積回路。 - 【請求項８】 サブセットの各々のメンバにおける出
力手段が、複数個の反転手段を含み、その各々がそれぞ
れのトライステート出力バッファに接続され、それぞれ
のトライステート出力バッファの出力可能化入力に接続
された出力を有する選択手段のための第２の可能化信号
を発生するために、それぞれのトライステート出力バッ
ファの入力上の信号を反転するためのものである、請求
項６に記載の集積回路。 - 【請求項９】 選択手段の少なくとも１つへの複数個
の入力が、一定の論理レベル信号に接続された第３の入
力をさらに含む、請求項７に記載の集積回路。 - 【請求項１０】 選択手段の少なくとも１つへの複数
個の入力が、一定ハイの論理レベル信号に接続された第
３の入力および一定ローの論理レベル信号に接続された
第４の入力をさらに含む、請求項７に記載の集積回路。 - 【請求項１１】 ユーザ規定データ処理機能を特定す
るプログラムデータをストアするための構成記憶手段と
、Ｃ列およびＲ行からなるアレイ内に配列され、そこで
は１からＣの範囲内でｃが列を指定しかつ１からＲの範
囲内でｒが行を指定し、構成可能論理手段ＣＬｃ，ｒ
の各々は複数個の入力および出力を有し、かつ構成記憶
手段に結合され、各々の複数個の入力に供給されたセル
入力信号に応答しかつ構成記憶手段におけるプログラム
データに応答して、各々の複数個の出力でセル出力信号
を発生するための複数個の構成可能論理手段ＣＬｃ，ｒ
と、複数個の構成可能入力／出力手段を含み、各々が
入力／出力パッドに接続され、かつ入力および出力を有
し、かつ構成記憶手段に結合され、構成記憶手段におけ
るプログラムデータに応答して、それぞれの入力／出力
パッドとそれぞれの入力および出力の間に構成可能イン
ターフェイスを供給するためのものであり、複数個の構
成可能論理手段、複数個の構成可能入力／出力手段およ
び構成記憶手段に結合され、構成可能論理手段の入力お
よび出力および構成可能入力／出力手段を、構成記憶手
段におけるプログラムデータに応答して、論理ネットワ
ークに接続するための構成可能相互接続手段とを含む、
構成可能論理アレイであって、そこにおいて、構成可能
論理手段のサブセットの各メンバが出力手段を含み、そ
れは、構成可能相互接続手段に接続された少なくとも１
つの出力を有し、構成記憶手段においてプログラムデー
タに応答して、少なくとも１つのセル出力信号をワイヤ
ード論理構成における構成可能相互接続手段に接続する
ためのものである、構成可能論理アレイ。 - 【請求項１２】 構成可能相互接続手段が導電性の線
を含み、かつ構成可能論理手段のサブセットの各メンバ
における出力手段が、構成可能論理手段から論理信号を
受ける入力、構成可能相互接続手段において導電性の線
に接続された出力および出力可能化入力を有し、出力可
能化入力に接続された出力可能化信号に応答して、論理
信号を出力へ供給するためのまたは出力上に高インピー
ダンス状態を呈するためのトライステート出力バッファ
と、トライステート出力バッファの入力および出力可能
化入力に接続され、トライステート出力バッファの入力
で受けられた論理信号に応答して、出力可能化信号を供
給するための手段とを含む、請求項１１に記載の構成可
能論理アレイ。 - 【請求項１３】 構成可能論理手段のサブセットの各
メンバの出力手段において結合するための手段が、構成
記憶手段に接続され、構成記憶手段においてセル入力信
号およびプログラムデータに応答して、共通の出力可能
化信号を発生するための手段と、トライステート出力バ
ッファの入力に接続され、ワイヤードＡＮＤ可能化信号
を発生するために、入力上に論理信号を反転するための
手段と、第１の入力および第２の入力を含む複数個の入
力を有しかつ出力を有し、その出力はトライステート出
力バッファの出力可能化入力に接続され、第１の入力は
共通の出力可能化信号を受けかつ第２の入力はワイヤー
ドＡＮＤ可能化信号を受け、かつ構成記憶手段に結合さ
れ、構成記憶手段においてプログラムデータに応答して
、複数個の入力の１つを出力に接続するための選択手段
とを含む、請求項１２に記載の構成可能論理アレイ。 - 【請求項１４】 選択手段への複数個の入力が、一定
の論理レベル信号に接続された第３の入力をさらに含む
、請求項１３に記載の構成可能論理アレイ。 - 【請求項１５】 選択手段への複数個の入力が、一定
ハイの論理レベル信号に接続された第３の入力および一
定ローの論理レベル信号に接続された第４の入力を含む
、請求項１３に記載の構成可能論理アレイ。 - 【請求項１６】 構成可能論理手段のサブセットの各
々のメンバにおける出力手段が、複数個のトライステー
ト出力バッファを含み、その各々が構成可能論理手段か
ら論理信号を受ける入力、構成可能相互接続手段におい
て通常ハイの状態を有する導電性の線に接続された出力
および出力可能化入力を有し、出力可能化入力に接続さ
れた出力可能化信号に応答して、論理信号を出力に供給
するためのまたは出力上に高インピーダンス状態を呈す
るためのものであり、さらに、複数個の手段を含み、そ
の各々が入力およびそれぞれのトライステート出力バッ
ファの出力可能化入力に接続され、それぞれのトライス
テート出力バッファの入力で受けられた論理信号に応答
して、出力可能化信号を供給するためのものである、請
求項１１に記載の構成可能論理アレイ。 - 【請求項１７】 構成可能論理手段のサブセットの各
々のメンバにおける出力手段が、構成記憶手段に接続さ
れ、構成記憶手段においてセル入力信号およびプログラ
ムデータに応答して、共通の出力可能化信号を発生する
ための手段を含み、そこでは、結合するための手段の各
々は、それぞれのトライステート出力バッファの入力に
接続され、それぞれのワイヤードＡＮＤ可能化信号を発
生するために、入力上で論理信号を反転するための手段
と、第１の入力および第２の入力を含む複数個の入力を
有しかつ出力を有し、その出力はそれぞれのトライステ
ート出力バッファの出力可能化入力に接続され、第１の
入力は共通の出力可能化信号を受けかつ第２の入力はそ
れぞれのワイヤードＡＮＤ可能化信号を受け、かつ構成
記憶手段に結合され、構成記憶手段においてプログラム
データに応答して、複数個の入力を出力に接続するため
の選択手段をさらに含む、請求項１６に記載の構成可能
論理アレイ。 - 【請求項１８】 選択手段の各々への複数個の入力が
、一定の論理レベル信号に接続された第３の入力をさら
に含む、請求項１７に記載の構成可能論理アレイ。 - 【請求項１９】 選択手段の各々への複数個の入力が
、一定ハイの論理レベル信号に接続された第３の入力お
よび一定ローの論理レベル信号に接続された第４の入力
をさらに含む、請求項１７に記載の構成可能論理アレイ
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US503049 | 1990-04-02 | ||
| US07/503,049 US5185706A (en) | 1989-08-15 | 1990-04-02 | Programmable gate array with logic cells having configurable output enable |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225621A true JPH04225621A (ja) | 1992-08-14 |
Family
ID=24000561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069701A Withdrawn JPH04225621A (ja) | 1990-04-02 | 1991-04-02 | 集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5185706A (ja) |
| EP (1) | EP0450811B1 (ja) |
| JP (1) | JPH04225621A (ja) |
| AT (1) | ATE171576T1 (ja) |
| DE (1) | DE69130239D1 (ja) |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5198705A (en) | 1990-05-11 | 1993-03-30 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
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| KR960003042B1 (ko) * | 1992-05-26 | 1996-03-04 | 가부시끼가이샤 도시바 | 데이타 출력 장치 |
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