JPH04226064A - 半導体装置用の相互接続体及びその製造方法 - Google Patents
半導体装置用の相互接続体及びその製造方法Info
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- JPH04226064A JPH04226064A JP3144274A JP14427491A JPH04226064A JP H04226064 A JPH04226064 A JP H04226064A JP 3144274 A JP3144274 A JP 3144274A JP 14427491 A JP14427491 A JP 14427491A JP H04226064 A JPH04226064 A JP H04226064A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
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- H10W20/42—Vias, e.g. via plugs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関するものである。更に詳細には、１実施形態に
おいては、本発明は、単一の基板上にバイポーラ装置と
相補的金属−酸化物−半導体（ＣＭＯＳ）装置の両方を
設けた半導体構成体及びその製造方法に関するものであ
る。
方法に関するものである。更に詳細には、１実施形態に
おいては、本発明は、単一の基板上にバイポーラ装置と
相補的金属−酸化物−半導体（ＣＭＯＳ）装置の両方を
設けた半導体構成体及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】バイポーラ及びＣＭＯＳ装置及びそれら
の製造方法は公知である。最近、両方のタイプの装置の
利点が、単一の基板上において両方のタイプの装置を使
用する回路内に有益的に組込まれている。バイポーラ及
びＣＭＯＳ装置の両方を組込んだ回路は、「ＢｉＣＭＯ
Ｓ」として知られるようになっている。ＢｉＣＭＯＳ装
置は、バイポーラ装置の高速性能のみならす、ＣＭＯＳ
装置の高い集積度及び低い電力消費の両方の利点を与え
ている。一つのＢｉＣＭＯＳ装置及びその製造方法は、
米国特許第４，７６４，４８０号（Ｖｏｒａ）に記載さ
れている。
の製造方法は公知である。最近、両方のタイプの装置の
利点が、単一の基板上において両方のタイプの装置を使
用する回路内に有益的に組込まれている。バイポーラ及
びＣＭＯＳ装置の両方を組込んだ回路は、「ＢｉＣＭＯ
Ｓ」として知られるようになっている。ＢｉＣＭＯＳ装
置は、バイポーラ装置の高速性能のみならす、ＣＭＯＳ
装置の高い集積度及び低い電力消費の両方の利点を与え
ている。一つのＢｉＣＭＯＳ装置及びその製造方法は、
米国特許第４，７６４，４８０号（Ｖｏｒａ）に記載さ
れている。
【０００３】ある程度の成功を納めてはいるもののの、
ＢｉＣＭＯＳ装置は、いまだにある種の制限を有してい
る。例えば、分離プロセスにおける酸化物のエンクロー
チメント（侵食）が、ＣＭＯＳ構成の集積度を減少させ
る。更に、従来の装置において使用される分離プロセス
は、ラッチアップ免疫性における関連した減少に起因し
て、トランジスタを密接して離隔させることを阻止して
いる。更に、パンチスルーを防止するためにスケールし
たＭＯＳ装置においてパンチスルー注入を与えることが
必要であった。更に、ソース／ドレイン抵抗及びソース
／ドレインコンタクト抵抗が、ＭＯＳトランジスタの電
流駆動能力を制限しており、且つＣＭＯＳ構成の集積度
がソース／ドレイン領域の直接的メタル（金属）コンタ
クトによって制限されていた。更に、ソース／ドレイン
接合の容量が、ＣＭＯＳ構成のＡＣ性能を制限している
。外因的ベース抵抗は、幾つかの場合においては、バイ
ポーラ構成のＡＣ性能において重要な要因である。更に
、コレクター基板接合容量は、バイポーラ回路の速度を
劣化させる。
ＢｉＣＭＯＳ装置は、いまだにある種の制限を有してい
る。例えば、分離プロセスにおける酸化物のエンクロー
チメント（侵食）が、ＣＭＯＳ構成の集積度を減少させ
る。更に、従来の装置において使用される分離プロセス
は、ラッチアップ免疫性における関連した減少に起因し
て、トランジスタを密接して離隔させることを阻止して
いる。更に、パンチスルーを防止するためにスケールし
たＭＯＳ装置においてパンチスルー注入を与えることが
必要であった。更に、ソース／ドレイン抵抗及びソース
／ドレインコンタクト抵抗が、ＭＯＳトランジスタの電
流駆動能力を制限しており、且つＣＭＯＳ構成の集積度
がソース／ドレイン領域の直接的メタル（金属）コンタ
クトによって制限されていた。更に、ソース／ドレイン
接合の容量が、ＣＭＯＳ構成のＡＣ性能を制限している
。外因的ベース抵抗は、幾つかの場合においては、バイ
ポーラ構成のＡＣ性能において重要な要因である。更に
、コレクター基板接合容量は、バイポーラ回路の速度を
劣化させる。
【０００４】
【発明が解決しようとする課題】上述したことから明ら
かな如く、改良した性能のみならず寸法を減少させた装
置を提供し、しかもより簡単に且つ経済的に製造するこ
とが可能な装置を提供するために、改良したＢｉＣＭＯ
Ｓ装置及びその製造方法を提供することが所望されてい
る。
かな如く、改良した性能のみならず寸法を減少させた装
置を提供し、しかもより簡単に且つ経済的に製造するこ
とが可能な装置を提供するために、改良したＢｉＣＭＯ
Ｓ装置及びその製造方法を提供することが所望されてい
る。
【０００５】
【課題を解決するための手段】本発明によれば改良され
たＢｉＣＭＯＳ技術が提供される。本発明は、改良した
性能を有し、寸法が減少されており、及び／又はより簡
単に製造することが可能な装置を提供している。本発明
装置は、例えば、高性能エミッタ結合論理（ＥＣＬ）ス
タンダードセル構成、マルチポート６トランジスタメモ
リセル、内蔵型メモリを有するゲートアレイ構成などと
共に使用することが可能である。
たＢｉＣＭＯＳ技術が提供される。本発明は、改良した
性能を有し、寸法が減少されており、及び／又はより簡
単に製造することが可能な装置を提供している。本発明
装置は、例えば、高性能エミッタ結合論理（ＥＣＬ）ス
タンダードセル構成、マルチポート６トランジスタメモ
リセル、内蔵型メモリを有するゲートアレイ構成などと
共に使用することが可能である。
【０００６】本発明の１側面によれば、ゲート酸化膜を
製造する改良した方法が提供されている。この方法は、
半導体基板の表面上に絶縁体領域を形成し、前記絶縁体
上に第一ポリシリコン層を形成し、前記ポリシリコン層
の一部の上にマスクを形成し、尚前記一部は電界効果装
置のゲート領域を画定するものであり、前記マスクによ
って保護されていない領域において前記表面から前記ポ
リシリコンと絶縁体とを除去する、上記各ステップを有
している。
製造する改良した方法が提供されている。この方法は、
半導体基板の表面上に絶縁体領域を形成し、前記絶縁体
上に第一ポリシリコン層を形成し、前記ポリシリコン層
の一部の上にマスクを形成し、尚前記一部は電界効果装
置のゲート領域を画定するものであり、前記マスクによ
って保護されていない領域において前記表面から前記ポ
リシリコンと絶縁体とを除去する、上記各ステップを有
している。
【０００７】本発明の別の側面によれば、ＢｉＣＭＯＳ
プロセスにおいてスレッシュホールド電圧を調節する改
良した方法が提供される。電界効果装置の第一部分は第
一導電型のチャンネル領域を有しており、且つ該電界効
果装置の第二部分は第二導電型のチャンネル領域を有し
ている。この方法は、第一及び第二領域を具備する表面
を持った基板において、前記第一領域内に第一導電型の
第一ドーパントを注入し、前記第一及び第二領域を第二
導電型の第二ドーパントで注入し、尚前記第一領域は前
記第一導電型の正味のドーパント濃度を有しており、前
記第一及び第二領域上にゲート酸化物領域を形成し、前
記ゲート酸化物領域上に導電性ゲートを形成し、尚前記
第一領域が第一導電型のチャンネル領域を有しており、
前記第二領域が第二導電型のチャンネル領域を有してい
る、上記各ステップを有している。
プロセスにおいてスレッシュホールド電圧を調節する改
良した方法が提供される。電界効果装置の第一部分は第
一導電型のチャンネル領域を有しており、且つ該電界効
果装置の第二部分は第二導電型のチャンネル領域を有し
ている。この方法は、第一及び第二領域を具備する表面
を持った基板において、前記第一領域内に第一導電型の
第一ドーパントを注入し、前記第一及び第二領域を第二
導電型の第二ドーパントで注入し、尚前記第一領域は前
記第一導電型の正味のドーパント濃度を有しており、前
記第一及び第二領域上にゲート酸化物領域を形成し、前
記ゲート酸化物領域上に導電性ゲートを形成し、尚前記
第一領域が第一導電型のチャンネル領域を有しており、
前記第二領域が第二導電型のチャンネル領域を有してい
る、上記各ステップを有している。
【０００８】本発明は、更に、ＢｉＣＭＯＳプロセスに
おいて、バイポーラ装置内にベース領域を及び電界効果
装置内にチャンネル領域を形成する方法を提供している
。この方法は、電界効果装置とバイポーラトランジスタ
とを有する半導体構成体を形成するものであり、前記バ
イポーラトランジスタは第一導電型のベース領域を有し
ており、前記電界効果装置の少なくとも一部は第一導電
型のチャンネル領域を有しており、且つ、前記半導体構
成体の選択した領域をマスクし、尚前記選択した領域は
少なくとも前記バイポーラトランジスタのベース領域を
包含しており、前記半導体構成体を第一導電型のドーパ
ントで注入して第一特性を持った前記装置のチャンネル
領域を与え、少なくとも前記ベース領域上にポリシリコ
ン層を形成し、前記半導体構成体の第二の選択した領域
をマスキングし、尚前記第二の選択した領域は前記電界
効果装置の少なくともチャンネル領域を包含しており、
前記ポリシリコン層を第一導電型のドーパントで注入し
、前記ポリシリコン層からのドーパントを下側に存在す
るシリコン内に拡散して前記バイポーラトランジスタの
ベース領域の少なくとも一部に第二特性を与える、上記
各ステップを有している。
おいて、バイポーラ装置内にベース領域を及び電界効果
装置内にチャンネル領域を形成する方法を提供している
。この方法は、電界効果装置とバイポーラトランジスタ
とを有する半導体構成体を形成するものであり、前記バ
イポーラトランジスタは第一導電型のベース領域を有し
ており、前記電界効果装置の少なくとも一部は第一導電
型のチャンネル領域を有しており、且つ、前記半導体構
成体の選択した領域をマスクし、尚前記選択した領域は
少なくとも前記バイポーラトランジスタのベース領域を
包含しており、前記半導体構成体を第一導電型のドーパ
ントで注入して第一特性を持った前記装置のチャンネル
領域を与え、少なくとも前記ベース領域上にポリシリコ
ン層を形成し、前記半導体構成体の第二の選択した領域
をマスキングし、尚前記第二の選択した領域は前記電界
効果装置の少なくともチャンネル領域を包含しており、
前記ポリシリコン層を第一導電型のドーパントで注入し
、前記ポリシリコン層からのドーパントを下側に存在す
るシリコン内に拡散して前記バイポーラトランジスタの
ベース領域の少なくとも一部に第二特性を与える、上記
各ステップを有している。
【０００９】ＢｉＣＭＯＳ構成体内にＮ及びＰチャンネ
ル電界効果装置を形成する全体的な方法も提供されてい
る。該基板は、バイポーラトランジスタ用の第一領域と
、ＮＭＯＳトランジスタ用の第二領域と、ＰＭＯＳトラ
ンジスタ用の第三領域とを有している。この方法は、Ｐ
型半導体基板において、前記ＰＭＯＳ及びバイポーラト
ランジスタ用のＮ型埋込層を形成するためにマスキング
し且つＮ型ドーパントを注入し、前記ＮＭＯＳトランジ
スタ用のＰ型埋込層及び前記第一領域に隣接するＰ型チ
ャンネルストップを形成するためにマスキングし且つＰ
型ドーパントを注入し、前記基板上にＮ型エピタキシャ
ルシリコン層を形成し、前記第一領域のベース領域とシ
ンクとの間のみならず、前記第一、第二及び第三領域に
隣接してフィールド酸化物領域を形成し、マスキングを
し且つＮ型ドーパントを前記シンク領域内に第一ドーパ
ント濃度へ注入し、マスキングし且つＮ型ドーパントを
前記第三領域内に第二ドーパント濃度へ注入し、前記Ｎ
ＭＯＳ及びＰＭＯＳトランジスタのスレッシュホールド
電圧を調整するために前記第二及び第三領域内にＰ型ド
ーパントを注入し、前記エピタキシャル層上にゲート酸
化物層を形成し、前記ゲート酸化物層上に第一ポリシリ
コン層を形成し、マスキングし且つ前記第一ポリシリコ
ン層及び前記酸化物層をエッチングして前記ＮＭＯＳ及
びＰＭＯＳトランジスタ用のゲート酸化物領域を形成し
、前記第一ポリシリコン層及び前記エピタキシャル層上
に第二ポリシリコン層を形成し、マスキングし且つＮ型
及びＰ型ドーパントを前記ポリシリコン層内に注入し且
つ前記ポリシリコン層をエッチングして前記バイポーラ
トランジスタ用のエミッタ、ベース、コレクタコンタク
ト、前記ＮＭＯＳ及びＰＭＯＳトランジスタ用のソース
及びドレインコンタクト、前記ＮＭＯＳ及びＰＭＯＳト
ランジスタ用のゲートポリシリコン領域を形成し、Ｎ型
ドーパントを注入して前記ＮＭＯＳトランジスタ内に軽
度にドープした拡散を形成し、マスキングすると共にボ
ロンを注入して前記ＰＭＯＳ及びバイポーラトランジス
タ用の軽度にドープした拡散を形成し、前記バイポーラ
トランジスタのエミッタ、ベース、コレクタコンタクト
、前記ＮＭＯＳ及びＰＭＯＳトランジスタのソース及び
ドレインコンタクト、前記ＮＭＯＳ及びＰＭＯＳトラン
ジスタのゲートポリシリコン領域上に側壁酸化物を形成
し、前記エミッタコンタクト及びゲートポリシリコン領
域上の側壁酸化物をマスキングし且つ露出された領域か
ら側壁酸化物を除去し、前記第一及び第三領域内にＰ型
ドーパントを注入し、前記第二領域内にＮ型ドーパント
を注入し、少なくとも前記第一、第二及び第三領域に亘
って耐火性金属層を形成し且つ前記耐火性金属がシリコ
ンとコンタクトする箇所において金属シリサイドを形成
するように前記基板を加熱し、少なくとも前記第一、第
二及び第三領域から未反応の金属を除去し、且つ前記Ｎ
ＭＯＳ、ＰＭＯＳ及びバイポーラトランジスタ用の相互
接続システムを形成する、上記各ステップを有している
。
ル電界効果装置を形成する全体的な方法も提供されてい
る。該基板は、バイポーラトランジスタ用の第一領域と
、ＮＭＯＳトランジスタ用の第二領域と、ＰＭＯＳトラ
ンジスタ用の第三領域とを有している。この方法は、Ｐ
型半導体基板において、前記ＰＭＯＳ及びバイポーラト
ランジスタ用のＮ型埋込層を形成するためにマスキング
し且つＮ型ドーパントを注入し、前記ＮＭＯＳトランジ
スタ用のＰ型埋込層及び前記第一領域に隣接するＰ型チ
ャンネルストップを形成するためにマスキングし且つＰ
型ドーパントを注入し、前記基板上にＮ型エピタキシャ
ルシリコン層を形成し、前記第一領域のベース領域とシ
ンクとの間のみならず、前記第一、第二及び第三領域に
隣接してフィールド酸化物領域を形成し、マスキングを
し且つＮ型ドーパントを前記シンク領域内に第一ドーパ
ント濃度へ注入し、マスキングし且つＮ型ドーパントを
前記第三領域内に第二ドーパント濃度へ注入し、前記Ｎ
ＭＯＳ及びＰＭＯＳトランジスタのスレッシュホールド
電圧を調整するために前記第二及び第三領域内にＰ型ド
ーパントを注入し、前記エピタキシャル層上にゲート酸
化物層を形成し、前記ゲート酸化物層上に第一ポリシリ
コン層を形成し、マスキングし且つ前記第一ポリシリコ
ン層及び前記酸化物層をエッチングして前記ＮＭＯＳ及
びＰＭＯＳトランジスタ用のゲート酸化物領域を形成し
、前記第一ポリシリコン層及び前記エピタキシャル層上
に第二ポリシリコン層を形成し、マスキングし且つＮ型
及びＰ型ドーパントを前記ポリシリコン層内に注入し且
つ前記ポリシリコン層をエッチングして前記バイポーラ
トランジスタ用のエミッタ、ベース、コレクタコンタク
ト、前記ＮＭＯＳ及びＰＭＯＳトランジスタ用のソース
及びドレインコンタクト、前記ＮＭＯＳ及びＰＭＯＳト
ランジスタ用のゲートポリシリコン領域を形成し、Ｎ型
ドーパントを注入して前記ＮＭＯＳトランジスタ内に軽
度にドープした拡散を形成し、マスキングすると共にボ
ロンを注入して前記ＰＭＯＳ及びバイポーラトランジス
タ用の軽度にドープした拡散を形成し、前記バイポーラ
トランジスタのエミッタ、ベース、コレクタコンタクト
、前記ＮＭＯＳ及びＰＭＯＳトランジスタのソース及び
ドレインコンタクト、前記ＮＭＯＳ及びＰＭＯＳトラン
ジスタのゲートポリシリコン領域上に側壁酸化物を形成
し、前記エミッタコンタクト及びゲートポリシリコン領
域上の側壁酸化物をマスキングし且つ露出された領域か
ら側壁酸化物を除去し、前記第一及び第三領域内にＰ型
ドーパントを注入し、前記第二領域内にＮ型ドーパント
を注入し、少なくとも前記第一、第二及び第三領域に亘
って耐火性金属層を形成し且つ前記耐火性金属がシリコ
ンとコンタクトする箇所において金属シリサイドを形成
するように前記基板を加熱し、少なくとも前記第一、第
二及び第三領域から未反応の金属を除去し、且つ前記Ｎ
ＭＯＳ、ＰＭＯＳ及びバイポーラトランジスタ用の相互
接続システムを形成する、上記各ステップを有している
。
【００１０】
【実施例】概説
図１は、本発明の一実施例に基づいて構成されたＢｉＣ
ＭＯＳ装置の概略断面図を示している。この装置は、バ
イポーラトランジスタ２（それは、図１に示した実施例
においては、ＮＰＮトランジスタである）と、Ｎチャン
ネルＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）４及びＰチ
ャンネルＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）６を同
一の基板内に有している。ＮＭＯＳトランジスタ４及び
ＰＭＯＳトランジスタ６は、適宜、接続されてＣＭＯＳ
構成８を形成している。
ＭＯＳ装置の概略断面図を示している。この装置は、バ
イポーラトランジスタ２（それは、図１に示した実施例
においては、ＮＰＮトランジスタである）と、Ｎチャン
ネルＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）４及びＰチ
ャンネルＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）６を同
一の基板内に有している。ＮＭＯＳトランジスタ４及び
ＰＭＯＳトランジスタ６は、適宜、接続されてＣＭＯＳ
構成８を形成している。
【００１１】これらの装置は、基板１０上に形成されて
いる。図１に示した実施例においては、基板はＰ型基板
であって、約１×１０１３乃至１×１０１６原子数／ｃ
ｍ３の間のドーパント濃度を有しており、尚好適なドー
パント濃度は２×１０１４乃至３×１０１５原子数／ｃ
ｍ３の範囲内である。基板の上に減圧ドープＮ型エピタ
キシャルシリコンを成長させ、その中にこれらの装置を
形成する。
いる。図１に示した実施例においては、基板はＰ型基板
であって、約１×１０１３乃至１×１０１６原子数／ｃ
ｍ３の間のドーパント濃度を有しており、尚好適なドー
パント濃度は２×１０１４乃至３×１０１５原子数／ｃ
ｍ３の範囲内である。基板の上に減圧ドープＮ型エピタ
キシャルシリコンを成長させ、その中にこれらの装置を
形成する。
【００１２】ほとんどの実施例において、ＮＭＯＳトラ
ンジスタ４は、Ｐ＋タブ乃至はＰウエル１２内に形成さ
れ、且つＰＭＯＳトランジスタ６はＮ＋タブ乃至はＮウ
エル１４内に形成される。好適実施例においては、Ｎウ
エル１４はグレードされており且つ約１×１０１６乃至
２×１０１９原子数／ｃｍ３の間の濃度ヘドープされて
おり、その好適な濃度は約２×１０１６乃至５×１０１
６原子数／ｃｍ３である。Ｐウエル１２はグレードされ
ており、且つ約１×１０１６乃至１×１０１８の間の一
般的な濃度ヘドープされており、尚好適な濃度範囲は約
５×１０１６乃至７×１０１７原子数／ｃｍ３である。 しかしながら、本発明の技術的範囲を逸脱することなし
に、広範囲のドーパント濃度を使用することが可能であ
ることは勿論である。ウエル１２及び１４は、相補的導
電型の装置を単一の基板上に形成することを可能として
いる。
ンジスタ４は、Ｐ＋タブ乃至はＰウエル１２内に形成さ
れ、且つＰＭＯＳトランジスタ６はＮ＋タブ乃至はＮウ
エル１４内に形成される。好適実施例においては、Ｎウ
エル１４はグレードされており且つ約１×１０１６乃至
２×１０１９原子数／ｃｍ３の間の濃度ヘドープされて
おり、その好適な濃度は約２×１０１６乃至５×１０１
６原子数／ｃｍ３である。Ｐウエル１２はグレードされ
ており、且つ約１×１０１６乃至１×１０１８の間の一
般的な濃度ヘドープされており、尚好適な濃度範囲は約
５×１０１６乃至７×１０１７原子数／ｃｍ３である。 しかしながら、本発明の技術的範囲を逸脱することなし
に、広範囲のドーパント濃度を使用することが可能であ
ることは勿論である。ウエル１２及び１４は、相補的導
電型の装置を単一の基板上に形成することを可能として
いる。
【００１３】ＮＰＮトランジスタ２は、高度にドープし
た埋込層１６とコレクタシンク１７とが設けられており
、それらは一体になってコレクタコンタクト２０とベー
ス１８との間に低抵抗接続領域を与えている。好適実施
例においては、埋込層１６及びシンク１７は、約１×１
０１７乃至１×１０２０原子数／ｃｍ３の間の濃度へド
ープされており、尚その好適な範囲は約５×１０１８乃
至１×１０２０原子数／ｃｍ３である。Ｐ＋チャンネル
ストップ１９が、ＮＰＮトランジスタと隣接する装置と
の間に設けられており、埋込層１６を隣接する装置と接
続させるような軽度にドープした基板の表面反転を防止
している。ＮＭＯＳトランジスタ４とＰＭＯＳトランジ
スタ６との間、シンク１７とベース１８との間、ＮＰＮ
トランジスタとＮＭＯＳトランジスタとの間、及び図１
に示したトランジスタと隣接するトランジスタとの間に
おいて、それぞれ、酸化物分離領域２２ａ，２２ｂ，２
２ｃ，２２ｄが設けられており、それらは、典型的には
、例えばデバイス（装置）分離のためのＳｉＯ２である
。
た埋込層１６とコレクタシンク１７とが設けられており
、それらは一体になってコレクタコンタクト２０とベー
ス１８との間に低抵抗接続領域を与えている。好適実施
例においては、埋込層１６及びシンク１７は、約１×１
０１７乃至１×１０２０原子数／ｃｍ３の間の濃度へド
ープされており、尚その好適な範囲は約５×１０１８乃
至１×１０２０原子数／ｃｍ３である。Ｐ＋チャンネル
ストップ１９が、ＮＰＮトランジスタと隣接する装置と
の間に設けられており、埋込層１６を隣接する装置と接
続させるような軽度にドープした基板の表面反転を防止
している。ＮＭＯＳトランジスタ４とＰＭＯＳトランジ
スタ６との間、シンク１７とベース１８との間、ＮＰＮ
トランジスタとＮＭＯＳトランジスタとの間、及び図１
に示したトランジスタと隣接するトランジスタとの間に
おいて、それぞれ、酸化物分離領域２２ａ，２２ｂ，２
２ｃ，２２ｄが設けられており、それらは、典型的には
、例えばデバイス（装置）分離のためのＳｉＯ２である
。
【００１４】本装置の表面に沿って且つ付着した多結晶
シリコン（ポリシリコン）からなる単一層から形成した
、抵抗２４、ベースコンタクト２６、エミッタコンタク
ト２７ａ、コレクタコンタクト２０、ＮＭＯＳドレイン
コンタクト２８、ＮＭＯＳゲート３０、ＮＭＯＳソース
／ウエルタップ３２ａ、ＰＭＯＳドレイン３２ｂ、ＰＭ
ＯＳゲート３４、ＰＭＯＳソース／ウエルタップコンタ
クト３６が設けられている。エミッタ領域２７ｂは、エ
ミッタコンタクト２７ａから単結晶エピタキシャル層内
に拡散されている。理解すべきことであるが、領域２７
ａがここではエミッタコンタクトとして言及されている
が、この領域は、当業者によって、しばしば、エミッタ
として言及されるものである。これらの用語が違うこと
を意味するものを意図するものではない。
シリコン（ポリシリコン）からなる単一層から形成した
、抵抗２４、ベースコンタクト２６、エミッタコンタク
ト２７ａ、コレクタコンタクト２０、ＮＭＯＳドレイン
コンタクト２８、ＮＭＯＳゲート３０、ＮＭＯＳソース
／ウエルタップ３２ａ、ＰＭＯＳドレイン３２ｂ、ＰＭ
ＯＳゲート３４、ＰＭＯＳソース／ウエルタップコンタ
クト３６が設けられている。エミッタ領域２７ｂは、エ
ミッタコンタクト２７ａから単結晶エピタキシャル層内
に拡散されている。理解すべきことであるが、領域２７
ａがここではエミッタコンタクトとして言及されている
が、この領域は、当業者によって、しばしば、エミッタ
として言及されるものである。これらの用語が違うこと
を意味するものを意図するものではない。
【００１５】ＮＭＯＳ及びＰＭＯＳトランジスタゲート
の下側に薄いゲート酸化物層が設けられており、且つＮ
ＭＯＳ及びＰＭＯＳゲート上に側壁酸化物４２が設けら
れている。好適実施例においては、ＮＭＯＳゲートが高
度にドープした注入Ｎ＋ポリシリコンから形成されてお
り、一方ＰＭＯＳゲートはＮ＋又はＰ＋に注入したポリ
シリコンから形成することが可能である。ＰＭＯＳゲー
トにおいてはＮ型ドーパントが好適である。なぜならば
、Ｎ＋は、より高いキャリア移動度を持った埋め込みチ
ャンネル装置を与え、一方Ｐ＋は表面チャンネル装置を
与えるからである。側壁酸化物４４が、バイポーラエミ
ッタ２７の側壁上に設けられている。
の下側に薄いゲート酸化物層が設けられており、且つＮ
ＭＯＳ及びＰＭＯＳゲート上に側壁酸化物４２が設けら
れている。好適実施例においては、ＮＭＯＳゲートが高
度にドープした注入Ｎ＋ポリシリコンから形成されてお
り、一方ＰＭＯＳゲートはＮ＋又はＰ＋に注入したポリ
シリコンから形成することが可能である。ＰＭＯＳゲー
トにおいてはＮ型ドーパントが好適である。なぜならば
、Ｎ＋は、より高いキャリア移動度を持った埋め込みチ
ャンネル装置を与え、一方Ｐ＋は表面チャンネル装置を
与えるからである。側壁酸化物４４が、バイポーラエミ
ッタ２７の側壁上に設けられている。
【００１６】シリサイドコンタクト４６などのような金
属コンタクト（即ち、金属を有するコンタクト）が、Ｐ
＋バイポーラトランジスタベースコレクタ２６上に形成
されている。このシリサイドコンタクトは、ベースコン
タクトの上部部分をカバーし、ベースコンタクトの側壁
をカバーし、且つベース領域の水平上表面をベースコン
タクトの側壁からエミッタの側壁酸化物に至るまでカバ
ーしている。別のシリサイドコンタクト４８が、側壁ス
ペーサ酸化物領域４４の間においてエミッタ２７の上部
部分に沿って設けられている。ここに示した耐火性金属
コンタクトは、該コンタクトの固有抵抗を減少させ、従
って装置の速度を向上させる。
属コンタクト（即ち、金属を有するコンタクト）が、Ｐ
＋バイポーラトランジスタベースコレクタ２６上に形成
されている。このシリサイドコンタクトは、ベースコン
タクトの上部部分をカバーし、ベースコンタクトの側壁
をカバーし、且つベース領域の水平上表面をベースコン
タクトの側壁からエミッタの側壁酸化物に至るまでカバ
ーしている。別のシリサイドコンタクト４８が、側壁ス
ペーサ酸化物領域４４の間においてエミッタ２７の上部
部分に沿って設けられている。ここに示した耐火性金属
コンタクトは、該コンタクトの固有抵抗を減少させ、従
って装置の速度を向上させる。
【００１７】同様に、シリサイドコンタクトは、ポリシ
リコンコレクタコンタクト２０、ＮＭＯＳゲート３０、
ＰＭＯＳゲート３４、Ｐ＋／Ｎ＋ソース及びドレイン多
結晶コンタクト２８，３２，３６に対して設けられてい
る。エミッタ２７に対するコンタクトのように、ＮＭＯ
Ｓ及びＰＭＯＳゲート用のシリサイドコンタクト５０及
び５２は、それぞれ、側壁酸化物から側壁酸化物へ延在
するに過ぎない。逆に、ＮＭＯＳ及びＰＭＯＳソース及
びドレインコンタクト用のシリサイドコンタクト５４ａ
，５４ｂ，５４ｃ，５４ｄは、ポリシリコンコンタクト
の側壁をカバーし、且つゲート３０及び３４の側壁酸化
物に至るまでソース／ドレインの水平部分に沿って延在
する。該コレクタコンタクト用のシリサイド５５は、そ
のコンタクトの側壁をフィールド酸化物領域２２ｂ及び
２２ｃに至るまでカバーしており、且つそのコレクタコ
ンタクトの上表面をカバーしている。
リコンコレクタコンタクト２０、ＮＭＯＳゲート３０、
ＰＭＯＳゲート３４、Ｐ＋／Ｎ＋ソース及びドレイン多
結晶コンタクト２８，３２，３６に対して設けられてい
る。エミッタ２７に対するコンタクトのように、ＮＭＯ
Ｓ及びＰＭＯＳゲート用のシリサイドコンタクト５０及
び５２は、それぞれ、側壁酸化物から側壁酸化物へ延在
するに過ぎない。逆に、ＮＭＯＳ及びＰＭＯＳソース及
びドレインコンタクト用のシリサイドコンタクト５４ａ
，５４ｂ，５４ｃ，５４ｄは、ポリシリコンコンタクト
の側壁をカバーし、且つゲート３０及び３４の側壁酸化
物に至るまでソース／ドレインの水平部分に沿って延在
する。該コレクタコンタクト用のシリサイド５５は、そ
のコンタクトの側壁をフィールド酸化物領域２２ｂ及び
２２ｃに至るまでカバーしており、且つそのコレクタコ
ンタクトの上表面をカバーしている。
【００１８】本構成体は、更に、相互接続のために使用
される金属層５８からそれぞれのデバイス即ち装置を絶
縁するために厚い（０．８乃至１．３ミクロン、好適に
は約１．３ミクロン）酸化物層５６を有している。オプ
ションとして、タングステンプラグ８０を設けて、第一
金属層と種々のシリサイド領域との間において酸化物層
５６内の孔内に充填することが可能である。付加的な金
属／酸化物相互接続層８２を設け、その上にパッシベー
ション層８４を設けることも可能である。 ＢｉＣＭＯＳ装置の製造シーケンス 図２乃至２３は、図１に示したＢｉＣＭＯＳ装置の製造
方法のシーケンスを示している。特に、図２は、その製
造方法の第一段階における本装置の断面を示している。 この段階に達するために、基板を前処理し且つスクリー
ン酸化物層を形成する。次いで、砒素、アンチモンなど
でＮ＋タブ乃至はウエル１４及びＮＰＮ埋込層１６の同
時的注入を行なうために本装置をマスクする。領域１４
及び１６を形成するために使用される注入エネルギは、
好適には、約５０乃至２００ＫｅＶであり、好適な範囲
は約６０乃至８０ＫｅＶの間であって、領域１４及び１
６のドーパント濃度は約５×１０１７乃至２×１０２０
原子数／ｃｍ３の間に設定し、尚好適なドーパント濃度
の範囲は約１×１０１９乃至１×１０２０原子数／ｃｍ
３である。次いで、該埋込層をアニールし且つ更に酸化
させる。図示した如く、Ｎ＋領域上において酸化物は幾
分より厚く成長される。
される金属層５８からそれぞれのデバイス即ち装置を絶
縁するために厚い（０．８乃至１．３ミクロン、好適に
は約１．３ミクロン）酸化物層５６を有している。オプ
ションとして、タングステンプラグ８０を設けて、第一
金属層と種々のシリサイド領域との間において酸化物層
５６内の孔内に充填することが可能である。付加的な金
属／酸化物相互接続層８２を設け、その上にパッシベー
ション層８４を設けることも可能である。 ＢｉＣＭＯＳ装置の製造シーケンス 図２乃至２３は、図１に示したＢｉＣＭＯＳ装置の製造
方法のシーケンスを示している。特に、図２は、その製
造方法の第一段階における本装置の断面を示している。 この段階に達するために、基板を前処理し且つスクリー
ン酸化物層を形成する。次いで、砒素、アンチモンなど
でＮ＋タブ乃至はウエル１４及びＮＰＮ埋込層１６の同
時的注入を行なうために本装置をマスクする。領域１４
及び１６を形成するために使用される注入エネルギは、
好適には、約５０乃至２００ＫｅＶであり、好適な範囲
は約６０乃至８０ＫｅＶの間であって、領域１４及び１
６のドーパント濃度は約５×１０１７乃至２×１０２０
原子数／ｃｍ３の間に設定し、尚好適なドーパント濃度
の範囲は約１×１０１９乃至１×１０２０原子数／ｃｍ
３である。次いで、該埋込層をアニールし且つ更に酸化
させる。図示した如く、Ｎ＋領域上において酸化物は幾
分より厚く成長される。
【００１９】Ｎ＋領域１４及び１６を形成した後に、本
装置を、次いで、図３に示した如く、Ｐ＋チャンネルス
トップ１９及びＮＭＯＳタブ乃至はウエル１２の同時的
な形成のためにマスクする。領域１９及び１２を形成す
るために使用される注入エネルギは、好適には、約５０
乃至２００ＫｅＶの間であり、且つその好適な範囲は１
４０乃至２００ＫｅＶの範囲であって、Ｐ＋埋込層のド
ーパント濃度は約１×１０１７乃至１×１０１８原子数
／ｃｍ３の間に設定する。このＰ＋領域は、好適には、
ボロンでドープする。
装置を、次いで、図３に示した如く、Ｐ＋チャンネルス
トップ１９及びＮＭＯＳタブ乃至はウエル１２の同時的
な形成のためにマスクする。領域１９及び１２を形成す
るために使用される注入エネルギは、好適には、約５０
乃至２００ＫｅＶの間であり、且つその好適な範囲は１
４０乃至２００ＫｅＶの範囲であって、Ｐ＋埋込層のド
ーパント濃度は約１×１０１７乃至１×１０１８原子数
／ｃｍ３の間に設定する。このＰ＋領域は、好適には、
ボロンでドープする。
【００２０】図４に示した如く、次いで、該チャンネル
ストップマスク及び酸化物を除去し、且つ該基板の表面
に亘って、例えば約１．１ミクロンの厚さを持ったドー
プしたＮ型エピタキシャルシリコン層２１を成長させる
。熱酸化物と窒化物のサンドイッチ層を付着形成した後
に、酸化物領域２２ａ，２２ｂ，２２ｃ，２２ｄを形成
すべき箇所においてエピタキシャルシリコンを露出させ
且つ本装置の活性領域を保護するために、該表面上にホ
トレジストマスクを形成する。該酸化物領域は、一実施
例においては、公知の「ＳＷＡＭＩ」プロセスを使用し
て形成する。このプロセスは、シリコンエッチ手順及び
深さを変えることにより、且つ異なった酸化物／窒化物
／酸化物側壁層を選択することによって修正することが
可能である。
ストップマスク及び酸化物を除去し、且つ該基板の表面
に亘って、例えば約１．１ミクロンの厚さを持ったドー
プしたＮ型エピタキシャルシリコン層２１を成長させる
。熱酸化物と窒化物のサンドイッチ層を付着形成した後
に、酸化物領域２２ａ，２２ｂ，２２ｃ，２２ｄを形成
すべき箇所においてエピタキシャルシリコンを露出させ
且つ本装置の活性領域を保護するために、該表面上にホ
トレジストマスクを形成する。該酸化物領域は、一実施
例においては、公知の「ＳＷＡＭＩ」プロセスを使用し
て形成する。このプロセスは、シリコンエッチ手順及び
深さを変えることにより、且つ異なった酸化物／窒化物
／酸化物側壁層を選択することによって修正することが
可能である。
【００２１】特に、一実施例においては、このシリコン
をマスクし、且つ、図５に示した如く、プラズマエッチ
ングを使用して例えば約３０００オングストロームの深
さへエッチングする。次いで、そのレジストを除去し、
且つ第二熱酸化物層（約４００オングストローム）、第
二窒化物層（約６００オングストローム）及び第三付着
酸化物層（約１８００オングストローム）を本装置上に
形成する。第二プラズマエッチングを使用して約７５０
オングストロームの付加的なシリコンを除去し、実質的
に図６に示した如き構成の装置とする。次いで、残存す
る側壁酸化物を除去し、且つ次いで該基板を高圧力（例
えば、１０気圧）酸化雰囲気中において酸化させて、必
要なフィールド酸化膜を成長させ、図７に示した如き装
置の構成とさせる。
をマスクし、且つ、図５に示した如く、プラズマエッチ
ングを使用して例えば約３０００オングストロームの深
さへエッチングする。次いで、そのレジストを除去し、
且つ第二熱酸化物層（約４００オングストローム）、第
二窒化物層（約６００オングストローム）及び第三付着
酸化物層（約１８００オングストローム）を本装置上に
形成する。第二プラズマエッチングを使用して約７５０
オングストロームの付加的なシリコンを除去し、実質的
に図６に示した如き構成の装置とする。次いで、残存す
る側壁酸化物を除去し、且つ次いで該基板を高圧力（例
えば、１０気圧）酸化雰囲気中において酸化させて、必
要なフィールド酸化膜を成長させ、図７に示した如き装
置の構成とさせる。
【００２２】その後に、該窒化物を剥離し且つ、図８に
示した如く、基板の表面上に、約２５０オングストロー
ムの厚さを持った成長させたスクリーン酸化物層を形成
する。次いでマスクを形成し、シンク領域１７のみを露
出させる。図９に示した如く、次いで、ドーパントとし
て燐を使用しドーズが約１×１０１４乃至１×１０１６
の間であり注入エネルギが約１００乃至１９０ＫｅＶを
使用してシンク注入を行なう。その結果得られるシンク
領域１７におけるドーパント濃度は、約１×１０１８乃
至１×１０２０原子数／ｃｍ３の間である。次いで、該
シンクマスクを除去し、且つ別のマスク／イオン注入を
行なって、該ＰＭＯＳトランジスタのウエル及びチャン
ネル領域を、図９に示した如く、ドーパントとして燐を
使用して約１×１０１６乃至５×１０１６原子数／ｃｍ
３の間の濃度へドープする。好適実施例においては、こ
のＰＭＯＳウエル領域のために使用される注入エネルギ
は約５０乃至２００ＫｅＶの間であり、好適なエネルギ
範囲は約１００乃至２００ＫｅＶである。その結果得ら
れるＮウエルのエピタキシャルチャンネル領域内の正味
のドーパント濃度は約１×１０１６乃至５×１０１６原
子数／ｃｍ３の間である。次いで、該シンク及びＮウエ
ルをアニールし、且つ窒素中において従来の熱サイクル
によって加熱することによりドライブインさせる。
示した如く、基板の表面上に、約２５０オングストロー
ムの厚さを持った成長させたスクリーン酸化物層を形成
する。次いでマスクを形成し、シンク領域１７のみを露
出させる。図９に示した如く、次いで、ドーパントとし
て燐を使用しドーズが約１×１０１４乃至１×１０１６
の間であり注入エネルギが約１００乃至１９０ＫｅＶを
使用してシンク注入を行なう。その結果得られるシンク
領域１７におけるドーパント濃度は、約１×１０１８乃
至１×１０２０原子数／ｃｍ３の間である。次いで、該
シンクマスクを除去し、且つ別のマスク／イオン注入を
行なって、該ＰＭＯＳトランジスタのウエル及びチャン
ネル領域を、図９に示した如く、ドーパントとして燐を
使用して約１×１０１６乃至５×１０１６原子数／ｃｍ
３の間の濃度へドープする。好適実施例においては、こ
のＰＭＯＳウエル領域のために使用される注入エネルギ
は約５０乃至２００ＫｅＶの間であり、好適なエネルギ
範囲は約１００乃至２００ＫｅＶである。その結果得ら
れるＮウエルのエピタキシャルチャンネル領域内の正味
のドーパント濃度は約１×１０１６乃至５×１０１６原
子数／ｃｍ３の間である。次いで、該シンク及びＮウエ
ルをアニールし、且つ窒素中において従来の熱サイクル
によって加熱することによりドライブインさせる。
【００２３】その後に、該基板の表面上にマスクを形成
し、ＮＭＯＳ及びＰＭＯＳトランジスタ領域のみを露出
させる。このマスクは、図１０に示した如くスレッシュ
ホールド電圧注入のために使用される。この注入は、必
要に応じＮＭＯＳ及びＰＭＯＳトランジスタのスレッシ
ュホールド電圧を調節するために使用され、典型的に約
｜０．６｜及び｜１．０｜Ｖの間に調節される。好適実
施例においては、このスレッシュホールド電圧注入は、
約１×１０１３乃至５×１０１３の間のドーズで好適に
は３０乃至６０ＫｅＶのエネルギを使用したボロンの注
入である。該ボロン及びＰウエルからの上方拡散するＰ
＋が、ＮＭＯＳトランジスタに対するスレッシュホール
ド電圧を設定する。このスレッシュホールド電圧注入は
、Ｎウエル注入と共に、ＰＭＯＳスレッシュホールド電
圧を設定する。好適実施例においては、このスレッシュ
ホールド電圧注入が、究極的に、ＮＭＯＳトランジスタ
に対して０．７５±０．１及びＰＭＯＳトランジスタに
対して−０．８５±０．１のスレッシュホールド電圧を
持ったトランジスタを与える。
し、ＮＭＯＳ及びＰＭＯＳトランジスタ領域のみを露出
させる。このマスクは、図１０に示した如くスレッシュ
ホールド電圧注入のために使用される。この注入は、必
要に応じＮＭＯＳ及びＰＭＯＳトランジスタのスレッシ
ュホールド電圧を調節するために使用され、典型的に約
｜０．６｜及び｜１．０｜Ｖの間に調節される。好適実
施例においては、このスレッシュホールド電圧注入は、
約１×１０１３乃至５×１０１３の間のドーズで好適に
は３０乃至６０ＫｅＶのエネルギを使用したボロンの注
入である。該ボロン及びＰウエルからの上方拡散するＰ
＋が、ＮＭＯＳトランジスタに対するスレッシュホール
ド電圧を設定する。このスレッシュホールド電圧注入は
、Ｎウエル注入と共に、ＰＭＯＳスレッシュホールド電
圧を設定する。好適実施例においては、このスレッシュ
ホールド電圧注入が、究極的に、ＮＭＯＳトランジスタ
に対して０．７５±０．１及びＰＭＯＳトランジスタに
対して−０．８５±０．１のスレッシュホールド電圧を
持ったトランジスタを与える。
【００２４】図１１を参照すると、次いで、スクリーン
酸化物を剥離し、且つ薄い（１３５乃至１６５オングス
トロームの程度）ゲート酸化物層８６を、公知の方法を
使用して、成長させる。次いで、この薄いゲート酸化物
層の上に、薄い（４００乃至６００オングストロームの
程度）ポリシリコン層８８を付着形成し、且つ該ポリシ
リコン層上にマスク６２を形成してＮＭＯＳ及びＰＭＯ
Ｓゲートを画定する。プラズマエッチングを行なって、
ＮＭＯＳ及びＰＭＯＳゲート酸化物領域上以外の基板の
全ての領域から不所望のポリシリコンを除去する。次い
で、ウェットエッチングを使用して下側に存在する酸化
物を除去する。この薄いポリシリコン層によってゲート
酸化物を保護することにより、著しく欠陥の少ないＭＯ
Ｓゲートが得られる。なぜならば、該ゲートは直接ホト
レジストに露呈されることがないからである。
酸化物を剥離し、且つ薄い（１３５乃至１６５オングス
トロームの程度）ゲート酸化物層８６を、公知の方法を
使用して、成長させる。次いで、この薄いゲート酸化物
層の上に、薄い（４００乃至６００オングストロームの
程度）ポリシリコン層８８を付着形成し、且つ該ポリシ
リコン層上にマスク６２を形成してＮＭＯＳ及びＰＭＯ
Ｓゲートを画定する。プラズマエッチングを行なって、
ＮＭＯＳ及びＰＭＯＳゲート酸化物領域上以外の基板の
全ての領域から不所望のポリシリコンを除去する。次い
で、ウェットエッチングを使用して下側に存在する酸化
物を除去する。この薄いポリシリコン層によってゲート
酸化物を保護することにより、著しく欠陥の少ないＭＯ
Ｓゲートが得られる。なぜならば、該ゲートは直接ホト
レジストに露呈されることがないからである。
【００２５】図１２は、処理ステップの次のシーケンス
を示している。該ゲート酸化物マスクを除去し、且つ約
１０００乃至４０００オングストロームの厚さで好適に
は約３２００オングストロームの厚さを有する別の真性
ポリシリコン層６４を基板の全表面上に付着形成し、且
つポリシリコン層６４を熱酸化してキャップ酸化物層６
６を形成する。次いで、これらのデバイスをホトレジス
トでマスクして、少なくともバイポーラトランジスタの
ベース領域と抵抗の軽度にドープした領域とを露出させ
る。幾つかの実施例においては、ＮＭＯＳ及びＰＭＯＳ
トランジスタ領域のみをマスクによって保護する。次い
で、図１３に示した如くベース注入を行ない、且つ該ベ
ースをアニールする。好適実施例においては、このベー
ス注入は、約３０乃至１００ＫｅＶの間のエネルギで好
適には約３０乃至５０ＫｅＶの間の注入エネルギを使用
する。この注入のドーズは、好適には、約３×１０１３
乃至８×１０１５の間である。好適実施例においては、
このアニールは、３０分乃至６０分の間基板を９００乃
至９５０℃の温度に加熱することによって行ない、その
結果、約１０００乃至２０００オングストロームの間の
厚さを有し且つ約１×１０１８乃至１×１０１９原子数
／ｃｍ３の間のドーパント濃度であって好適には約５×
１０１８原子数／ｃｍ３のドーパント濃度を持ったＰ−
ベース領域が得られる。
を示している。該ゲート酸化物マスクを除去し、且つ約
１０００乃至４０００オングストロームの厚さで好適に
は約３２００オングストロームの厚さを有する別の真性
ポリシリコン層６４を基板の全表面上に付着形成し、且
つポリシリコン層６４を熱酸化してキャップ酸化物層６
６を形成する。次いで、これらのデバイスをホトレジス
トでマスクして、少なくともバイポーラトランジスタの
ベース領域と抵抗の軽度にドープした領域とを露出させ
る。幾つかの実施例においては、ＮＭＯＳ及びＰＭＯＳ
トランジスタ領域のみをマスクによって保護する。次い
で、図１３に示した如くベース注入を行ない、且つ該ベ
ースをアニールする。好適実施例においては、このベー
ス注入は、約３０乃至１００ＫｅＶの間のエネルギで好
適には約３０乃至５０ＫｅＶの間の注入エネルギを使用
する。この注入のドーズは、好適には、約３×１０１３
乃至８×１０１５の間である。好適実施例においては、
このアニールは、３０分乃至６０分の間基板を９００乃
至９５０℃の温度に加熱することによって行ない、その
結果、約１０００乃至２０００オングストロームの間の
厚さを有し且つ約１×１０１８乃至１×１０１９原子数
／ｃｍ３の間のドーパント濃度であって好適には約５×
１０１８原子数／ｃｍ３のドーパント濃度を持ったＰ−
ベース領域が得られる。
【００２６】その後に、図１４に示した如く、マスクを
形成し、究極的に抵抗の一部、ベースコンタクト、コン
タクト３２を形成する領域７０ａ，７０ｂ，７０ｃ，７
０ｄを露出させる。これらの領域は、好適には、約１×
１０１９乃至１×１０２０原子数／ｃｍ３の間の濃度へ
Ｐ＋へドープするが、好適には、ボロンを使用して約６
×１０１９原子数／ｃｍ３のドーパント濃度とさせる。 このＰ＋マスクを除去し、且つ本装置の表面上に別のマ
スクを形成して、究極的にはバイポーラエミッタ、バイ
ポーラコレクタコンタクト、ソース／ドレインコンタク
ト、ＭＯＳトランジスタのゲートとして使用される領域
６８ａ，６８ｂ，６８ｃを露出させる。領域６８は、砒
素を使用して、約１００ＫｅＶのエネルギで、約５×１
０１９乃至１×１０２０原子数／ｃｍ３の間の濃度へＮ
＋にドープされる。上述した如く、ＰＭＯＳゲートは、
Ｎ＋又はＰ＋の何れかとすることが可能であり、従って
Ｎ＋又はＰ＋の何れかのマスク内に設けることが可能で
ある。次いで、約１０００乃至１２００オングストロー
ムの間の厚さを持った窒化物層６７を、下側に存在する
ポリシリコンのアンダーカットを防止すると共にリンク
注入がゲート及びエミッタ内に入ることを防止するため
に付着形成させる。次いでポリシリコン層６４を約１５
分間の間９００℃の温度でアニールする。
形成し、究極的に抵抗の一部、ベースコンタクト、コン
タクト３２を形成する領域７０ａ，７０ｂ，７０ｃ，７
０ｄを露出させる。これらの領域は、好適には、約１×
１０１９乃至１×１０２０原子数／ｃｍ３の間の濃度へ
Ｐ＋へドープするが、好適には、ボロンを使用して約６
×１０１９原子数／ｃｍ３のドーパント濃度とさせる。 このＰ＋マスクを除去し、且つ本装置の表面上に別のマ
スクを形成して、究極的にはバイポーラエミッタ、バイ
ポーラコレクタコンタクト、ソース／ドレインコンタク
ト、ＭＯＳトランジスタのゲートとして使用される領域
６８ａ，６８ｂ，６８ｃを露出させる。領域６８は、砒
素を使用して、約１００ＫｅＶのエネルギで、約５×１
０１９乃至１×１０２０原子数／ｃｍ３の間の濃度へＮ
＋にドープされる。上述した如く、ＰＭＯＳゲートは、
Ｎ＋又はＰ＋の何れかとすることが可能であり、従って
Ｎ＋又はＰ＋の何れかのマスク内に設けることが可能で
ある。次いで、約１０００乃至１２００オングストロー
ムの間の厚さを持った窒化物層６７を、下側に存在する
ポリシリコンのアンダーカットを防止すると共にリンク
注入がゲート及びエミッタ内に入ることを防止するため
に付着形成させる。次いでポリシリコン層６４を約１５
分間の間９００℃の温度でアニールする。
【００２７】次いで、該窒化物層の表面上にマスクを形
成して、バイポーラトランジスタのベース、エミッタ、
コレクタコンタクト及びＮＭＯＳ及びＰＭＯＳトランジ
スタのソース、ゲート、ドレインを保護する。塩素を使
用するドライエッチングを行なって、図１５に示した如
き構成とさせる。図示した如く、このエッチングは、Ｍ
ＯＳＦＥＴのゲートに隣接するエピタキシャル領域及び
バイポーラベースが約１０００乃至２０００オングスト
ロームだけ元のエピタキシャル表面の下側にエッチング
されるように行なわれる。
成して、バイポーラトランジスタのベース、エミッタ、
コレクタコンタクト及びＮＭＯＳ及びＰＭＯＳトランジ
スタのソース、ゲート、ドレインを保護する。塩素を使
用するドライエッチングを行なって、図１５に示した如
き構成とさせる。図示した如く、このエッチングは、Ｍ
ＯＳＦＥＴのゲートに隣接するエピタキシャル領域及び
バイポーラベースが約１０００乃至２０００オングスト
ロームだけ元のエピタキシャル表面の下側にエッチング
されるように行なわれる。
【００２８】次のシーケンスのステップを図１６に示し
てある。即ち、該エッチマスクを除去する。軽度にドー
プしたドレイン（ＬＤＤ）注入を行ない、その場合に、
ＮＭＯＳトランジスタのソース及びドレインが、約２０
乃至５０ＫｅＶの間の注入エネルギであって好適には約
２０乃至４０ＫｅＶの間の注入エネルギを使用して、例
えば燐などのようなＮ型ドーパントを使用して軽度に注
入を行なう。この注入によってソース及びドレイン領域
７２が得られ、該領域は、約５×１０１７乃至１×１０
１９原子数／ｃｍ３のドーパント濃度を有するＮＭＯＳ
ゲートへ自己整合されている。キャップ酸化物を成長さ
せる酸化ステップの後に、例えばＢＦ２などのようなド
ーパントを使用してＰ型ＬＤＤを、ＰＭＯＳトランジス
タのソース及びドレインとバイポーラトランジスタのベ
ース領域とをマスクによって露出した状態で、バイポー
ラトランジスタ及びＰＭＯＳトランジスタの表面全体に
亘って行なう。エミッタに対して自己整合されている一
層高度にドープされたＰ領域７４がバイポーラトランジ
スタのベース内に形成され、且つゲートに対して自己整
合された一層高度にドープされたＰ領域７６がＰＭＯＳ
トランジスタのゲートの周りに形成される。その結果領
域７４及び７６内に得られる正味のドーパント濃度は、
約５×１０１７乃至１×１０１９原子数／ｃｍ３の間で
ある。その注入エネルギは、好適には、約４０乃至６０
ＫｅＶの間である。図示した如く、一層高度にドープし
たウエル接続もＮＭＯＳ及びＰＭＯＳコンタクトから拡
散される。更に、エミッタ領域２７ｂが、上側に存在す
るエミッタコンタクト２７ａから拡散され、且つ高度に
ドープされた外因的ベース領域がベースコンタクトから
拡散される。
てある。即ち、該エッチマスクを除去する。軽度にドー
プしたドレイン（ＬＤＤ）注入を行ない、その場合に、
ＮＭＯＳトランジスタのソース及びドレインが、約２０
乃至５０ＫｅＶの間の注入エネルギであって好適には約
２０乃至４０ＫｅＶの間の注入エネルギを使用して、例
えば燐などのようなＮ型ドーパントを使用して軽度に注
入を行なう。この注入によってソース及びドレイン領域
７２が得られ、該領域は、約５×１０１７乃至１×１０
１９原子数／ｃｍ３のドーパント濃度を有するＮＭＯＳ
ゲートへ自己整合されている。キャップ酸化物を成長さ
せる酸化ステップの後に、例えばＢＦ２などのようなド
ーパントを使用してＰ型ＬＤＤを、ＰＭＯＳトランジス
タのソース及びドレインとバイポーラトランジスタのベ
ース領域とをマスクによって露出した状態で、バイポー
ラトランジスタ及びＰＭＯＳトランジスタの表面全体に
亘って行なう。エミッタに対して自己整合されている一
層高度にドープされたＰ領域７４がバイポーラトランジ
スタのベース内に形成され、且つゲートに対して自己整
合された一層高度にドープされたＰ領域７６がＰＭＯＳ
トランジスタのゲートの周りに形成される。その結果領
域７４及び７６内に得られる正味のドーパント濃度は、
約５×１０１７乃至１×１０１９原子数／ｃｍ３の間で
ある。その注入エネルギは、好適には、約４０乃至６０
ＫｅＶの間である。図示した如く、一層高度にドープし
たウエル接続もＮＭＯＳ及びＰＭＯＳコンタクトから拡
散される。更に、エミッタ領域２７ｂが、上側に存在す
るエミッタコンタクト２７ａから拡散され、且つ高度に
ドープされた外因的ベース領域がベースコンタクトから
拡散される。
【００２９】図１７を参照すると、窒化物を本装置の表
面から剥離し、且つ低温酸化（ＬＴＯ）付着を行なう。 本装置のシリサイド形成が所望されない領域上（例えば
、抵抗の中央部分の上）にシリサイド排除マスク（不図
示）を形成する。次いで酸化物をエッチバックし、ソー
スコンタクト、ドレインコンタクト、ゲート、エミッタ
、ベースコンタクト、コレクタコンタクトの露出した側
部上にスペーサ酸化物を残存させる。次いで、図１７に
示したマスクを、少なくともバイポーラエミッタ、ＮＭ
ＯＳ及びＰＭＯＳトランジスタのゲート、及び抵抗上の
側壁酸化物を保護するために、本装置上に形成させる。 本装置を、約１分間の間ＢＯＥでエッチングし、且つ、
図１８に示した如く、酸化物を、抵抗／ベースコンタク
ト、コレクタコンタクト、ＮＭＯＳ及びＰＭＯＳトラン
ジスタのソース及びドレインコンタクトの側壁から除去
する。別の実施例においては、例えば本願出願人の別の
出願（代理人番号８３３２−２３２）に開示されるプロ
セスに従ってポリシリコンの側壁上に側壁酸化物を選択
的に形成させる。
面から剥離し、且つ低温酸化（ＬＴＯ）付着を行なう。 本装置のシリサイド形成が所望されない領域上（例えば
、抵抗の中央部分の上）にシリサイド排除マスク（不図
示）を形成する。次いで酸化物をエッチバックし、ソー
スコンタクト、ドレインコンタクト、ゲート、エミッタ
、ベースコンタクト、コレクタコンタクトの露出した側
部上にスペーサ酸化物を残存させる。次いで、図１７に
示したマスクを、少なくともバイポーラエミッタ、ＮＭ
ＯＳ及びＰＭＯＳトランジスタのゲート、及び抵抗上の
側壁酸化物を保護するために、本装置上に形成させる。 本装置を、約１分間の間ＢＯＥでエッチングし、且つ、
図１８に示した如く、酸化物を、抵抗／ベースコンタク
ト、コレクタコンタクト、ＮＭＯＳ及びＰＭＯＳトラン
ジスタのソース及びドレインコンタクトの側壁から除去
する。別の実施例においては、例えば本願出願人の別の
出願（代理人番号８３３２−２３２）に開示されるプロ
セスに従ってポリシリコンの側壁上に側壁酸化物を選択
的に形成させる。
【００３０】図１９を参照すると、マスクを形成し、且
つ図１９に示した領域、即ちＰＭＯＳトランジスタのソ
ース／ドレイン領域及びバイポーラトランジスタの外因
的ベース領域において、高度のＰ＋（ＢＦ２）注入を行
なう。この注入の目的は、ソース／ドレイン及び外因的
ベース領域の抵抗を更に低下させることである。この注
入は、約４０乃至６０ＫｅＶの間のエネルギを使用する
。同様に、図２０に示した如く、ソース／ドレイン領域
を形成し且つそれらの抵抗を低下させる目的で、ＮＭＯ
Ｓトランジスタのソース／ドレインの領域においてＮ＋
（砒素）注入を行なう。この砒素注入は、約５０乃至１
００ＫｅＶの間のエネルギを使用する。次いで、オプシ
ョンによって、本装置を約１０分乃至３０分の間約９０
０乃至９５０℃の温度において、又は迅速熱アニールプ
ロセスを使用する場合には約１０乃至３０秒の間１００
０乃至１１００℃の温度において、アニールを行なう。
つ図１９に示した領域、即ちＰＭＯＳトランジスタのソ
ース／ドレイン領域及びバイポーラトランジスタの外因
的ベース領域において、高度のＰ＋（ＢＦ２）注入を行
なう。この注入の目的は、ソース／ドレイン及び外因的
ベース領域の抵抗を更に低下させることである。この注
入は、約４０乃至６０ＫｅＶの間のエネルギを使用する
。同様に、図２０に示した如く、ソース／ドレイン領域
を形成し且つそれらの抵抗を低下させる目的で、ＮＭＯ
Ｓトランジスタのソース／ドレインの領域においてＮ＋
（砒素）注入を行なう。この砒素注入は、約５０乃至１
００ＫｅＶの間のエネルギを使用する。次いで、オプシ
ョンによって、本装置を約１０分乃至３０分の間約９０
０乃至９５０℃の温度において、又は迅速熱アニールプ
ロセスを使用する場合には約１０乃至３０秒の間１００
０乃至１１００℃の温度において、アニールを行なう。
【００３１】次いで、本装置の表面全体に亘って、例え
ばチタン、モリブデン、タンタル、タングステンなどの
ような耐火性金属の耐火性金属層を付着形成させる。当
業者にとって公知の方法を使用して、該耐火性金属層を
加熱して、付着した金属がポリシリコンとコンタクトし
ている領域において金属シリサイドを形成させる。次い
で、残存する未反応の金属を本装置からエッチング除去
し、図２１に示した如き構成とさせる。図２１に示した
如く、バイポーラポリシリコンベースコンタクトは、そ
れらの水平上表面に亘って且つそれらの垂直側壁に沿っ
てシリサイド４６でカバー、即ち被覆されている。更に
、該シリサイドコンタクトは、垂直側壁から、エミッタ
の側壁酸化物に至るまで、単結晶ベースの水平上表面に
沿って延在している。エミッタのシリサイドコンタクト
４８は、一方の側壁酸化物から反対側の側壁酸化物に至
るまでエミッタコンタクトの水平上表面に亘って延在し
ている。コレクタコンタクト２０上のシリサイド８０は
、該コレクタコンタクトの両方の垂直側壁に沿って延在
しており、且つ該コンタクトの水平上表面に沿って延在
しており、フィールド酸化物領域２２ｂ，２２ｃで終端
している。ＮＭＯＳポリシリコンコンタクト２８上のシ
リサイド５４ａは、フィールド酸化物領域２２ｃから該
コンタクトの垂直側壁に沿って上側に延在しており、且
つその上表面に沿って延在し、且つ該コンタクトの垂直
側壁に沿って下側へＮＭＯＳトランジスタの単結晶ソー
ス領域に到達するまで延在している。更に、該シリサイ
ドは、ゲート側壁酸化物に達するまで、ソース／ドレイ
ン領域の水平上側部分に亘って該コンタクトから延在し
ている。同様に、バイポーラエミッタ、ＮＭＯＳトラン
ジスタのポリシリコンゲートは、一方の酸化物側壁から
反対側の酸化物側壁に至るまでその上表面に亘って延在
するシリサイド５０を有している。
ばチタン、モリブデン、タンタル、タングステンなどの
ような耐火性金属の耐火性金属層を付着形成させる。当
業者にとって公知の方法を使用して、該耐火性金属層を
加熱して、付着した金属がポリシリコンとコンタクトし
ている領域において金属シリサイドを形成させる。次い
で、残存する未反応の金属を本装置からエッチング除去
し、図２１に示した如き構成とさせる。図２１に示した
如く、バイポーラポリシリコンベースコンタクトは、そ
れらの水平上表面に亘って且つそれらの垂直側壁に沿っ
てシリサイド４６でカバー、即ち被覆されている。更に
、該シリサイドコンタクトは、垂直側壁から、エミッタ
の側壁酸化物に至るまで、単結晶ベースの水平上表面に
沿って延在している。エミッタのシリサイドコンタクト
４８は、一方の側壁酸化物から反対側の側壁酸化物に至
るまでエミッタコンタクトの水平上表面に亘って延在し
ている。コレクタコンタクト２０上のシリサイド８０は
、該コレクタコンタクトの両方の垂直側壁に沿って延在
しており、且つ該コンタクトの水平上表面に沿って延在
しており、フィールド酸化物領域２２ｂ，２２ｃで終端
している。ＮＭＯＳポリシリコンコンタクト２８上のシ
リサイド５４ａは、フィールド酸化物領域２２ｃから該
コンタクトの垂直側壁に沿って上側に延在しており、且
つその上表面に沿って延在し、且つ該コンタクトの垂直
側壁に沿って下側へＮＭＯＳトランジスタの単結晶ソー
ス領域に到達するまで延在している。更に、該シリサイ
ドは、ゲート側壁酸化物に達するまで、ソース／ドレイ
ン領域の水平上側部分に亘って該コンタクトから延在し
ている。同様に、バイポーラエミッタ、ＮＭＯＳトラン
ジスタのポリシリコンゲートは、一方の酸化物側壁から
反対側の酸化物側壁に至るまでその上表面に亘って延在
するシリサイド５０を有している。
【００３２】ポリシリコンウエルタップ３２も、シリサ
イドでカバーされており、該シリサイドは、該コンタク
トの垂直側壁及び水平上表面の両方をカバーしている。 更に、該シリサイドは、トランジスタゲートの側壁酸化
物に到達するまで該トランジスタの上表面を横断して延
在している。ＰＭＯＳゲートは、その水平上表面を横断
するシリサイド５２を有しており、一方ＰＭＯＳソース
コンタクトは、その水平上表面と、その垂直側壁と、ゲ
ート側壁酸化物に到達するまで該ドレインの水平表面を
横断して延在するシリサイド５４ｃを有している。
イドでカバーされており、該シリサイドは、該コンタク
トの垂直側壁及び水平上表面の両方をカバーしている。 更に、該シリサイドは、トランジスタゲートの側壁酸化
物に到達するまで該トランジスタの上表面を横断して延
在している。ＰＭＯＳゲートは、その水平上表面を横断
するシリサイド５２を有しており、一方ＰＭＯＳソース
コンタクトは、その水平上表面と、その垂直側壁と、ゲ
ート側壁酸化物に到達するまで該ドレインの水平表面を
横断して延在するシリサイド５４ｃを有している。
【００３３】本明細書に開示するコンタクトの構成は、
側壁ポリシリコンコンタクトストラップのシリサイド化
によりソース／ドレイン抵抗を減少させており、その際
にＣＭＯＳトランジスタの電流駆動能力を増加させ且つ
ポリシリコン・シリコンコンタクト抵抗を除去している
。ポリシリコンソース／ドレインとエピタキシャルシリ
コンソース／ドレインとのオーバーラップの減少は、側
壁スペーサ酸化物を除去し且つこの側壁のシリサイド化
によって得られている。なぜならば、電流はこの側壁シ
リサイドを介して担持され、エピタキシャルシリコン・
ポリシリコンインターフェースを介しては担持されない
からである。このことは、ＣＭＯＳトランジスタ活性区
域を一層小型にすることにより集積度を一層高いものと
させる。
側壁ポリシリコンコンタクトストラップのシリサイド化
によりソース／ドレイン抵抗を減少させており、その際
にＣＭＯＳトランジスタの電流駆動能力を増加させ且つ
ポリシリコン・シリコンコンタクト抵抗を除去している
。ポリシリコンソース／ドレインとエピタキシャルシリ
コンソース／ドレインとのオーバーラップの減少は、側
壁スペーサ酸化物を除去し且つこの側壁のシリサイド化
によって得られている。なぜならば、電流はこの側壁シ
リサイドを介して担持され、エピタキシャルシリコン・
ポリシリコンインターフェースを介しては担持されない
からである。このことは、ＣＭＯＳトランジスタ活性区
域を一層小型にすることにより集積度を一層高いものと
させる。
【００３４】スペーサ側壁酸化物の除去及び外因的ベー
スポリシリコン側壁のシリサイド化は、外因的ベース抵
抗を低下させ、従ってポリシリコン・シリコンコンタク
トの高抵抗の問題を取除いており、そのことはバイポー
ラトランジスタの電気的特性を向上させる。バイポーラ
トランジスタの幾何学的形状は、側壁外因的ベースポリ
シリコンをシリサイド化させ且つエピタキシャルシリコ
ンベースに対するベースポリシリコンのオーバーラップ
の減少によって減少されており、従って、外因的ベース
抵抗の低下と関連して外因的ベース接合容量が低下され
ている。更に、側壁シリサイド化に起因するバイポーラ
トランジスタ活性区域の減少は、更に、コレクタ・基板
接合容量を減少させ、その際にトランジスタの電気的特
性を向上させる。更に、シリサイド化したポリシリコン
をシリサイド化したシリコンコレクタへコンタクトさせ
るためにコレクタ側壁ポリシリコンをシリサイド化させ
ることは、ポリシリコン対シリコンのコンタクト抵抗を
除去することにより、コレクタ抵抗を減少させる。この
低い抵抗値は、コレクタ面積をスケーリング、即ち拡縮
することを可能とし、従ってコレクタ・基板容量が減少
され且つ集積度が増加される。
スポリシリコン側壁のシリサイド化は、外因的ベース抵
抗を低下させ、従ってポリシリコン・シリコンコンタク
トの高抵抗の問題を取除いており、そのことはバイポー
ラトランジスタの電気的特性を向上させる。バイポーラ
トランジスタの幾何学的形状は、側壁外因的ベースポリ
シリコンをシリサイド化させ且つエピタキシャルシリコ
ンベースに対するベースポリシリコンのオーバーラップ
の減少によって減少されており、従って、外因的ベース
抵抗の低下と関連して外因的ベース接合容量が低下され
ている。更に、側壁シリサイド化に起因するバイポーラ
トランジスタ活性区域の減少は、更に、コレクタ・基板
接合容量を減少させ、その際にトランジスタの電気的特
性を向上させる。更に、シリサイド化したポリシリコン
をシリサイド化したシリコンコレクタへコンタクトさせ
るためにコレクタ側壁ポリシリコンをシリサイド化させ
ることは、ポリシリコン対シリコンのコンタクト抵抗を
除去することにより、コレクタ抵抗を減少させる。この
低い抵抗値は、コレクタ面積をスケーリング、即ち拡縮
することを可能とし、従ってコレクタ・基板容量が減少
され且つ集積度が増加される。
【００３５】局所的相互接続体の側壁シリサイド化が、
該相互接続体の抵抗値を２倍改善し、その際に回路性能
を向上させるものと考えられる。本発明に基づくシリサ
イド化ポリシリコンを接地タップに適用した場合、ドー
プしたポリシリコンから基板へではなくシリサイド化し
た側壁ポリシリコンタップを介して基板へ電流を導通さ
せることにより接地タップの抵抗値を減少させる。
該相互接続体の抵抗値を２倍改善し、その際に回路性能
を向上させるものと考えられる。本発明に基づくシリサ
イド化ポリシリコンを接地タップに適用した場合、ドー
プしたポリシリコンから基板へではなくシリサイド化し
た側壁ポリシリコンタップを介して基板へ電流を導通さ
せることにより接地タップの抵抗値を減少させる。
【００３６】図２２は、製造シーケンスにおける次のス
テップを示しており、その場合、酸化物層５６を付着形
成し且つマスクしてその中にコンタクト孔を形成する。 本装置の表面上に金属を付着形成し、マスクし、且つ選
択した領域からエッチングして、図２３に示した装置と
させる。別の実施例においては、このコンタクト孔をタ
ングステンで充填し、且つエッチバックして金属相互接
続層を付着形成する前に平坦な表面を形成する。その後
に、付加的なメタリゼーション層を形成し且つ本装置に
パッシベーション層を与えて、図１に示した構成とさせ
る。 装置性能 以下の表１は、上述した本発明の一実施例に基づいて製
造した装置の電気的パラメータを要約して示してある。 表１は、本発明の一実施例に基づく目標とするＣＭＯＳ
及びバイポーラ電気的特性を示している。
テップを示しており、その場合、酸化物層５６を付着形
成し且つマスクしてその中にコンタクト孔を形成する。 本装置の表面上に金属を付着形成し、マスクし、且つ選
択した領域からエッチングして、図２３に示した装置と
させる。別の実施例においては、このコンタクト孔をタ
ングステンで充填し、且つエッチバックして金属相互接
続層を付着形成する前に平坦な表面を形成する。その後
に、付加的なメタリゼーション層を形成し且つ本装置に
パッシベーション層を与えて、図１に示した構成とさせ
る。 装置性能 以下の表１は、上述した本発明の一実施例に基づいて製
造した装置の電気的パラメータを要約して示してある。 表１は、本発明の一実施例に基づく目標とするＣＭＯＳ
及びバイポーラ電気的特性を示している。
【００３７】
図２４は、本発明の一実施例に基づいて製造されたバイ
ポーラトランジスタに対する典型的なＩｃ−Ｖｃｅ曲線
を示している。図２４は、本装置が高い早期の電圧を有
していることを示している。図２５及び２６は、０．１
Ｖ及び５Ｖのドレイン電圧に対する、４０／０．８（即
ち、幅＝４０ミクロン、長さ＝０．８ミクロン）ＰＭＯ
Ｓ及びＮＭＯＳトランジスタのそれぞれに対するサブス
レッシュホールド勾配を示している。これらのトランジ
スタは、６０よりも良好なオフ対オン電流比を有してお
り、洩れ電流はＶｄｓ＝±５Ｖに対してｐＡの範囲内の
ものである。
ポーラトランジスタに対する典型的なＩｃ−Ｖｃｅ曲線
を示している。図２４は、本装置が高い早期の電圧を有
していることを示している。図２５及び２６は、０．１
Ｖ及び５Ｖのドレイン電圧に対する、４０／０．８（即
ち、幅＝４０ミクロン、長さ＝０．８ミクロン）ＰＭＯ
Ｓ及びＮＭＯＳトランジスタのそれぞれに対するサブス
レッシュホールド勾配を示している。これらのトランジ
スタは、６０よりも良好なオフ対オン電流比を有してお
り、洩れ電流はＶｄｓ＝±５Ｖに対してｐＡの範囲内の
ものである。
【００３８】以下の表２は、本発明の一実施例に基づい
て製造した負荷付き及び負荷なしのＣＭＯＳ、ＢｉＣＭ
ＯＳ、ＥＣＬデバイス（装置）に対する実際のゲート遅
延を示している。図２７は、表２に示したデータを得る
ために使用したＢｉＣＭＯＳリングセルを示している。 表２は、本発明に基づいて製造した装置は、高性能のＣ
ＭＯＳ装置を与えることを示している。
て製造した負荷付き及び負荷なしのＣＭＯＳ、ＢｉＣＭ
ＯＳ、ＥＣＬデバイス（装置）に対する実際のゲート遅
延を示している。図２７は、表２に示したデータを得る
ために使用したＢｉＣＭＯＳリングセルを示している。 表２は、本発明に基づいて製造した装置は、高性能のＣ
ＭＯＳ装置を与えることを示している。
【００３９】
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。例えば、上
述した実施例においてＰ型とＮ型とを逆にさせることも
可能である。更に、上述した実施例においては特定のド
ーパント濃度を与えているが、これらのドーパント濃度
は適用に従って異なった範囲のものとすることも可能で
ある。更に、上述した実施例においては、本発明を特に
ＢｉＣＭＯＳ装置に関連して説明したが、本発明の多く
の特徴は、バイポーラトランジスタ、ＭＯＳＦＥＴ又は
その他の分離した装置を製造する場合に適用することが
可能であることは勿論である。
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。例えば、上
述した実施例においてＰ型とＮ型とを逆にさせることも
可能である。更に、上述した実施例においては特定のド
ーパント濃度を与えているが、これらのドーパント濃度
は適用に従って異なった範囲のものとすることも可能で
ある。更に、上述した実施例においては、本発明を特に
ＢｉＣＭＯＳ装置に関連して説明したが、本発明の多く
の特徴は、バイポーラトランジスタ、ＭＯＳＦＥＴ又は
その他の分離した装置を製造する場合に適用することが
可能であることは勿論である。
【図１】 本発明の一実施例に基づいて構成したＢｉ
ＣＭＯＳ構成体の概略断面図。
ＣＭＯＳ構成体の概略断面図。
【図２】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
【図３】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
【図４】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
【図５】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
【図６】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
【図７】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
【図８】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
【図９】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
装置を製造する方法の１ステップにおける状態を示した
概略断面図。
【図１０】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図１１】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図１２】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図１３】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図１４】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図１５】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図１６】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図１７】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図１８】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図１９】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図２０】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図２１】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図２２】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図２３】 本発明の一実施例に基づいてＢｉＣＭＯ
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
Ｓ装置を製造する方法の１ステップにおける状態を示し
た概略断面図。
【図２４】 本発明の一実施例に基づいて構成したバ
イポーラトランジスタに対するＩｃ−Ｖｃｅ曲線を示し
たグラフ図。
イポーラトランジスタに対するＩｃ−Ｖｃｅ曲線を示し
たグラフ図。
【図２５】 本発明の一実施例に基づいて構成したＰ
ＭＯＳトランジスタのＩｄ−Ｖｇｓ曲線を示したグラフ
図。
ＭＯＳトランジスタのＩｄ−Ｖｇｓ曲線を示したグラフ
図。
【図２６】 本発明の一実施例に基づいて構成したＮ
ＭＯＳトランジスタのＩｄ−Ｖｇｓ曲線を示したグラフ
図。
ＭＯＳトランジスタのＩｄ−Ｖｇｓ曲線を示したグラフ
図。
【図２７】 本発明の一実施例をテストするために使
用したＢｉＣＭＯＳリングオシレータを示した概略図。
用したＢｉＣＭＯＳリングオシレータを示した概略図。
２ バイポーラトランジスタ
４ ＮＭＯＳトランジスタ
６ ＰＭＯＳトランジスタ
８ ＣＭＯＳ構成体
１０ 基板
１２，１４ ウエル
４２，４４ 側壁酸化物
４６，４８，５０，５２ シリサイドコンタクト５４
，５５ 取巻きシリサイドコンタクト
，５５ 取巻きシリサイドコンタクト
Claims (20)
- 【請求項１】 基板内の半導体装置用のコンタクト構
成体において、 （ａ）第一ポリシリコンコンタクト領域が設けられてお
り、前記第一ポリシリコンコンタクト領域は前記装置の
第一選択領域を有すると共に前記基板から延在する第一
コンタクト側壁と、前記基板から延在する第二コンタク
ト側壁と、上表面とを有しており、 （ｂ）前記第一ポリシリコンコンタクト領域とコンタク
トする金属領域が設けられており、前記金属領域は少な
くとも前記第一コンタクト側壁及び前記上表面とコンタ
クトし且つそれに沿って延在している、ことを特徴とす
るコンタクト構成体。 - 【請求項２】 請求項１において、更に、前記第一ポ
リシリコンコンタクト領域から変位した位置において前
記基板上に配設した第二ポリシリコン領域が設けられて
おり、前記第二ポリシリコン領域はその上に酸化物を有
する少なくとも一つの側壁を有しており、前記金属領域
は前記少なくとも一つの側壁上の前記酸化物から前記第
一コンタクト側壁へ至るまで前記基板とコンタクトし且
つそれに沿って延在していることを特徴とするコンタク
ト構成体。 - 【請求項３】 請求項１において、前記金属領域が金
属シリサイド領域であることを特徴とするコンタクト構
成体。 - 【請求項４】 請求項２において、前記第二ポリシリ
コン領域が、 （ａ）その第二側壁上の酸化物と、 （ｂ）前記酸化物側壁間において前記第二ポリシリコン
領域の上表面上のシリサイドと、を有することを特徴と
するコンタクト構成体。 - 【請求項５】 請求項１において、前記金属領域が、
更に、第二側壁を被覆すると共にそれとコンタクトして
いることを特徴とするコンタクト構成体。 - 【請求項６】 請求項１において、前記第一側壁が前
記基板内のフィールド酸化物領域に至るまで下方へ延在
し、前記金属領域が前記フィールド酸化物領域上で終端
していることを特徴とするコンタクト構成体。 - 【請求項７】 請求項１において、前記第一ポリシリ
コンコンタクトが、バイポーラトランジスタのベースコ
ンタクトと、バイポーラトランジスタのコレクタコンタ
クトと、電界効果トランジスタのソースコンタクトと、
電界効果トランジスタのドレインコンタクトとから構成
されるグループから選択されたものであることを特徴と
するコンタクト構成体。 - 【請求項８】 請求項２において、前記第二ポリシリ
コン領域が、バイポーラトランジスタのエミッタと、電
界効果トランジスタのゲートとから構成されるグループ
から選択されたものであることを特徴とするコンタクト
構成体。 - 【請求項９】 請求項３において、前記第二ポリシリ
コン領域がバイポーラトランジスタのエミッタであり、
前記第一ポリシリコンコンタクト領域がバイポーラトラ
ンジスタのベースコンタクトであり、且つ前記ベースが
前記第一垂直側壁から前記第二ポリシリコン領域上の前
記酸化物へ至るまで前記シリサイドによってコンタクト
されていることを特徴とするコンタクト構成体。 - 【請求項１０】 請求項２において、前記第一ポリシ
リコン領域が電界効果トランジスタのソース又はドレイ
ンであり、前記第二ポリシリコン領域が前記電界効果ト
ランジスタのゲートであり、且つ前記シリサイドが前記
第一ポリシリコン領域から前記第二ポリシリコン領域の
前記側壁上の前記酸化物に至るまで前記ソース又は前記
ドレインとコンタクトしていることを特徴とするコンタ
クト構成体。 - 【請求項１１】 請求項３において、前記金属シリサ
イド領域が、更に、第二垂直側壁とコンタクトし且つそ
れに沿って延在することを特徴とするコンタクト構成体
。 - 【請求項１２】 請求項９において、前記ベースが単
結晶領域であることを特徴とするコンタクト構成体。 - 【請求項１３】 請求項１０において、前記ソース又
はドレインが単結晶領域であることを特徴とするコンタ
クト構成体。 - 【請求項１４】 ＢｉＣＭＯＳ構成体用のコンタクト
構成体において、前記ＢｉＣＭＯＳ構成体が、バイポー
ラトランジスタ用のポリシリコンベースコンタクトと、
前記バイポーラトランジスタ用の酸化物側壁を持ったポ
リシリコンエミッタコンタクトと、前記バイポーラトラ
ンジスタ用のポリシリコンコレクタコンタクトと、ＮＭ
ＯＳトランジスタ用のポリシリコンソース及びドレイン
コンタクトと、ＰＭＯＳトランジスタ用のポリシリコン
ソース及びドレインコンタクトと、前記ＮＭＯＳ及びＰ
ＭＯＳトランジスタ用の酸化物側壁を持ったポリシリコ
ンゲートとを有しており、 （ａ）金属シリサイドが前記ベースコンタクトの上表面
に沿って延在し、前記ベースコンタクトの側壁を下方に
延在し、且つ前記エミッタ上の前記酸化物側壁に到達す
るまで単結晶バイポーラベースの上表面に沿って延在し
ており、 （ｂ）金属シリサイドが前記エミッタコンタクト上の前
記酸化物側壁から前記エミッタコンタクト上の反対側の
酸化物側壁に到達するまで延在しており、（ｃ）金属シ
リサイドが前記コレクタコンタクトの第一及び第二側壁
に沿って且つ前記コレクタコンタクトの上表面に沿って
延在しており、 （ｄ）金属シリサイドが前記ソース及びドレインコンタ
クトの第一及び第二側壁に沿って且つ前記ソース及びド
レインコンタクトの上表面に沿って延在しており、（ｅ
）金属シリサイドが前記ゲートの酸化物側壁間に延在し
ており、 （ｆ）金属シリサイドが、前記ゲート及びソース及びド
レインコンタクトの前記酸化物側壁間において前記ＮＭ
ＯＳ及びＰＭＯＳトランジスタの単結晶ソース及びドレ
イン領域とコンタクトしている、ことを特徴とするコン
タクト構成体。 - 【請求項１５】 半導体装置内にコンタクト構成体を
製造する方法において、前記半導体装置が基板と、前記
基板上の第一ポリシリコン領域と、前記基板上の第二ポ
リシリコン領域とを有しており、 （ａ）前記第一及び第二ポリシリコン領域上に酸化物側
壁を形成し、 （ｂ）前記第一ポリシリコン領域の少なくとも一つの側
壁を保護し、前記少なくとも一つの側壁は前記基板上の
前記第一ポリシリコン領域と前記基板上の前記第二ポリ
シリコン領域との間であり、 （ｃ）保護されていない側壁酸化物を除去して前記少な
くとも一つの側壁上に酸化物を残存させ、（ｄ）前記上
表面及び前記第一及び第二ポリシリコン領域に亘って金
属層を形成し、 （ｅ）前記金属層を加熱して前記金属がシリコンとコン
タクトしている箇所において金属シリサイドを形成し、
（ｆ）未反応の金属を除去して少なくとも前記第二ポリ
シリコン領域の上表面及び前記第二ポリシリコン領域の
第一側壁に亘って延在するシリサイドコンタクトを残存
させる、上記各ステップを有することを特徴とする方法
。 - 【請求項１６】 請求項１５において、前記除去ステ
ップが、更に、前記第二ポリシリコン領域の前記第一側
壁と前記少なくとも一つの側壁上に残存する前記酸化物
との間において前記基板上にシリサイドを残存させるこ
とを特徴とする方法。 - 【請求項１７】 請求項１５において、前記保護ステ
ップがマスクを形成するステップであることを特徴とす
る方法。 - 【請求項１８】 請求項１５において、前記第一ポリ
シリコン領域と前記基板との間に酸化物領域を形成する
ステップに先行して、前記第一ポリシリコン領域、前記
第一ポリシリコン領域と前記基板との間の前記酸化物領
域、及び前記基板が、金属、絶縁体半導体装置を形成す
ることを特徴とする方法。 - 【請求項１９】 請求項１６において、更に、前記第
二ポリシリコン領域の前記第一側壁と前記少なくとも一
つの側壁上に残存する前記酸化物との間において前記基
板を第一導電型へドーピングするステップを有しており
、前記第一ポリシリコン領域と前記基板との間において
前記酸化物領域下側の前記基板が第二導電型の単結晶シ
リコンを有することを特徴とする方法。 - 【請求項２０】 請求項１６において、更に、前記第
一ポリシリコン領域下側の前記基板に第一導電型のドー
パントを供給するステップを有しており、前記第一ポリ
シリコン領域が第二導電型の単結晶シリコンを有してい
ることを特徴とする方法。
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|---|---|---|---|
| US07/503,336 US5107321A (en) | 1990-04-02 | 1990-04-02 | Interconnect method for semiconductor devices |
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