JPH04227112A - 低減された準安定性を有するラッチ回路 - Google Patents
低減された準安定性を有するラッチ回路Info
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- JPH04227112A JPH04227112A JP3236736A JP23673691A JPH04227112A JP H04227112 A JPH04227112 A JP H04227112A JP 3236736 A JP3236736 A JP 3236736A JP 23673691 A JP23673691 A JP 23673691A JP H04227112 A JPH04227112 A JP H04227112A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】本発明は、非同期信号と動作するラッチ回
路を持つ集積回路に関する。
路を持つ集積回路に関する。
【０００２】
【従来技術】ラッチ回路は、集積回路内において、論理
信号を捕獲し、一時的に格納するために使用される。例
えば、マイクロプロセッサがそのマイクロプロセッサ・
クロックと非同期の様々な外部ソースから入力を受信す
ることが考えられる。任意の入力の所のラッチは、この
内部信号が任意の時間に受信され、マイクロプロセッサ
・クロックによって決定される時間にマイクロプロセッ
サ回路にクロック・アウトされることを可能にする。典
型的な”ＤＱ”ラッチの設計が図３に示される。クロッ
ク信号ＳＣＫ、ＭＣＫＬ及びＳＣＫＬは図４に示される
ようにインバータ４１６、４１７、４１８、及び４１９
の動作によってマスター・クロック信号ＭＣＫから生成
される。但し、他のクロック・スキームも可能である。
信号を捕獲し、一時的に格納するために使用される。例
えば、マイクロプロセッサがそのマイクロプロセッサ・
クロックと非同期の様々な外部ソースから入力を受信す
ることが考えられる。任意の入力の所のラッチは、この
内部信号が任意の時間に受信され、マイクロプロセッサ
・クロックによって決定される時間にマイクロプロセッ
サ回路にクロック・アウトされることを可能にする。典
型的な”ＤＱ”ラッチの設計が図３に示される。クロッ
ク信号ＳＣＫ、ＭＣＫＬ及びＳＣＫＬは図４に示される
ようにインバータ４１６、４１７、４１８、及び４１９
の動作によってマスター・クロック信号ＭＣＫから生成
される。但し、他のクロック・スキームも可能である。
【０００３】ＤＱ回路の動作は以下の通りである。つま
り、Ｄ入力の所の信号が、”マスター”クロックＭＣＫ
が高値（ＳＣＫが低値）のとき、伝送ゲート３００、３
０１を通じてノード３０２にパスされる。インバータ３
０３及び３０４は、ノード３０２の所の電圧を信号ＳＣ
ＫＬが高値（ＭＣＫＬが低値）のとき、その前の状態に
保持する（つまり、ノード３０２をラッチする）ポジテ
ィブ・フィードバックを提供する。ノード３０５上の信
号は、”スレーブ”クロック信号ＳＣＫが高値（ＭＣＫ
が低値）のとき、伝送ゲート３０８及び３０９を通じて
パスされる。インバータ３１１及び３１２は、ノード３
１３の所に出力信号Ｑを供給する。伝送ゲート３１４及
び３１５は、ＭＣＫＬが高値（ＳＣＫＬが低値）のとき
、インバータ３１１の入力へのポジティブ・フィードバ
ックを通電させることによってノード３１３をラッチン
グする。この結果、Ｄ入力の所の低値あるいは高値のい
ずれかの論理レベル（例えば、ＶＳＳあるいはＶＤＤ）
がクロックＭＣＫが低値になったとき、Ｑ出力の所でラ
ッチされる。その後、Ｑ出力は、ＭＣＫクロックの次の
高値から低値への遷移まで状態を変えない。
り、Ｄ入力の所の信号が、”マスター”クロックＭＣＫ
が高値（ＳＣＫが低値）のとき、伝送ゲート３００、３
０１を通じてノード３０２にパスされる。インバータ３
０３及び３０４は、ノード３０２の所の電圧を信号ＳＣ
ＫＬが高値（ＭＣＫＬが低値）のとき、その前の状態に
保持する（つまり、ノード３０２をラッチする）ポジテ
ィブ・フィードバックを提供する。ノード３０５上の信
号は、”スレーブ”クロック信号ＳＣＫが高値（ＭＣＫ
が低値）のとき、伝送ゲート３０８及び３０９を通じて
パスされる。インバータ３１１及び３１２は、ノード３
１３の所に出力信号Ｑを供給する。伝送ゲート３１４及
び３１５は、ＭＣＫＬが高値（ＳＣＫＬが低値）のとき
、インバータ３１１の入力へのポジティブ・フィードバ
ックを通電させることによってノード３１３をラッチン
グする。この結果、Ｄ入力の所の低値あるいは高値のい
ずれかの論理レベル（例えば、ＶＳＳあるいはＶＤＤ）
がクロックＭＣＫが低値になったとき、Ｑ出力の所でラ
ッチされる。その後、Ｑ出力は、ＭＣＫクロックの次の
高値から低値への遷移まで状態を変えない。
【０００４】ラッチ回路と関連する一つの問題は、Ｄ入
力の所の電圧がクロック信号ＭＣＫが高値から低値への
遷移を起こすのと同一時間に変化したときに発生する。 例えば、Ｄ入力がその瞬間に低値から高値への遷移を行
なっている場合、Ｑ出力の所に低値あるいは高値のいず
れの電圧が出現するか決定不能である。事実、Ｑ出力は
、ある定めのない期間を通じてこれら論理レベルの中間
の中間状態（例えば、約ＶＤＤ／２、つまり、５ボルト
電源の場合は２．５ボルト）にとどまる。このようなケ
ースにおいては、この出力は、準安定状態と呼ばれ、こ
れはまた、”ハング（ｈｕｎｇ）”された状態であると
も言われる。出力を解決するために必要な、つまり、高
値あるいは低値のいずれかの安定状態に行くのに必要と
される時間は、ラッチ回路の全体設計の有効性の尺度と
なる。
力の所の電圧がクロック信号ＭＣＫが高値から低値への
遷移を起こすのと同一時間に変化したときに発生する。 例えば、Ｄ入力がその瞬間に低値から高値への遷移を行
なっている場合、Ｑ出力の所に低値あるいは高値のいず
れの電圧が出現するか決定不能である。事実、Ｑ出力は
、ある定めのない期間を通じてこれら論理レベルの中間
の中間状態（例えば、約ＶＤＤ／２、つまり、５ボルト
電源の場合は２．５ボルト）にとどまる。このようなケ
ースにおいては、この出力は、準安定状態と呼ばれ、こ
れはまた、”ハング（ｈｕｎｇ）”された状態であると
も言われる。出力を解決するために必要な、つまり、高
値あるいは低値のいずれかの安定状態に行くのに必要と
される時間は、ラッチ回路の全体設計の有効性の尺度と
なる。
【０００５】準安定出力の確率を低減するために、回路
設計者は、典型的には、インバータ（３０３、３０４、
３１１、及び３１２）の利得を高く保つ。これは、フィ
ードバック伝送ゲート（３０６−３０７及び３１４−３
１２）を通じての大きなポジティブ・フィードバック信
号を与え、クロックＭＣＫの高値から低値への遷移の後
に短期間で安定状態を達成することを促進する。これに
加えて、フィードバック伝送ゲートへのクロック信号（
ＭＣＫＬ、ＳＣＫＬ）が典型的にはクロック信号ＭＣＫ
及びＳＣＫに対して遅延される。この遅延は、図４に示
されるように、インバータ４１７、４１８、及び４１９
によって達成される。こうして遅延されたクロック信号
ＭＣＫＬ及びＳＣＫＬは、インバータ３０３の入力に加
えられるフィードバック信号がクロックＭＣＫが高値か
ら低値への遷移するのと（ＳＣＫの低値から高値への遷
移と）同時間に到達することを保証する。このようにし
て、Ｄ信号とフィードバック信号との間の競合の可能性
が低減される。このような競合は、低減されない場合、
ノード３０２を反対方向に引き、出力がハングする可能
性を増大させる。同様な効果が遅延されたクロック信号
がフィードバック伝送ゲート３１４及び３１５に加えら
れたときにも得られる。
設計者は、典型的には、インバータ（３０３、３０４、
３１１、及び３１２）の利得を高く保つ。これは、フィ
ードバック伝送ゲート（３０６−３０７及び３１４−３
１２）を通じての大きなポジティブ・フィードバック信
号を与え、クロックＭＣＫの高値から低値への遷移の後
に短期間で安定状態を達成することを促進する。これに
加えて、フィードバック伝送ゲートへのクロック信号（
ＭＣＫＬ、ＳＣＫＬ）が典型的にはクロック信号ＭＣＫ
及びＳＣＫに対して遅延される。この遅延は、図４に示
されるように、インバータ４１７、４１８、及び４１９
によって達成される。こうして遅延されたクロック信号
ＭＣＫＬ及びＳＣＫＬは、インバータ３０３の入力に加
えられるフィードバック信号がクロックＭＣＫが高値か
ら低値への遷移するのと（ＳＣＫの低値から高値への遷
移と）同時間に到達することを保証する。このようにし
て、Ｄ信号とフィードバック信号との間の競合の可能性
が低減される。このような競合は、低減されない場合、
ノード３０２を反対方向に引き、出力がハングする可能
性を増大させる。同様な効果が遅延されたクロック信号
がフィードバック伝送ゲート３１４及び３１５に加えら
れたときにも得られる。
【０００６】このような手段は、準安定出力の確率を低
減するが、但し、まだ、Ｄ入力の遷移がＭＣＫの遷移と
準安定出力が発生するのに十分に近い期間に発生する可
能性が残される。準安定出力は、マイクロプロセッサあ
るいはラッチの出力に接続された他の回路に誤った信号
を供給する原因となる。制御信号がエラーを含まないこ
とは特に重要である。エラーが含まれた場合は、インス
トラクション・シーケンスが変わってしまい、結果とし
て多量のデータが誤った信号によって駄目にされる。従
って、準安定ラッチ出力の確率を低減するためのさらに
改良された手段が要求される。
減するが、但し、まだ、Ｄ入力の遷移がＭＣＫの遷移と
準安定出力が発生するのに十分に近い期間に発生する可
能性が残される。準安定出力は、マイクロプロセッサあ
るいはラッチの出力に接続された他の回路に誤った信号
を供給する原因となる。制御信号がエラーを含まないこ
とは特に重要である。エラーが含まれた場合は、インス
トラクション・シーケンスが変わってしまい、結果とし
て多量のデータが誤った信号によって駄目にされる。従
って、準安定ラッチ出力の確率を低減するためのさらに
改良された手段が要求される。
【０００７】
【発明の要約】本出願人は改良されたラッチ回路を発明
した。一つあるいは複数の内部ノード上の電圧が高値と
低値論理レベルの間の中間状態にあるとき要求される電
圧を受信ノードに通電するための手段が挿入される。典
型的には、この要求される電圧はラッチの出力電圧であ
る。この方法によって、準安定状態が回避あるいは低減
される。
した。一つあるいは複数の内部ノード上の電圧が高値と
低値論理レベルの間の中間状態にあるとき要求される電
圧を受信ノードに通電するための手段が挿入される。典
型的には、この要求される電圧はラッチの出力電圧であ
る。この方法によって、準安定状態が回避あるいは低減
される。
【０００８】
【詳細な記述】以下の詳細な説明は、準安定状態の発生
を低減あるいは排除するための改良されたラッチ回路技
術に関する。図１には、ＣＭＯＳ技術にて実現される本
発明の一例としての実施態様が示される。但し、バイポ
ーラ・タイプを含む他のタイプの回路技術への応用も可
能であり、ここに含まれる。このラッチに対する”Ｄ”
入力信号はそれぞれクロックＭＣＫ及びＳＣＫによって
制御される伝送ゲートを形成するトランジスタ１００及
び１０１のドレインに加えられる。ＭＣＫが高値になる
（ＳＣＫが低値になる）と、信号は受信ノード１０２に
パスされ、ノード１０４の所でインバータ１０３によっ
て反転される。ノード１０４の所から、この信号は再度
、ノード１０８の所でインバータ１０５によって反転さ
れる。クロックＳＣＫＬが高値になる（ＭＣＫＬが低値
になる）と、この信号は伝送ゲート１０６及び１０７を
通過してノード１０２へと戻され、これによって、イン
バータ１０３に対するポジティブ・フィードバックを提
供し、インバータ１０３は、正常の動作において、安定
状態にてノード１０４をラッチする。
を低減あるいは排除するための改良されたラッチ回路技
術に関する。図１には、ＣＭＯＳ技術にて実現される本
発明の一例としての実施態様が示される。但し、バイポ
ーラ・タイプを含む他のタイプの回路技術への応用も可
能であり、ここに含まれる。このラッチに対する”Ｄ”
入力信号はそれぞれクロックＭＣＫ及びＳＣＫによって
制御される伝送ゲートを形成するトランジスタ１００及
び１０１のドレインに加えられる。ＭＣＫが高値になる
（ＳＣＫが低値になる）と、信号は受信ノード１０２に
パスされ、ノード１０４の所でインバータ１０３によっ
て反転される。ノード１０４の所から、この信号は再度
、ノード１０８の所でインバータ１０５によって反転さ
れる。クロックＳＣＫＬが高値になる（ＭＣＫＬが低値
になる）と、この信号は伝送ゲート１０６及び１０７を
通過してノード１０２へと戻され、これによって、イン
バータ１０３に対するポジティブ・フィードバックを提
供し、インバータ１０３は、正常の動作において、安定
状態にてノード１０４をラッチする。
【０００９】次のマスター・クロック遷移において、Ｍ
ＣＫが低値になり（ＳＣＫが高値になる）、ノード１０
４の所の信号は、伝送ゲート１１３及び１１４を通じて
ノード１１５にパスされる。ノード１１５から、この信
号はインバータ１１６及び１１７によって反転され、そ
して再びインバータ１２１によって反転され、ここでこ
れは、”Ｑ”出力（ノード１２２）の所に出現する。次
に、この遅延されたクロック信号ＭＣＫＬが高値となる
（ＳＣＫＬが低値になる）と、このフィードバック信号
は、ノード１１８から伝送ゲート１１９及び１２０を通
じてノード１１５に戻される。従って、インバータ１１
６及び１１７は、正常の動作において安定な状態にてラ
ッチされ、Ｑ出力信号もインバータ１２１を通じて安定
な状態にてラッチされる。ここで説明される”正常”な
動作とは、Ｄ入力信号がクロック信号ＭＣＫの高値から
低値への遷移（あるいはクロックＳＣＫの低値から高値
への遷移）と同時に起こる遷移を起こさないことを意味
する。従って、準安定状態は生成されない。
ＣＫが低値になり（ＳＣＫが高値になる）、ノード１０
４の所の信号は、伝送ゲート１１３及び１１４を通じて
ノード１１５にパスされる。ノード１１５から、この信
号はインバータ１１６及び１１７によって反転され、そ
して再びインバータ１２１によって反転され、ここでこ
れは、”Ｑ”出力（ノード１２２）の所に出現する。次
に、この遅延されたクロック信号ＭＣＫＬが高値となる
（ＳＣＫＬが低値になる）と、このフィードバック信号
は、ノード１１８から伝送ゲート１１９及び１２０を通
じてノード１１５に戻される。従って、インバータ１１
６及び１１７は、正常の動作において安定な状態にてラ
ッチされ、Ｑ出力信号もインバータ１２１を通じて安定
な状態にてラッチされる。ここで説明される”正常”な
動作とは、Ｄ入力信号がクロック信号ＭＣＫの高値から
低値への遷移（あるいはクロックＳＣＫの低値から高値
への遷移）と同時に起こる遷移を起こさないことを意味
する。従って、準安定状態は生成されない。
【００１０】”中間状態伝送手段（ｉｎｔｅｒｍｅｄｉ
ａｔｅ ｓｔａｔｅ ｔｒａｎｓｍｉｓｓｉｏｎ ｍｅ
ａｎｓ ）”１２３との関連において、ｎ−チャネル・
トランジスタ１０９がｐ−チャネル・トランジスタ１１
０に直列に接続され、これらのゲートは互いに結ばれ、
ノード１０８に接続される。同様に、ｎ−チャネル・ト
ランジスタ１１１は直列にｐ−チャネル・トランジスタ
１１２に接続され、これらのゲートは、互いに結ばれ、
ノード１０４に接続される。正常な動作においては、ノ
ード１０８は安定状態（高値あるいは低値）にあり、従
って、トランジスタ１０９あるいは１１０の一つは、オ
フ（非伝導）にされる。同様に、正常な動作においては
、ノード１０４はノード１０８とは反対の安定状態にあ
り、トランジスタ１１１あるいは１１２の一つがオフに
される。従って、出力ノード１２２上の電圧は、中間状
態伝送手段１２３を通じてノード１０２に結合されず、
ラッチ回路の動作は上に説明されたように進行する。
ａｔｅ ｓｔａｔｅ ｔｒａｎｓｍｉｓｓｉｏｎ ｍｅ
ａｎｓ ）”１２３との関連において、ｎ−チャネル・
トランジスタ１０９がｐ−チャネル・トランジスタ１１
０に直列に接続され、これらのゲートは互いに結ばれ、
ノード１０８に接続される。同様に、ｎ−チャネル・ト
ランジスタ１１１は直列にｐ−チャネル・トランジスタ
１１２に接続され、これらのゲートは、互いに結ばれ、
ノード１０４に接続される。正常な動作においては、ノ
ード１０８は安定状態（高値あるいは低値）にあり、従
って、トランジスタ１０９あるいは１１０の一つは、オ
フ（非伝導）にされる。同様に、正常な動作においては
、ノード１０４はノード１０８とは反対の安定状態にあ
り、トランジスタ１１１あるいは１１２の一つがオフに
される。従って、出力ノード１２２上の電圧は、中間状
態伝送手段１２３を通じてノード１０２に結合されず、
ラッチ回路の動作は上に説明されたように進行する。
【００１１】ところで、クロックＭＣＫが低値になった
とき、ノード１０２がＶＤＤとＶＳＳとの間の中間状態
であるような状況について考察する。例えば、ノード１
０２は、Ｄ入力信号とインバータ１０５からのフィード
バック信号との間に競合が存在する場合、インバータ１
０３の域値の付近で準安定状態となり得る。このような
ケースにおいては、ＶＤＤとＶＳＳとの間の中間電圧が
インバータ１０３の働きによってノード１０４上に生成
される。 ノード１０４上のこの中間電圧は、トランジスタ１１１
及び１１２を通じての導電を起こし、結果として、Ｑ出
力（ノード１２２）をノード１０２に接続し、これによ
って、ノード１０２がＱ出力の論理レベルを取るように
強制する（これは、低値のＭＣＫがノード１０２をＤ入
力信号から隔離するためである）。同様な状況がノード
１０８がインバータ１０５の働きによってノード１０８
が中間電圧レベルを取ったときにも起こる。このケース
においては、ノード１０８上の中間電圧がトランジスタ
１０９及び１１０を通電させ、これは、同様にＱ出力か
らノード１０２への導電経路を与え、これによって、ノ
ード１０２がＱ出力の論理レベルを取るように強制する
。中間電圧レベルの典型的なケースにおいては、トラン
ジスタ・ペア１０９−１１０及び１１１−１１２の両方
を通じて導電が起こる。但し、これらペアの一つのみを
通じての導電でも準安定出力状態を阻止するのに十分で
あることに注意する。
とき、ノード１０２がＶＤＤとＶＳＳとの間の中間状態
であるような状況について考察する。例えば、ノード１
０２は、Ｄ入力信号とインバータ１０５からのフィード
バック信号との間に競合が存在する場合、インバータ１
０３の域値の付近で準安定状態となり得る。このような
ケースにおいては、ＶＤＤとＶＳＳとの間の中間電圧が
インバータ１０３の働きによってノード１０４上に生成
される。 ノード１０４上のこの中間電圧は、トランジスタ１１１
及び１１２を通じての導電を起こし、結果として、Ｑ出
力（ノード１２２）をノード１０２に接続し、これによ
って、ノード１０２がＱ出力の論理レベルを取るように
強制する（これは、低値のＭＣＫがノード１０２をＤ入
力信号から隔離するためである）。同様な状況がノード
１０８がインバータ１０５の働きによってノード１０８
が中間電圧レベルを取ったときにも起こる。このケース
においては、ノード１０８上の中間電圧がトランジスタ
１０９及び１１０を通電させ、これは、同様にＱ出力か
らノード１０２への導電経路を与え、これによって、ノ
ード１０２がＱ出力の論理レベルを取るように強制する
。中間電圧レベルの典型的なケースにおいては、トラン
ジスタ・ペア１０９−１１０及び１１１−１１２の両方
を通じて導電が起こる。但し、これらペアの一つのみを
通じての導電でも準安定出力状態を阻止するのに十分で
あることに注意する。
【００１２】互いに接続されたゲートを持つｎ−チャネ
ル・トランジスタとｐ−チャネル・トランジスタ間の直
列の接続は、これらのトランジスタの一つが、通常、オ
フにされると想定されるために、典型的には、非導電経
路であると見なされることは周知である。事実、原理的
には、相補形ＣＭＯＳインバータは、低い電力消費を持
つ。但し、図２には、同一グラフ上にチャネル電流が小
さなケースに対する典型的なｎ−チャネル及びｐ−チャ
ネル（それぞれ、２１及び２２）の周知の特性曲線が示
される。トランジスタ１０９及び１１０（並びに１１１
及び１１２）のゲート及びソースが互いに結ばれている
ため、ゲート・ソース電圧Ｖｇｓはｎ−チャネル・トラ
ンジスタ及びｐ−チャネル・トランジスタの両方に対し
て同一である。Ｖｇｓがｎ−チャネル・トランジスタの
域値（Ｖｔｎ）を超えると、ドレイン・ソース電圧Ｖｄ
ｓは、このチャネルを通じての導電のために急速にゼロ
になる。 同様に、Ｖｇｓがｐ−チャネル・トランジスタの域値（
Ｖｔｐ）以下になると、ドレイン・ソース電圧は、この
チャネルを通じての導電のために急速にゼロに落ちる。 従って、ゲート電圧がＶＳＳ＋ＶｔｎとＶＤＤ−Ｖｔｐ
の間のレンジ内に存在する場合、直列ペアのｎ及びｐチ
ャネル・トランジスタを通じての一つの導電経路が存バ
イスのこの働きは、ゲートに接続されたノードが安定状
態である場合のように、ゲート電圧がこのレンジの外側
にあるとき（例えば、ＶＳＳあるいはＶＤＤのとき）、
このペアを通じての導電が起こらないことを保証する。
ル・トランジスタとｐ−チャネル・トランジスタ間の直
列の接続は、これらのトランジスタの一つが、通常、オ
フにされると想定されるために、典型的には、非導電経
路であると見なされることは周知である。事実、原理的
には、相補形ＣＭＯＳインバータは、低い電力消費を持
つ。但し、図２には、同一グラフ上にチャネル電流が小
さなケースに対する典型的なｎ−チャネル及びｐ−チャ
ネル（それぞれ、２１及び２２）の周知の特性曲線が示
される。トランジスタ１０９及び１１０（並びに１１１
及び１１２）のゲート及びソースが互いに結ばれている
ため、ゲート・ソース電圧Ｖｇｓはｎ−チャネル・トラ
ンジスタ及びｐ−チャネル・トランジスタの両方に対し
て同一である。Ｖｇｓがｎ−チャネル・トランジスタの
域値（Ｖｔｎ）を超えると、ドレイン・ソース電圧Ｖｄ
ｓは、このチャネルを通じての導電のために急速にゼロ
になる。 同様に、Ｖｇｓがｐ−チャネル・トランジスタの域値（
Ｖｔｐ）以下になると、ドレイン・ソース電圧は、この
チャネルを通じての導電のために急速にゼロに落ちる。 従って、ゲート電圧がＶＳＳ＋ＶｔｎとＶＤＤ−Ｖｔｐ
の間のレンジ内に存在する場合、直列ペアのｎ及びｐチ
ャネル・トランジスタを通じての一つの導電経路が存バ
イスのこの働きは、ゲートに接続されたノードが安定状
態である場合のように、ゲート電圧がこのレンジの外側
にあるとき（例えば、ＶＳＳあるいはＶＤＤのとき）、
このペアを通じての導電が起こらないことを保証する。
【００１３】二つの相補ペア（１０９−１１０及び１１
１−１１２）がパラレル構成にて示されるが、これは、
これらペアがオンにされたときの電圧降下を小さくする
。但し、幾つかのケースにおいては、一つのペアのみで
準安定状態に対する保護を十分に提供できる。他方、追
加の相補ペアを中間状態にとどまるノードの数によって
は他のフィードバック経路に対して提供することもでき
る。さらに、上記の実施態様は、中間状態伝送手段（１
２３）を通じての導電経路は、Ｑ出力ノードから第一の
インバータ（１０３）の入力の所の受信ノードまでであ
ることを示す。この構成は、受信ノードの所で衝突があ
る場合、ラッチを最後の安定状態にとどめる働きを持つ
。但し、他の導電経路も可能である。例えば、中間状態
伝送手段を固定された論理レベル（例えば、ＶＤＤある
いはＶＳＳ）に接続し、ノード１０２が内部ノード（例
えば、１０４あるいは１０８）の一つの所での中間状態
の開始において、既知のレベルを取るようにすることも
できる。ノード１０２がここでは、”受信”ノードとし
て示されるが、他のノードの出力が要求される状態を取
るように、他のノードを中間状態伝送手段によって制御
することもできる。
１−１１２）がパラレル構成にて示されるが、これは、
これらペアがオンにされたときの電圧降下を小さくする
。但し、幾つかのケースにおいては、一つのペアのみで
準安定状態に対する保護を十分に提供できる。他方、追
加の相補ペアを中間状態にとどまるノードの数によって
は他のフィードバック経路に対して提供することもでき
る。さらに、上記の実施態様は、中間状態伝送手段（１
２３）を通じての導電経路は、Ｑ出力ノードから第一の
インバータ（１０３）の入力の所の受信ノードまでであ
ることを示す。この構成は、受信ノードの所で衝突があ
る場合、ラッチを最後の安定状態にとどめる働きを持つ
。但し、他の導電経路も可能である。例えば、中間状態
伝送手段を固定された論理レベル（例えば、ＶＤＤある
いはＶＳＳ）に接続し、ノード１０２が内部ノード（例
えば、１０４あるいは１０８）の一つの所での中間状態
の開始において、既知のレベルを取るようにすることも
できる。ノード１０２がここでは、”受信”ノードとし
て示されるが、他のノードの出力が要求される状態を取
るように、他のノードを中間状態伝送手段によって制御
することもできる。
【００１４】上の実施態様においては、図面に示される
ように任意の直列ペア（１０９−１１０及び１１１−１
１２）内の個々のトランジスタのゲートは、互いに接続
され、相補ノード（それぞれ１０８及び１０４）からド
ライブされる。但し、これらゲートは個別にドライブす
ることもできる。例えば、第一のインバータによって任
意のペア内のｎ−チャネル・トランジスタ（例えば、ト
ランジスタ１０９）をドライブし、第二のインバータに
よってこのペア内のｐ−チャネル・トランジスタ（例え
ば、トランジスタ１１０）をドライブすることもできる
。第一及び第二のインバータのスイッチング域値を異な
る値に選択し、この直列ペア内の両方のトランジスタが
通電する期間を増加することができる。こうして、たっ
た一つの直列ペアを使用して受信ノード（１０２）によ
り大きな信号を供給することができる。さらに、幾つか
のケースにおいてのみ導電されるように、中間状態伝送
手段１２３とともに一つあるいは複数の制御トランジス
タを含めることもできる。例えば、ある設計においては
、出力ノード１２２が低値であるときのみ（あるいは逆
に、ノード１２２が高値であるときにのみ）、通電する
ことが要求される。最後に、上の実施態様は、ＤＱラッ
チとの関係で示されたが、本発明の他の様々なタイプの
ラッチ回路への応用も明らかに可能であり、ここに含ま
れる。
ように任意の直列ペア（１０９−１１０及び１１１−１
１２）内の個々のトランジスタのゲートは、互いに接続
され、相補ノード（それぞれ１０８及び１０４）からド
ライブされる。但し、これらゲートは個別にドライブす
ることもできる。例えば、第一のインバータによって任
意のペア内のｎ−チャネル・トランジスタ（例えば、ト
ランジスタ１０９）をドライブし、第二のインバータに
よってこのペア内のｐ−チャネル・トランジスタ（例え
ば、トランジスタ１１０）をドライブすることもできる
。第一及び第二のインバータのスイッチング域値を異な
る値に選択し、この直列ペア内の両方のトランジスタが
通電する期間を増加することができる。こうして、たっ
た一つの直列ペアを使用して受信ノード（１０２）によ
り大きな信号を供給することができる。さらに、幾つか
のケースにおいてのみ導電されるように、中間状態伝送
手段１２３とともに一つあるいは複数の制御トランジス
タを含めることもできる。例えば、ある設計においては
、出力ノード１２２が低値であるときのみ（あるいは逆
に、ノード１２２が高値であるときにのみ）、通電する
ことが要求される。最後に、上の実施態様は、ＤＱラッ
チとの関係で示されたが、本発明の他の様々なタイプの
ラッチ回路への応用も明らかに可能であり、ここに含ま
れる。
【図１】本発明の一例としての実施態様を示す。
【図２】ゲート電圧の関数としての典型的なｎ−チャネ
ル及びｐ−チャネル・デバイスを横断しての電圧を示す
。
ル及びｐ−チャネル・デバイスを横断しての電圧を示す
。
【図３】典型的な先行技術によるＤＱラッチ回路を示す
。
。
【図４】典型的な先行技術によるクロック生成回路を示
す。
す。
Claims (9)
- 【請求項１】 一つの受信ノード（１０２）及び少な
くとも一つの内部ノード（１０４、１０８）を持つ二つ
の電圧レベル（ＶＤＤ、ＶＳＳ）のいずれか一つにおい
て安定なラッチ回路を含む集積回路において、該集積回
路がさらに、ｐ−チャネル・トランジスタ（１１０、１
１２）と直列に接続されたｎ−チャネル・トランジスタ
（１０９、１１１）からなる中間状態伝送手段（１２３
）を含み、該手段が該内部ノード（１０４、１０８）上
の電圧が該二つの電圧レベルの間の中間レベルであると
きにのみ電圧レベルを該受信ノード（１０２）に伝送し
、これによって該内部ノードが該二つの電圧レベルの一
つにおいて安定性を得ることを特徴とする集積回路。 - 【請求項２】 請求項１に記載の集積回路において、
該ｎ−チャネル・トランジスタ（１０９、１１１）のゲ
ート及び該ｐ−チャネル・トランジスタ（１１０、１１
２）のゲートが互いに接続され、さらに該内部ノード（
１０８、１０４）に接続されることを特徴とする集積回
路。 - 【請求項３】 請求項１に記載の集積回路において、
該受信ノード（１０２）がクロック信号（ＭＣＫ、ＳＣ
Ｋ）によって制御される伝送ゲート手段（１００、１０
１）を通じて入力信号を受信するように結合され、これ
によって、第一のクロック・フェーズの間に該入力信号
が該受信ノードへ通電され、その後のクロック・フェー
ズにおいて該受信ノードが該入力信号から隔離されるこ
とを特徴とする集積回路。 - 【請求項４】 請求項１に記載の集積回路において、
該ラッチ回路が出力ノード（１２２）を持ち、該受信ノ
ード（１０２）に伝送される該電圧レベルが該出力ノー
ドから誘導されることを特徴とする集積回路。 - 【請求項５】 一つのプロセッサ、該プロセッサを制
御するためのクロック、及び該クロックと非同期のソー
スからの入力から構成されるシステムであって；該プロ
セッサがさらに：該入力に結合された一つの受信ノード
（１０２）及び少なくとも一つの内部ノード（１０４、
１０８）を持つ二つの電圧レベル（ＶＤＤ、ＶＳＳ）の
いずれか一つにおいて安定なラッチ回路を含むシステム
において、該プロセッサがーさらにｐーチャネル・トラ
ンジスタ（１１０、１１２）と直列に接続されたｎーチ
ャネル・トランジスタ（１０９、１１１）からなる中間
状態伝送手段（１２３）を含み、該手段が該内部ノード
（１０４、１０８）上の電圧が該二つの電圧レベルの間
の中間レベルにあるときにのみ電圧レベルを該受信ノー
ドに伝送し、これによって該内部ノードが該二つの電圧
レベルの一つにおいて安定性を得ることを特徴とするシ
ステム。 - 【請求項６】 請求項５に記載のシステムにおいて、
該入力が該プロセッサに加えられるインストラクション
のシーケンスを制御する制御信号を受信することを特徴
とするシステム。 - 【請求項７】 請求項５に記載のシステムにおいて、
該ｎーチャネル・トランジスタ（１０９、１１１）のゲ
ート及び該ｐ−チャネル・トランジスタ（１１０、１１
２）のゲートが互いに接続され、さらに該内部ノード（
１０８、１０４）に接続されることを特徴とするシステ
ム。 - 【請求項８】 請求項５に記載のシステムにおいて、
該受信ノード（１０２）がクロック信号（ＭＣＫ、ＳＣ
Ｋ）によって制御される伝送ゲート手段（１００、１０
１）を通じて該入力を受信するように結合され、第一の
クロック・フェーズの間に該入力が該受信ノード（１０
２）へ接続され、その後のクロック・フェーズにおいて
該受信ノードが該入力から隔離されることを特徴とする
システム。 - 【請求項９】 請求項５に記載のシステムにおいて、
該ラッチ回路が出力ノード（１２２）を持ち、該受信ノ
ード（１０２）に伝送される該電圧レベルが該出力ノー
ドから誘導されることを特徴とするシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US586127 | 1990-09-21 | ||
| US07/586,127 US5081377A (en) | 1990-09-21 | 1990-09-21 | Latch circuit with reduced metastability |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04227112A true JPH04227112A (ja) | 1992-08-17 |
Family
ID=24344422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3236736A Pending JPH04227112A (ja) | 1990-09-21 | 1991-09-18 | 低減された準安定性を有するラッチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5081377A (ja) |
| EP (1) | EP0476940B1 (ja) |
| JP (1) | JPH04227112A (ja) |
| DE (1) | DE69119521T2 (ja) |
| HK (1) | HK179596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009118344A (ja) * | 2007-11-08 | 2009-05-28 | Fujitsu Microelectronics Ltd | 半導体装置 |
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- 1991-09-13 EP EP91308390A patent/EP0476940B1/en not_active Expired - Lifetime
- 1991-09-18 JP JP3236736A patent/JPH04227112A/ja active Pending
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1996
- 1996-09-26 HK HK179596A patent/HK179596A/en not_active IP Right Cessation
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| DE69119521T2 (de) | 1996-10-02 |
| EP0476940A2 (en) | 1992-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020612 |