JPH04227322A

JPH04227322A - 論理変換回路

Info

Publication number: JPH04227322A
Application number: JP3083947A
Authority: JP
Inventors: Kianoosh Naghshineh; キアヌーシュ・ナハシネー
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-04-16
Filing date: 1991-04-16
Publication date: 1992-08-17
Also published as: US4994691A; EP0453191A2; EP0453191A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は一般的には論理レベル変換に
関し、より特定的にはトランジスタ・トランジスタ論理
回路（ＴＴＬ）レベル信号を電流モード論理回路（ＣＭ
Ｌ）レベル信号に変換するための論理変換回路に関し、
その電流モード論理回路レベル信号はより高速の動作、
電力消散の減少および接地バウンスノイズに対する免疫
を有する。

【０００２】当該技術において周知のように、さまざま
な型式のディジタル論理回路は処理システムの異なる部
分におけるコンピュータデータ処理システムの領域にお
いて広く利用されている。集積回路装置のある論理型式
（すなわちＴＴＬ）を有する処理システムのある部分か
ら集積回路装置の別の論理型式（すなわちＣＭＬ／ＥＣ
Ｌ）を有する別の部分にデータを転送するために、一方
の論理型式から他方の論理型式への変換がしばしば所要
とさる。これらの処理システムの多くがＴＴＬおよびＣ
ＭＬ／ＥＣＬ論理回路により設計されているので、産業
においてこれら２つの異なる型式の論理回路が互いに互
換性のあるものであるために、ＴＴＬ−ＣＭＬ／ＥＣＬ
のようなインターフェース回路の必要性が発生してきた
。

【０００３】ＴＴＬ論理回路は典型的には＋０．８ボル
トより下でかつ＋２．０ボルトより上の論理信号レベル
上で動作し、一方ではＣＭＬ論理回路は典型的には−１
．０から−１．６ボルトの間の異なる論理レベル上で動
作する。ＣＭＬ／ＥＣＬ論理回路において利用される正
確なレベルが製造業者の間で異なるが、２つのＣＭＬ論
理レベルの間の電圧の振れは通常は２つのＴＴＬ論理レ
ベルの間の電圧の振れよりも少ない。さらにＴＴＬ回路
は正の電源電圧ＶＣＣ（すなわち＋５．０ボルト）およ
び接地電位ＴＧＮＤを利用する。他方で、ＣＭＬ回路は
負の電源電圧ＶＥＥ（すなわち−５．２ボルト）および
接地電位ＣＧＮＤを利用する。ＴＧＮＤおよびＣＧＮＤ
の両方の接地電位は典型的にはゼロボルトである。

【０００４】先行技術の変換はある２進信号レベルから
他の２進信号の型式に変換するための固定した電圧降下
を得るためにダイオードおよび他の半導体装置を使用す
る。しかしながら、これらの先行技術の変換は不利を被
り、なぜならそれらは共通の接地を使用していて、それ
はＴＴＬ入力およびＣＭＬ出力信号によって共用されて
いるからである。たとえばＴＴＬ入力信号およびＣＭＬ
出力信号は共通の接地と同じバス線を強要した。先行技
術のそのような論理レベル変換１０は図１に示されかつ
「先行技術」と明示されている。この先行技術の変換は
ディビッド・エイ・ホッジス（Ｄａｖｉｄ　　Ａ．　　
Ｈｏｄｇｅｓ）およびホレース・ジー・ジャクソン（Ｈ
ｏｒａｃｅ　　Ｇ．　　Ｊａｃｋｓｏｎ）によって書か
れ、１９８３年にマックグラウヒル　　インコーポレー
テッド（ＭｃＧｒａｗ−Ｈｉｌｌ，Ｉｎｃ．）によって
刊行された「ディジタル集積回路の分析と設計（Ａｎａ
ｌｙｓｉｓａｎｄ　　Ｄｅｓｉｇｎ　　ｏｆ　　Ｄｉｇ
ｉｔａｌ　　ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ）
」の２９６頁に見い出される。

【０００５】この先行技術の変換１０はＴＴＬ入力段階
１２およびＣＭＬ出力段階１４を含む。ＴＴＬ入力段階
１２は正の電源電圧ＶＣＣ（すなわち＋５．０ボルト）
および接地電位ＧＮＤの間に結合される。ＴＴＬ入力段
階１２は入力ノードＡおよびＢでＴＴＬ論理レベルを受
ける。ＣＭＬ出力段階１４は負の電源電位ＶＥＥ（すな
わち−５．２ボルト）および同様の接地電位（ＧＮＤ）
の間に結合される。ＣＭＬ出力段階１４はトランジスタ
Ｑ５のコレクタでのＯＲ出力およびトランジスタＱ４の
コレクタでのＮＯＲ出力を伝達し得る。その結果として
、通常共用される接地バス（ＧＮＤ）において如何なる
ＴＴＬ電流の流れも変換のＣＭＬ出力段階１４において
ノイズ信号を発生するであろう（接地バウンスノイズと
呼ばれる）。また、ＴＴＬ入力段階１２において使用さ
れる正の電力電位ＶＣＣにおいて如何なる変動も変換の
ＣＭＬ出力段階１４に結合された。さらに、ＴＴＬ入力
段階の入力しきい値はトランジスタＱ５のベースで電圧
ＶＲ　の値に、かつトランジスタＱ２のベースで電圧Ｖ
ＢＢの値に直接に依存する。そのうえ、レベルシフティ
ングを達成するための抵抗器Ｒ３の使用は過渡的な電流
を制限し、それによって伝播遅延を引き起し、それは変
換の動作の速度を減少する。

【０００６】したがって、接地バウンスノイズに対して
免疫があり、しかも減少された電力消散を有するより高
い切換速度を有する改良されたＴＴＬ−ＣＭＬ変換回路
を提供することが所望される。この発明の論理レベル変
換回路はＴＴＬ接地バスおよびＣＭＬ接地バスの間に転
送されるかもしれないノイズを減少させるためにＴＴＬ
およびＣＭＬ接地バス線を分離する第１図の変換回路１
０に対する改良を表す。

【０００７】

【発明の要約】したがって、この発明の一般的な目的は
、先行技術装置の不利を征服する改良されたＴＴＬ−Ｃ
ＭＬ変換回路を提供することである。

【０００８】この発明の目的はより高速の動作、電力消
費の減少および接地バウンスノイズに対する免疫を有す
る、ＴＴＬ論理レベル信号をＣＭＬ論理レベル信号に変
換するための論理変換回路を提供することである。

【０００９】この発明の別の目的は、ＴＴＬ接地バスお
よびＣＭＬ接地バスの間に分離を提供し、それはその間
に伝達されるかもしれないノイズを減少させるＴＴＬ−
ＣＭＬ変換回路を提供することである。

【００１０】この発明のさらに他の目的はＴＴＬ入力ト
ランジスタ、変換チェーン、第１のＣＭＬ差動対、レベ
ルシフタおよび第２のＣＭＬ差動対を含む、ＴＴＬ−Ｃ
ＭＬ変換回路を提供することである。

【００１１】これらの目的および目標に従って、この発
明は、ＴＴＬ入力トランジスタ、変換チェーン、第１の
ＣＭＬ差動対、レベルシフタおよび第２のＣＭＬ差動対
を含む、ＴＴＬ論理レベル信号をＣＭＬ論理レベル信号
に変換するための論理変換回路の提供に関する。ＴＴＬ
入力トランジスタはそのベースがＴＴＬ論理レベル信号
を受けるために入力端子に結合され、そのコレクタが正
の電源電位に接続され、かつそのエミッタが出力ノード
に接続される。変換チェーンは複数個の直列に接続され
たダイオードによって形成される。変換チェーンの一方
の端は出力ノードに接続される。第１のＣＭＬ差動対は
第１および第２の入力によって形成され、それらのエミ
ッタはともに接続される。第１の入力トランジスタはそ
のコレクタが第１の負荷抵抗器を介してＴＴＬ接地電位
に接続されかつそのベースが変換チェーンの他方の端に
接続される。第２の入力トランジスタはそのコレクタが
第２の負荷抵抗器を介してＴＴＬ接地電位に接続されか
つそのベースが基準電位に接続される。第１の電流源は
第１および第２の入力トランジスタの共通のエミッタと
負の電源電位の間に接続される。

【００１２】レベルシフタは第１および第２のエミッタ
フォロワトランジスタによって形成される。第１のエミ
ッタフォロワトランジスタはそのコレクタがＴＴＬ接地
電位に接続されかつそのベースが第２の入力トランジス
タのコレクタに接続される。第２のエミッタフォロワト
ランジスタはそのコレクタがＴＴＬ接地電位に接続され
かつそのベースが第１の入力トランジスタのコレクタに
接続される。第２のＣＭＬ差動対は第３および第４の入
力トランジスタによって形成され、それらのエミッタは
ともに接続される。第３の入力トランジスタはそのコレ
クタが第３の負荷抵抗器を介してＣＭＬ接地電位に接続
されかつそのベースが第２のエミッタフォロワトランジ
スタのエミッタに結合される。ＣＭＬ接地電位はＴＴＬ
接地電位から電気的に分離される。第４の入力トランジ
スタはそのコレクタが第４の負荷抵抗器を介してＣＭＬ
接地電位に接続されかつそのベースが第１のエミッタフ
ォロワトランジスタのエミッタに結合される。第２の電
流源は第３および第４の入力トランジスタの共通のエミ
ッタと負の電源電位の間に接続される。第３の入力トラ
ンジスタのコレクタは真のＣＭＬ論理レベル信号を与え
るために第１の出力端子に接続され、かつ第４の入力ト
ランジスタのコレクタは相補的なＣＭＬ論理レベル信号
を与えるために第２の出力端子に接続される。

【００１３】この発明のこれらおよび他の目的および利
点は、全体を通して同じ参照番号が対応する部分を示す
添付の図面と関連して読まれると、次の詳細な説明から
より十分に明らかになるであろう。

【００１４】

【好ましい実施例の説明】図面を詳細に参照すると、図
１においてＴＴＬ論理信号をＣＭＬ互換性のある論理レ
ベル信号に変換するために使用される従来の先行技術Ｔ
ＴＬ−ＣＭＬ変換装置１０が示される。変換装置１０は
ＴＴＬ入力段階１２、レベルシフタ１３、ＣＭＬ出力段
階１４および基準電圧発生器回路１６からなる。ＴＴＬ
入力段階１２はダイオードＤ１、Ｄ２、Ｄ８、Ｄ９、抵
抗器Ｒ１、Ｒ２およびトランジスタＱ１からなる。入力
段階１２は正の電源電位ＶＣＣ（＋５．０ボルト）およ
び接地バス線１８上の接地電位ＧＮＤの間に結合される
。入力段階はＴＴＬ−レベルデータ入力信号ＶＩＮ１　
およびＶＩＮ２をそのノードＡおよびＢ上でそれぞれに
受ける。レベルシフタ１３はダイオードＤ３ないしＤ５
、抵抗器Ｒ３、Ｒ４、Ｒ５およびトランジスタＱ２、Ｑ
３によって形成される。

【００１５】ＣＭＬ／ＥＣＬ出力段階１４はトランジス
タＱ４、Ｑ５、トランジスタＱ６および抵抗器Ｒ６によ
って形成された電流源、負荷抵抗器Ｒ７、Ｒ８およびエ
ミッタフォロワトランジスタＱ９、Ｑ１０を含む。出力
段階は負の電源電位ＶＥＥ（−５．２ボルト）および共
通のバス線１８上の同じ接地電位ＧＮＤの間に結合され
る。２つの入力信号ＶＩＮ１　およびＶＩＮ２　のＡＮ
Ｄ論理を表すＣＭＬ−レベル出力電圧ＶＯＵＴ１はトラ
ンジスタＱ５のコレクタに現れる。対応するＥＣＬ−レ
ベル出力電圧ＶＯＵＴ２はトランジスタＱ１０のエミッ
タに現れる。ＶＩＮ１　およびＶＩＮ２　で２つの入力
信号のＮＡＮＤ論理を表すＣＭＬ−レベル出力信号ＶＯ
ＵＴ３はトランジスタＱ４のコレクタに現れる。対応す
るＥＣＬ−レベル出力信号ＶＯＵＴ４はトランジスタＱ
９のエミッタに現れる。

【００１６】基準電圧発生回路１６はダイオードＤ６、
Ｄ７、抵抗器Ｒ９ないしＲ１３およびトランジスタＱ７
、Ｑ８を含む。第１の基準電圧ＶＲ　はトランジスタＱ
７のエミッタおよびトランジスタＱ５のベースの接続点
に与えられる。第２の基準電圧ＶＣＳはトランジスタＱ
８のエミッタおよびトランジスタＱ６のベースの接続点
に与えられる。第３の基準電圧ＶＢＢはダイオードＤ６
の陽極およびトランジスタＱ２およびＱ８のベースの接
続点に与えられる。

【００１７】接地バス線１８がＴＴＬ入力段階１２およ
びＣＭＬ出力段階１４によって共用されることが注目さ
れるであろう。入力段階１２内の２つの入力信号ＶＩＮ
１　およびＶＩＮ２　の切換は電流スパイクまたはノイ
ズが共通の接地バス線１８上に現れることを引き起こす
かもしれず、それはときどき「接地バウンスノイズ」と
呼ばれている。その結果として、このノイズはＣＭＬ出
力段階１６に転送されるであろうし、それはＣＭＬ−レ
ベル出力信号に逆に影響を与えるであろう。

【００１８】図面の図２において、この発明の原理に従
って構成されたＴＴＬ−ＣＭＬ変換装置１１０の概略回
路図が示される。変換装置１１０はＴＴＬ入力段階２０
、変換チェーン２２、第１のＣＭＬ差動対２４、レベル
シフタ２６および第２のＣＭＬ差動対２８からなる。変換装置１１０は複数個の一定の電流源３０ないし４０
をさらに含む。入力端子Ｄｉｎに与えられたＴＴＬレベ
ル信号は出力端子Ｄ１およびＤ１ＢでＣＭＬレベル信号
に変換される。ＴＴＬ接地ＧＴＴＬおよびＣＭＬ接地Ｇ
ＣＭＬはレベルシフタ２６によって分離されることが注
目されるであろう。さらに、ＴＴＬ接地および第２のＣ
ＭＬ差動対２８の使用と結合されたＣＭＬ接地の間のこ
の分離は、ＴＴＬ接地バスＧＴＴＬ上に現れる如何なる
ノイズをも減少させるのに大いに役立ち、そのＴＴＬ接
地バスＧＴＴＬはＣＭＬ接地バスＧＣＭＬに転送される
。その結果として、この変換装置１１０は出力端子Ｄ１
およびＤ１Ｂで相対的にノイズのないＣＭＬ互換性のあ
る出力信号を発生することが可能である。

【００１９】ＴＴＬ入力段階２０は入力トランジスタＱ
４０１、ショットキーダイオードＤ４０７および抵抗器
４０１によって形成されている。トランジスタＱ４０１
のコレクタは正の電源電位ＶＴＴＬに接続され、それは
典型的に＋５．０ボルトである。トランジスタＱ４０１
のベースはショットキーダイオードＤ４０７および抵抗
器Ｒ４０１の一方の端に接続される。抵抗器Ｒ４０１の
他方の端はまた正の電源電位ＶＴＴＬに接続される。ダ
イオードＤ４０７の陰極は入力端子Ｄｉｎに接続される
。

【００２０】変換チェーン２２はダイオード接続された
トランジスタＱ４０９およびショットキーダイオードＤ
４０１、Ｄ４０４およびＤ４０５によって形成される。トランジスタＱ４０１のエミッタはトランジスタＱ４０
９のベース・コレクタ端子に接続される。トランジスタ
Ｑ４０９のエミッタはダイオードＤ４０１の陽極に結び
付けられる。ダイオードＤ４０１の陰極はＤ４０４の陽
極に結び付けられる。ダイオードＤ４０４の陰極はダイ
オードＤ４０５の陽極に結合される。ダイオードＤ４０
５の陰極は第１の差動対２４の入力トランジスタＱ４０
５および電流源３０に結合される。電流源３０はトラン
ジスタＱ４１１および抵抗器Ｒ４０５によって形成され
る。トランジスタＱ４１１はそのコレクタがまたトラン
ジスタＱ４０５のベースに接続され、そのベースが基準
電圧ＶＣＳに接続され、かつそのエミッタが抵抗器Ｒ４
０５の一方の端に接続される。抵抗器Ｒ４０５の他方の
端は負の電源電位ＶＥＥに接続され、それは典型的には
−５．２または−４．５ボルトである。

【００２１】第１のＣＭＬまたは変換差動対２４は第１
の入力変換Ｑ４０５および第２の入力または基準トラン
ジスタＱ４０６ならびに負荷抵抗器Ｒ４０３、Ｒ４０４
を含む。入力トランジスタＱ４０５はそのコレクタが負
荷抵抗器Ｒ４０３の一方の端に接続され、かつ第２の入
力トランジスタＱ４０６はそのコレクタが負荷抵抗器Ｒ
４０４の一方の端に接続される。抵抗器Ｒ４０３および
Ｒ４０４の他方の端はＴＴＬ接地バス線ＧＴＴＬに接続
され、それは典型的にはゼロボルトである。入力トラン
ジスタＱ４０５およびＱ４０６のエミッタはともにかつ
電流源３２に接続される。電流源３２はトランジスタＱ
４１２および抵抗器Ｒ４０６によって形成される。トラ
ンジスタＱ４１２はそのコレクタが入力トランジスタＱ
４０５およびＱ４０６の共通のエミッタに接続され、そ
のベースが基準電圧ＶＣＳに接続され、そのエミッタが
抵抗器Ｒ４０６の一方の端に接続される。抵抗器Ｒ４０
６の他方の端は負の電源電位ＶＥＥに接続される。

【００２２】一組の直列接続されたショットキーダイオ
ードＤ４０６およびＤ４０９によって形成される基準発
生器はＴＴＬ接地バス線ＧＴＴＬおよび第２の入力トラ
ンジスタＱ４０６のベースの間に相互接続される。特に
ダイオードＱ４０９の陽極はバス線ＧＴＴＬに接続され
、かつダイオードＤ４０６の陰極はトランジスタＱ４０
６のベースに接続される。ダイオードＤ４０６およびＤ
４０９はそれらの動作特性が実質的にダイオードＤ４０
４およびＤ４０５と同一になるように選択される。ダイ
オードＤ４０６の陰極はまた電流源３４に接続される。電流源３４は整合エラーを除くために電流源３０と同一
になりかつトランジスタＱ４１３および抵抗器Ｒ４０７
によって形成される。トランジスタＱ４１３はそのコレ
クタがトランジスタＱ４０６のベースに接続され、その
ベースが基準電圧ＶＣＳに接続され、かつそのエミッタ
が抵抗器Ｒ４０７の一方の端に接続される。抵抗器Ｒ４
０７の他方の端は負の電源電位ＶＥＥに接続される。

【００２３】順方向ににバイアスされたショットキーダ
イオードにかかる０．５ボルトの電圧降下を仮定すると
、基準電圧ＶＲＥＦ　は第２の入力トランジスタＱ４０
６のベース（ノードＡ）で発生されるであろうし、それ
はバス線ＧＴＴＬより下の１．０ボルトまたは−１．０
ボルトである。こうしてこれはまた第１の入力トランジ
スタＱ４０５のベース（ノードＣ）上でトリップ電圧と
なるであろう。さらに、ノードＢでの電圧はゼロボルト
または仮想の接地になるであろうし、それは電圧ＶＢ　
がトランジスタＱ４０５のベースで電圧ＶＣ　より上の
２つのショットキーダイオード降下であるからでありか
つそれは次の式によって与えられる。ＶＢ　＝ＶＣ（Ｑ４０５）　＋ＶＳＨ（Ｄ４０５）＋Ｖ
ＳＨ（Ｄ４０４）　　　　＝−１．０　　ｖｏｌｔ＋０
．５　　ｖｏｌｔ＋０．５　　ｖｏｌｔ　　　　＝０　
　ｖｏｌｔその結果として、入力端子Ｄｉｎでのしきい値電圧ＶＴ
ＨがＴＴＬ接地バス線ＧＴＴＬと呼ばれかつ以下のよう
に計算されて２ＶＢＥと等しくなることがわかり得る。ＶＴＨ＝ＶＢ　＋ＶＳＨ（Ｄ４０１）＋ＶＢＥ（Ｑ４０
９）＋ＶＢＥ（Ｑ４０１）−ＶＳＨ（Ｄ４０７）　　　
　＝０　　ｖｏｌｔ＋０．５　　ｖｏｌｔ＋２ＶＢＥ−
０．５　　ｖｏｌｔ　　　　＝２ＶＢＥ　　変換チェーン２２において図１に先行技術における
抵抗器Ｒ３のような抵抗器がないので、より高速の動作
が達成される。このより高速のものはこの抵抗器Ｒ３の
削除によって得られ、そして変換チェーン２２において
電流が制限されないようにすることを可能にするであろ
うし、かつこの電流のすべてが入力トランジスタＱ４０
５のベースでキャパシタンスを充電または放電するのに
利用可能となるであろう。さらに、このことは電力消散
の総量を減少させるのに役に立つ。

【００２４】レベルシフタ２６は第１のエミッタフォロ
ワトランジスタＱ４１７、第１のエミッタ抵抗器Ｒ４１
２、第２のエミッタフォロワトランジスタＱ４１８およ
び第２のエミッタ抵抗器Ｒ４１１からなる。トランジス
タＱ４１７はそのコレクタがＴＴＬ接地バス線ＧＴＴＬ
に接続され、そのベースがトランジスタＱ４０６のコレ
クタに接続されかつそのエミッタが抵抗器Ｒ４１２の一
方の端に接続される。抵抗器Ｒ４１２の他方の端は電流
源３６に接続される。電流源３６はトランジスタＱ４１
４および抵抗器Ｒ４０８によって形成される。トランジ
スタＱ４１４はそのコレクタが抵抗器Ｒ４１２の他の端
に接続され、そのベースが基準電圧ＶＣＳに接続され、
そのエミッタが抵抗器Ｒ４０８の一方に端に接続される
。抵抗器Ｒ４０８の他方の端は負の電源電位ＶＥＥに接
続される。

【００２５】同様に、トランジスタＱ４１８はそのコレ
クタがＴＴＬ接地バス線ＧＴＴＬに接続され、そのベー
スがトランジスタＱ４０５のコレクタに接続され、かつ
そのエミッタが抵抗器Ｒ４１１の一方の端に接続される
。抵抗器Ｒ４１１の他方の端は電流源３８に接続される
。電流源３８はトランジスタＱ４１５および抵抗器Ｒ４
０９によって形成される。トランジスタＱ４１５はその
コレクタが抵抗器Ｒ４１１の他方の端に接続され、その
ベースが基準電圧ＶＣＳに接続され、かつそのエミッタ
が抵抗器Ｒ４０９の一方の端に接続さる。抵抗器Ｒ４０
９の他方の端は負の電源電位ＶＥＥに接続される。

【００２６】トランジスタＱ４１７および抵抗器Ｒ４１
２はバッファとしての役割を果たし、トランジスタＱ４
０６のコレクタ（ノードＥ）での電圧をノードＫでの新
しい電圧Ｖ１　にレベルシフトする。この電圧Ｖ１　は
第２の差動対２８における入力トランジスタＱ４２０の
ベースに与えられる。類似の態様で、トランジスタＱ４
１８および抵抗器Ｒ４１１はバッファとしての役割を果
たし、トランジスタＱ４０５のコレクタ（ノード）Ｆで
の電圧をノードＪでの新しい電圧Ｖ２　にレベルシフト
する。電圧Ｖ２　は第２のＣＭＬ差動対のトランジスタ
Ｑ４１９のベースに与えられる。電圧Ｖ１　およびＶ２
　（それらの中心値）の共通モード電圧は切換トランジ
スタＱ４１９、Ｑ４２０または電流源トランジスタＱ４
１６の飽和によって規定されるその最大の許容される範
囲の中心におかれる。この機構はＶ１　およびＶ２　（
それは接地電位ＧＴＴＬおよびＧＣＭＬの間の非常に単
純な差である）の共通モードにおいて最大の変化を参酌
するであろう。ＴＴＬ接地バス線ＧＴＴＬ上に現れる接
地バウンスノイズは電圧Ｖ１　およびＶ２　の両方に加
えられる。第２のＣＭＬ差動対２８を設けることによっ
て、それは電圧Ｖ１　およびＶ２　の値の間の差に応答
し、かつ接地電位ＧＴＴＬおよびＧＣＭＬを分離するこ
とによって、接地バウンスノイズの影響はＣＭＬ接地バ
ス線ＧＣＭＬおよび出力端子Ｄ１およびＤ１Ｂから除去
されてきた。

【００２７】第２のＣＭＬまたは出力差動対２８は入力
トランジスタＱ４１９およびＱ４２０および負荷抵抗器
Ｒ４１３およびＲ４１４を含む。入力トランジスタＱ４
１９のコレクタは抵抗器Ｒ４１３の一方の端に、かつ真
のＣＭＬ互換性のある信号を与えるための出力端子Ｄ１
に接続される。入力トランジスタＱ４２０のコレクタは
抵抗器Ｒ４１４の一方の端に、かつ相補的なＣＭＬ互換
性のある信号を与えるための出力端子に接続される。抵
抗器Ｒ４１３およびＲ４１４の他方の端はＣＭＬ接地バ
ス線ＧＣＭＬに接続される。トランジスタＱ４１９およ
びＱ４２０のエミッタは共に電流源４０に接続される。電流源４０はトランジスタＱ４１６および抵抗器Ｒ４１
０によって形成される。トランジスタＱ４１６はそのコ
レクタが入力トランジスタＱ４１９およびＱ４２０の共
通のエミッタに接続され、そのベースが基準電圧ＶＣＳ
に接続され、そのエミッタが抵抗器Ｒ４１０の一方の端
に接続される。抵抗器Ｒ４１０の他方の端は負の電源電
位ＶＥＥに接続される。

【００２８】変換装置１１０は一組のショットキーダイ
オードＤ４０２、Ｄ４０３および一組のダイオード接続
されたトランジスタＱ４０４、Ｑ４１０および抵抗器Ｒ
４０２によっで形成された入力クランプ回路４２をさら
に含む。クランプ回路４２は、入力トランジスタＱ４０
１のベースまたはノードＤでの電圧上に上位の境界を２
ＶＳＨ＋２ＶＢＥを越えて発生するのを制限する役割を
果たす。その結果として、対応するノードＤ、Ｂおよび
Ｈでの電圧はそれらのしきい値に相関する１つのショッ
トキー電圧降下によって正となり得るのみである。振れ
クランプ４４はクランプトランジスタＱ４０２およびク
ランプダイオードＤ４０８によって形成される。クラン
プトランジスタＱ４０２はＴＴＬ接地バス線ＧＴＴＬお
よびノードＢの間の電圧を制限するために設けられる。トランジスタＱ４０２はそのベースおよびコレクタがＴ
ＴＬ接地バス線ＧＴＴＬに接続され、そのエミッタがノ
ードＢに接続される。クランプダイオードＤ４０８はＴ
ＴＬ接地バス線ＧＴＴＬに関してノードＨでの過渡的な
電圧を制限する役割を果たす。ダイオードＤ４０８の陽
極はノードＨに接続され、ダイオードＤ４０８の陰極は
ＴＴＬ接地バス線ＧＴＴＬに接続される。その結果とし
て、ノードＨおよびＣでの移行はそれらのしきい値から
正の方向に１つのショットキーダイオード降下ＶＳＨに
かつ負の方向に１つのＶＢＥ降下に明確にクランプされ
るであろう。したがって、ノードＣでの振れが最小にさ
れるので、より高速の動作が達成される。さらに、クラ
ンプダイオードＤ４０８は過渡的なクランプのみで、か
つクランプ回路４２はＤＣ基準上の正の方向において振
れを制限するために作用するであろう。

【００２９】動作において、２進「０」を表す＋０．８
ボルトより下のＴＴＬ信号が入力端子Ｄｉｎに与えられ
るとき、トランジスタＱ４０１のベースおよびエミッタ
での電圧はそれらのしきい値より下に降下するであろう
。その結果として、トランジスタＱ４０５のベース（ノ
ードＣ）での電圧はトランジスタＱ４０６のベース（ノ
ードＡ）での電圧ＶＲＥＦ　よりもさらに負となるであ
ろう。したがって、トランジスタＱ４０６は導電性にさ
れかつトランジスタＱ４０５は非導電性にされるであろ
う。抵抗器Ｒ４０４にかかる電圧降下はノードＥでおよ
そ−０．３５０ボルトの電圧を与え、それはノードＫで
しきい値電圧よりも低い電圧を発生するであろう。トラ
ンジスタＱ４０５が非導電性であるので、ノードＦでの
電圧はゼロボルトになるであろうし、それはノードＪで
しきい値電圧よりも高い電圧を発生するであろう。さら
に、トランジスタＱ４１９のベース（ノードＪ）での電
圧はトランジスタＱ４２０のベース（ノードＫ）での電
圧よりもより少なく負になるので、トランジスタＱ４１
９はオンとなりかつトランジスタＱ４２０はオフとなる
であろう。抵抗器Ｒ４１３にかかる電圧降下はトランジ
スタＱ４１９のコレクタで、または真のＣＭＬ互換性の
ある信号のための２進「０」を表す出力端子Ｄ１でおよ
そ−０．３５０ボルトの電圧を与えるであろう。出力端
子Ｄ１Ｂは端子Ｄ１で電圧の補数を有しかつゼロボルト
の電圧でまたは相補的なＣＭＬ互換性のある信号のため
の２進「１」である。

【００３０】２進「１」を表す＋２．０ボルトより上の
ＴＴＬ信号が入力端子Ｄｉｎに与えられるとき、トラン
ジスタＱ４０１のベースおよびエミッタ電圧はそれらの
しきい値を越えて上昇するであろう。その結果として、
トランジスタＱ４０５のベース（ノードＣ）での電圧は
トランジスタＱ４０６のベース（ノードＡ）での基準電
圧よりも少なく負になるであろう。したがって、トラン
ジスタＱ４０５は導電性とされ、トランジスタＱ４０６
は非導電性とされるであろう。抵抗器Ｒ４０３にかかる
電圧降下はそれらのしきい値より下のトランジスタＱ４
１８のベースおよびエミッタ電圧を減少させるノードＦ
でおよそ−０．３５０ボルトの電圧降下を与える。トラ
ンジスタＱ４０６が非導電性であるので、ノードＥでの
電圧はゼロボルトになるであろうし、それはそれらのし
きい値より上にトランジスタＱ４１７のベースおよびエ
ミッタ電圧を増す。さらに、トランジスタＱ４２０のベ
ース（ノードＫ）での電圧がトランジスタＱ４１９のベ
ース（ノードＪ）での電圧よりもより少なく負であるの
で、トランジスタＱ４２０はオンとなりトランジスタＱ
４１９はオフとなるであろう。抵抗器Ｒ４１４にかかる
電圧降下はトランジスタＱ４２０のコレクタまたは出力
端子Ｄ１Ｂでおよそ−０．３５０ボルトの電圧を与え、
それは相補的なＣＭＬ互換性のある信号に対し２進「０
」を表す。出力端子Ｄ１は端子Ｄ１Ｂで電圧の補数を有
しかつゼロボルトの電圧でまたは真のＣＭＬ互換性のあ
る信号に対し２進「１」である。先の詳細な説明から、
この発明がＴＴＬ論理レベル信号をＴＴＬ入力段階、変
換チェーン、第１のＣＭＬ差動対、レベルシフタ、およ
び第２のＣＭＬ差動対を含むＣＭＬ論理レベル信号に変
換させるための改良された論理変換回路を提供すること
がわかり得る。レベルシフタは出力端子で相対的にノイ
ズのないＣＭＬ互換性のある出力信号を発生するために
ＴＴＬ接地電位およびＣＭＬ接地電位を電気的に分離す
る役割を果たす。さらに、この発明の変換回路はさらに
高速の動作と電力消散の減少を有する。

【００３１】この発明の好ましい実施例であると現在考
えられることが例示され説明されてきたが、さまざまな
変更および修正がなさるかもしれず、かつ発明の真の範
囲から逸脱することなしに均等物がその構成条件に置換
されるかもしれないということが当業者には理解される
であろう。

【００３２】さらに多くの修正が特定の状態または材料
を発明の中心範囲から逸脱することなしに、発明の教示
に適合させるためになさるかもしれない。したがって、
この発明が発明を実施するための考えられる最良の方法
として開示される特定の実施例に限定されず、発明が前
提の請求項の範囲内に入るすべての実施例を含むであろ
うということが意図される。

【図面の簡単な説明】

【図１】先行技術のＴＴＬ−ＣＭＬ論理変換回路の詳細
な概略図である。

【図２】この発明の原理に従って構成されたＴＴＬ−Ｃ
ＭＬ変換回路の詳細な概略図である。

【符号の説明】

Ｑ４０５は入力トランジスタ、Ｑ４２０は入力トランジ
スタ、Ｒ４０３は負荷抵抗器、Ｒ４１４は負荷抵抗器、
Ｑ４１７はエミッタフォロワトランジスタ、Ｑ４１８は
エミッタフォロワトランジスタ、Ｄ４０１はショットキ
ーダイオード、Ｄ４０９はショットキーダイオード、２
２は変換チェーン、３０は電流源、４０は電流源、２６
はレベルシフティング手段、２４は差動対切換手段、２
８は差動対切換手段である。

Claims

【特許請求の範囲】

【請求項１】　　ＴＴＬ論理レベル信号をＣＭＬ論理信
号に変換するための論理変換回路であって、そのベース
がＴＴＬ論理レベル信号を受けるために入力端子に結合
され、そのコレクタが正の電源電位（ＶＴＴＬ）に接続
されかつそのエミッタが内部ノードに接続される、ＴＴ
Ｌ入力トランジスタ（Ｑ４０１）と、複数個の直列接続
されたダイオードから形成された変換チェーン（２２）
とを含み、前記変換チェーンの一方の端は内部ノードに
接続され、第１および第２の入力トランジスタ（Ｑ４０
５、Ｑ４０６）によって形成され、それらのエミッタが
ともに接続される、第１のＣＭＬ差動対（２４）を含み
、前記第１の入力トランジスタ（Ｑ４０５）はそのコレ
クタが第１の負荷抵抗器（Ｒ４０３）を介してＴＴＬ接
地電位（ＧＴＴＬ）に接続されかつそのベースが前記変
換チェーンの他方の端に接続され、前記第２の入力トラ
ンジスタ（Ｑ４０６）はそのコレクタが第２の負荷抵抗
器（Ｒ４０４）を介してＴＴＬ接地電位に接続されかつ
そのベースが基準電圧に接続され、前記第１および第２
の入力トランジスタ（Ｑ４０５、Ｑ４０６）および負の
電源電位（ＶＥＥ）の間に接続された第１の電流源（３
２）と、第１および第２のエミッタフォロワトランジス
タ（Ｑ４１７、Ｑ４１８）によって形成されるレベルシ
フタ（２６）とを含み、前記第１のエミッタフォロワト
ランジスタ（Ｑ４１７）はそのコレクタが前記ＴＴＬ接
地電位に接続されかつそのベースが前記第２の入力トラ
ンジスタ（Ｑ４０６）のコレクタに接続され、前記第２
のエミッタフォロワトランジスタ（Ｑ４１８）はそのコ
レクタが前記ＴＴＬ接地電位に接続されかつそのベース
が前記第１の入力トランジスタ（Ｑ４０５）のコレクタ
に接続され、第３および第４の入力トランジスタ（Ｑ４
１９、Ｑ４２０）によって形成され、それらのエミッタ
がともに接続される第２のＣＭＬ差動対（２８）を含み
、前記第３の入力トランジスタ（Ｑ４１９）はそのコレ
クタが第３の負荷抵抗器（Ｒ４１３）を介してＣＭＬ接
地電位（ＧＣＭＬ）に接続されかつそのベースが前記第
２のエミッタフォロワトランジスタ（Ｑ４１８）のエミ
ッタに結合され、前記ＣＭＬ接地電位が前記ＴＴＬ接地
電位から電気的に分離され、前記第４の入力トランジス
タ（Ｑ４２０）はそのコレクタが第４の負荷抵抗器（Ｒ
４１４）を介して前記ＣＭＬ接地電位に接続されかつそ
のベースが前記第１のエミッタフォロワトランジスタ（
Ｑ４１７）のエミッタに結合され、前記第３および第４
の入力トランジスタ（Ｑ４１９、Ｑ４２０）の共通のエ
ミッタおよび前記負の電源電位の間に接続された第２の
電流源（４０）を含み、前記第３の入力トランジスタ（
Ｑ４１９）のコレクタは真のＣＭＬ互換性のある信号を
与えるために第１の出力端子に接続され、かつ前記第４
の入力トランジスタ（Ｑ４２０）のコレクタは相補的な
ＣＭＬ互換性のある信号を与えるために第２の出力端子
に接続される、論理変換回路。
【請求項２】　　前記変換チェーン（２２）がダイオー
ド接続されたトランジスタ（Ｑ４０９）、第１のショッ
トキー（Ｓｃｈｏｔｔｋｙ）ダイオード（Ｄ４０１）、
第２のショットキーダイオード（Ｄ４０４）および第３
のショットキーダイオード（Ｄ４０５）を含み、前記ダ
イオード接続されたトランジスタ（Ｑ４０９）はそのベ
ースおよびコレクタが前記ＴＴＬ入力トランジスタ（Ｑ
４０１）の前記エミッタに接続されかつそのエミッタが
前記第１のショットキーダイオード（Ｄ４０１）の陽極
に接続され、前記第１のショットキーダイオード（Ｄ４
０１）はその陰極が前記第２のショットキーダイオード
（Ｄ４０４）の陽極に接続され、前記第２のショットキ
ーダイオード（Ｄ４０４）はその陰極が前記第３のショ
ットキーダイオード（Ｄ４０５）の陽極に接続され、前
記第３のショットキーダイオード（Ｄ４０５）はその陰
極が前記第１の入力トランジスタ（Ｑ４０５）のベース
に接続される、請求項第１に記載の論理変換回路。
【請求項３】　　第４のショットキーダイオード（Ｄ４
０９）および第５のショットキーダイオード（Ｄ４０６
）をさらに含み、前記第４のショットキーダイオード（
Ｄ４０９）はその陽極が前記ＴＴＬ接地電位に接続され
かつその陰極が前記第５のショットキーダイオード（Ｄ
４０６）の陽極に接続され、前記第５のショットキーダ
イオード（Ｄ４０６）はその陰極が前記第２の入力トラ
ンジスタ（Ｑ４０６）のベースに接続される、請求項２
に記載の論理変換回路。
【請求項４】　　前記第３のショットキーダイオード（
Ｄ４０５）の陰極および前記負の電源電位の間に接続さ
れた第３の電流源（３０）をさらに含む、請求項３に記
載の論理変換回路。
【請求項５】　　前記第５のショットキーダイオード（
Ｄ４０６）の陰極および前記負の電源電位の間に接続さ
れた第４の電流源（３４）をさらに含む、請求項４に記
載の論理変換回路。
【請求項６】　　前記第５のエミッタフォロワトランジ
スタ（Ｑ４１７）のエミッタおよび前記負の電源電位の
間に接続された第５の電流源（３６）をさらに含む、請
求項５に記載の論理変換回路。
【請求項７】　　前記第２のエミッタフォロワトランジ
スタ（Ｑ４１８）のエミッタおよび前記負の電源電位の
間に接続された第６の電流源（３８）をさらに含む、請
求項６に記載の論理変換回路。
【請求項８】　　前記入力端子および前記ＴＴＬ接地電
位の間に結合され、前記入力端子上の上方の電圧を制限
するための入力クランプ回路をさらに含む、請求項１に
記載の論理変換回路。
【請求項９】　　そのベースおよびコレクタが前記ＴＴ
Ｌ接地電位に接続されかつそのエミッタが前記第２のシ
ョットキーダイオード（Ｄ４０４）の陽極に接続される
クランプトランジスタ（Ｑ４０２）をさらに含む、請求
項８に記載の論理変換回路。
【請求項１０】　　その陰極が前記ＴＴＬ接地電位に接
続されかつその陽極が、前記第２のショットキーダイオ
ード（Ｄ４０４）の陰極に接続されるクランプダイオー
ド（Ｄ４０８）をさらに含む、請求項９に記載の論理変
換回路。
【請求項１１】　　ＴＴＬ論理レベル信号をＣＭＬ論理
信号に変換するための論理変換回路であって、そのベー
スがＴＴＬ論理レベル信号を受けるために入力端子に結
合され、そのコレクタが正の電源電位（ＶＴＴＬ）に接
続され、かつそのエミッタが内部ノードに接続されるＴ
ＴＬ入力トランジスタ（Ｑ４０１）と、複数個の直列接
続されたダイオードによって形成された変換チェーン（
２２）を含み、前記変換チェーンの一方の端は内部ノー
ドに接続され、ＴＴＬ接地電位（ＧＴＴＬ）および負の
電源電位（ＶＥＥ）の間に接続されかつ前記変換チェー
ンの出力からの前記ＴＴＬ論理レベル信号および基準電
圧の間の差に応答して、前記ＣＭＬ論理レベル信号に対
応して出力信号を発生するための第１のＣＭＬ差動切換
手段（２４）と、前記出力信号に応答して、第１および
第２のシフトされたＣＭＬ出力信号を発生するためのレ
ベルシフティング手段（２６）と、ＣＭＬ接地電位（Ｇ
ＣＭＬ）および前記負の電源電位の間に接続されかつ前
記レベルシフティング手段からの前記第１および第２の
シフトされたＣＭＬ出力信号の間の差に応答して、真の
かつ相補的なＣＭＬ互換性のある信号を発生するための
第２のＣＭＬ差動切換手段（２８）とを含み、前記ＣＭ
Ｌ接地電位は前記レベルシフティング手段によって前記
ＴＴＬ接地電位から電気的に分離される、論理変換回路
。
【請求項１２】　　前記第１のＣＭＬ差動切換手段（２
４）が第１および第２の入力トランジスタ（Ｑ４０５、
Ｑ４０６）を含み、それらのエミッタがともに接続され
かつ第１の電流源（３２）がその共通のエミッタおよび
負の電源電位の間に接続される、請求項１１に記載の論
理変換回路。
【請求項１３】　　前記第２のＣＭＬ差動切換手段（２
６）が第３および第４の入力トランジスタ（Ｑ４１９、
Ｑ４２０）を含み、それらのエミッタがともに接続され
かつ第２の電流源（４０）がその共通のエミッタおよび
前記負の電源電位に接続される、請求項１２に記載の論
理変換回路。
【請求項１４】　　前記変換チェーンがダイオード接続
されたトランジスタ（Ｑ４０９）、第１のショットキー
ダイオード（Ｄ４０１）、第２のショットキーダイオー
ド（Ｄ４０４）および第３のショットキーダイオード（
Ｄ４０５）を含み、前記ダイオード接続されたトランジ
スタ（Ｄ４０９）はそのベースおよびコレクタが前記Ｔ
ＴＬ入力トランジスタ（Ｑ４０１）のエミッタに接続さ
れかつそのエミッタが前記第１のショットキーダイオー
ド（Ｄ４０１）の陽極に接続され、前記第１のショット
キーダイオード（Ｄ４０１）はその陰極が前記第２のシ
ョットキーダイオード（Ｄ４０４）の陽極に接続され、
前記第２のショットキーダイオード（Ｄ４０４）はその
陰極が前記第３のショットキーダイオード（Ｄ４０５）
の陽極に接続され、前記第３のショットキーダイオード
（Ｄ４０５）はその陰極が前記第１の入力トランジスタ
（Ｑ４０５）のベースに接続される、請求項１３に記載
の論理変換回路。
【請求項１５】　　前記入力端子および前記ＴＴＬ接地
電位の間に結合され、前記入力端子上で上方の電圧を制
限するための入力クランプ回路（４２）をさらに含む、
請求項１４に記載の論理変換回路。
【請求項１６】　　そのベースおよびコレクタが前記Ｔ
ＴＬ接地電位に接続されかつそのエミッタが前記第２の
ショットキーダイオード（Ｄ４０４）の陽極に接続され
るクランプトランジスタ（Ｑ４０２）をさらに含む、請
求項１５に記載の論理変換回路。
【請求項１７】　　その陰極が前記ＴＴＬ接地電位に接
続されかつその陽極が前記第２のショットキーダイオー
ド（Ｄ４０４）の陰極に接続されるクランプダイオード
（Ｑ４０８）をさらに含む、請求項１６に記載の論理変
換回路。
【請求項１８】　　ＴＴＬ論理レベル信号をＣＭＬ論理
信号に変換するための論理変換回路であって、ＴＴＬ論
理レベル信号および内部ノードを受けるための入力端子
を有するＴＴＬ入力手段（２０）と、入力および出力を
有する変換手段（２２）とを含み、前記変換手段の入力
は前記ＴＴＬ入力手段（２０）の内部ノードに結合され
、ＴＴＬ接地電位（ＧＴＴＬ）および負の電源電位の間
に接続されかつ前記変換チェーンの出力からの前記ＴＴ
Ｌ論理レベル信号および基準電圧の間の差に応答して、
前記ＣＭＬ論理レベル信号に対応する出力信号を発生す
るための第１の差動切換手段（２４）と、前記出力信号
に応答して、第１および第２のシフトされたＣＭＬ出力
信号を発生するためのレベルシフティング手段（２６）
と、ＣＭＬ接地電位（ＧＣＭＬ）および前記負の電源電
位の間に接続されかつ前記レベルシフティング手段から
の前記第１および第２のシフトされたＣＭＬ出力信号の
間の差に応答して、真のかつ相補的なＣＭＬ互換性のあ
る信号を発生するための第２のＣＭＬ差動切換手段（２
８）とを含み、前記ＣＭＬ接地電位は前記レベルシフテ
ィング手段によって前記ＴＴＬ接地電位から電気的に分
離された、論理変換回路。
【請求項１９】　　　　前記第１のＣＭＬ差動切換手段
（２４）が第１および第２の入力トランジスタ（Ｑ４０
５、Ｑ４０６）を含み、それらのエミッタがともに接続
されかつ第１の電流源（３２）がその共通のエミッタお
よび負の電源電位の間に接続される、請求項１８に記載
の論理変換回路。
【請求項２０】　　　　前記第２の差動切換手段（２６
）が第３および第４の入力トランジスタ（Ｑ４１９、Ｑ
４２０）を含み、それらのエミッタがともに接続されか
つ第２の電流源（４０）がその共通のエミッタおよび前
記負の電源電位の間に接続される、請求項１９に記載の
論理変換回路。