JPH04227350A - デジタル音声信号の受信及び同期方法とその装置 - Google Patents

デジタル音声信号の受信及び同期方法とその装置

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JPH04227350A
JPH04227350A JP3088519A JP8851991A JPH04227350A JP H04227350 A JPH04227350 A JP H04227350A JP 3088519 A JP3088519 A JP 3088519A JP 8851991 A JP8851991 A JP 8851991A JP H04227350 A JPH04227350 A JP H04227350A
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JP
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input
timing
pulse
sample
main memory
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JP3088519A
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English (en)
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William H Fletcher
ウィリアム・ハロルド・フレッチャー
Simon C Wegerif
サイモン・クリストファー・ウェゲリフ
Christopher J Travis
クリストファー・ジュリアン・トラヴィス
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British Broadcasting Corp
Original Assignee
British Broadcasting Corp
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/12—Indexing scheme relating to groups G06F5/12 - G06F5/14
    • G06F2205/123—Contention resolution, i.e. resolving conflicts between simultaneous read and write operations

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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Communication Control (AREA)
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  • Television Signal Processing For Recording (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】本発明は、デジタル信号、特にデジタル
音声信号の受信と同期に関する。
【０００２】大規模な多重チャンネルデジタル音声シス
テムおいてＦＩＦＯ（先入れ、先出し方式）記憶装置は
一般に同期目的のために音声サンプルを遅らせるために
使われる。制約がこれらの記憶装置に対する読み書き動
作の相対的タイミングで設けられている。このような記
憶装置は書き込み動作又は読み取り動作のいずれが行わ
れても割り込み可能であり、そして読み取り又は書き込
み動作のそれぞれにおいて同時の試みを禁止する“ビジ
ー”出力回線を有する。
【０００３】正常動作において、読み書き動作は交互に
行われる。但し、もし読み書き動作がほとんど同位相で
行われるならば、受信サンプルにおける僅かなジッタ又
はタイミングの不確実性が読み書き動作が行われるその
順序を瞬間的に反転させる効果を有するかも知れない。 これは反復サンプルまたはサンプル損失のいずれかとな
り、その結果音質の劣化となる。
【０００４】これは四つの異なる状況における読み書き
動作を示す図１に示される。状況Ａの場合、読み書きパ
ルスは時間で広く分離されている。状況Ｂの場合、読み
書きはシェード領域で表される最大タイミング不確実性
よりも接近している。この結果は状況Ｃの場合でのよう
に、読み書きが各サイクル毎に効率的にランダム順序と
なることで行われることとなる。
【０００５】これは、故に、サンプル対サンプルジッタ
に従った非同期の入力信号が読み書きバッファ記憶を使
用することによって局所基準と同期されることが要求さ
れた状況の例である。
【０００６】
【発明の概要】本発明は、添付の請求の範囲で定義され
る。
【０００７】本発明を具体化し、そして特に音声信号で
使用するように設計された好適デジタル信号受信および
同期システムが図を参照して以下に詳細に説明される。 好適システムにおいて、サンプル対サンプルジッタに従
うデジタル音声信号は読み書きバッファメモリを使用す
ることによって局所基準パルスと共に同期が取られる。 タイミングパルスは入力サンプルと関連する。入力サン
プルは一サンプルラッチ記憶装置を通じてメインメモリ
に適用され、そしてタイミングパルスはスイッチにより
直接的か又は短遅延のいずれかでメインメモリの書き込
みコントロール入力に適用される。位相コンパレーター
は、書き込みパルスが読み取りパルスに近接している時
サンプル毎に検出し、そしてそれに応じてスイッチに状
態を変更させ、そして潜在的な読み書き争奪の危険性が
、それらがそのオリジナルの状態に立ち帰る時に再び検
出されるまで、それらの変更状態を保持する。本発明は
図を参考にした実例で説明される。
【０００８】
【実施例】図２は本発明の一形態のブロック略図である
。回路１０は三つの入力サンプルを包含できるＦＩＦＯ
記憶装置１２を包含し、そして入力１４で受信した音声
サンプルのためのバッファ機能を提供する。音声信号は
ターミナル８０における書き込みタイミング信号と関連
して受信される。メモリ１２はターミナル１８において
受信されて、読み取りコントロール回路７４に適用され
た読み取りパルスに応じて出力サンプルを出力１６に提
供する。出力サンプルはその時、例えば、デジタルアナ
ログコンバーターに適用されても良い。コンバーターは
読み取りパルスと絶えず同期する音声サンプルデータを
要求する。
【０００９】入力８０における書き込みパルスは入力１
４において受信された音声サンプルと関連し、そしてこ
の場合、書き込みパルスは他の方法で生成されるかも知
れないが、両方とも同じソースから得られる。正常動作
において、これらのパルスは追加メモリ３６のラッチ入
力８２に適用されるラッチ信号として、そして遅延素子
６２を通じて通過後の微少時間Δｔ１後はメインメモリ
１２の書き込みパルスとして使用される。Δｔ１は追加
メモリ３６の伝播遅延に等しい非常に短い遅延である。 追加メモリ３６の出力はライン２２によりメインメモリ
の入力に直接的に接続される。故に、正常動作において
、追加メモリはメインメモリの入力に微少伝播遅延を追
加して、仮想透過的に働く。
【００１０】位相コンパレーター２４はメインメモリに
適用された読み書きパルスを比較する。もし書き込みパ
ルスが読み取りパルスに接近し過ぎると、位相コンパレ
ーターはその出力にシングルパルスを提供する。このパ
ルスはコントロールライン５０によりスイッチ６６、６
８に適用される。これらのスイッチは遅延Δｔ２の比較
的長い遅延素子が書き込み信号通路内に入れられるのを
可能にする。このように、リンクされたスイッチ６６、
６８の位置により、書き込みパルスはライン７０を通じ
て直接的に、又は値Δｔ２の遅延素子３８を通じてのい
ずれかで、メインメモリの書き込みコントロール回路７
２に到達する。遅延素子３８の大きさΔｔ２は図１のＢ
の場合の斜線部分で示されるように総合期待ピーク・ピ
ーク値タイミングジッタよりも大きくなる。追加メモリ
３６は一つのロケーションを包含し、故に、ラッチ信号
８２のみを要求する。ライン２２のこの追加メモリの出
力は短期間の伝播遅延後、ラッチ内容と等しくなる。
【００１１】システムは入ってくる音声サンプル毎に読
み書き信号パルスをチェックし、それでデジタル音声シ
ステムで発見されるタイプのサンプル別タイミング変数
を求めることができる（固定基準に関して緩慢にドリフ
トする変数の逆である）。各測定は個々のサンプルに関
する。
【００１２】スイッチ６６、６８はパルスが位相コンパ
レーターから受信される度に状態が変化する。即ち、ト
グルとして働く。つまり、一度遅延素子３８が使用状態
になると、測定は、遅延書き込みパルスを使って潜在的
読み書き争奪が再び検出されるまでさらに行われる。そ
の時、遅延素子３８はもはや使用されない。このような
配置はより正確な設計を可能にし、そして少数の記憶ロ
ケーションを必要とするだけである。
【００１３】デジタル音声環境で使用されるとき、最大
許容ジッタは通信リンクの遂行能力の与えられたレベル
に対して定義可能である。位相又はタイミング差は、デ
ータ速度よりもはるかに高い周波数を有するクロックで
ある高周波クロックへの参照で測定される。この測定そ
れ自体が、遅延値Δｔ２の計算で考慮されなければなら
ない追加ジッタ成分をもたらす。もし測定された位相差
が可能ピークジッタよりも大きいと、データは小さい遅
延Δｔ１に従って追加メモリ３６を透過的に通過する。 もし測定された位相差が可能最大ジッタよりも小さいな
らば、データは追加メモリ内により長い時間Δｔ２保持
される。この時間後、それはメインメモリ内に書き込ま
れる。
【００１４】正味の結果は書き込み動作を適時に読み取
り動作から離れて安全な距離に移動させることである。 これは図１のＤで示されており、ここで書き込みパルス
はタイミング不確定性よりも大きな固定量Ｘだけ遅延さ
れる。
【００１５】読み書き動作の相対的位相は位相測定回路
によりモニターされ続け、そしてもしクラッシュが再び
検出されるならば、追加記憶装置は効果的に透明化され
る。好都合なことに、追加メモリ３６とメインメモリ１
２は、メモリの第一サンプルロケーションにより構成さ
れている追加メモリ３６と共にシングル４サンプルメモ
リで構成可能である。
【００１６】図３は潜在的読み書き回線争奪の状態を検
出するために位相コンパレーター２４として使用可能な
回路を示す。読み取りパルスはターミナル１８で受信さ
れ、そして書き込みパルスはターミナル４０で受信され
る。読み取りパルスは遅延回路３８と同長の二つの遅延
回路４２、４４を通じて適用される。ゲート４６はター
ミナル１８で受信された読み取りパルスにより開かれ、
そして遅延回路４４の出力からのパルスにより閉じられ
る。書き込みパルスは同様の遅延回路４８に、そしてゲ
ート４６に適用される。もし遅延書き込みパルスが、ゲ
ートが開いている時にそこに到達すると、そのパルスは
ゲートを通過して、スイッチ６６、６８を開閉する。
【００１７】示された回路は集積回路の装置の形で実施
可能であり、そしてＩＥＣ９５８に従うデジタル音声イ
ンターフェースに取り入れることが出来る。それらは、
マスタークロックが入力パルスから得られなく、しかも
信号に対して非常に小さなオーバーオール遅延を提供す
るシステムにおける同期を提供する利点を有する。
【図面の簡単な説明】
【図１】書き込みパルスがジッタに従う時の読み書きパ
ルスの相対的タイミングを示すタイミング図である。
【図２】本発明を具体化する好適デジタル音声受信同期
装置のブロック回路図である。
【図３】図２の位相コンパレーター回路２４のブロック
回路図である。
【符号の説明】
１０　　　　　　　　　　　　：回路 １２　　　　　　　　　　　　：ＦＩＦＯ記憶装置１４
　　　　　　　　　　　　：入力 １６　　　　　　　　　　　　：出力 １８、４０、８０：ターミナル ２４　　　　　　　　　　　　：位相コンパレーター３
６　　　　　　　　　　　　：追加メモリ３８　　　　
　　　　　　　　：遅延素子４６　　　　　　　　　　
　　：ゲート５０　　　　　　　　　　　　：コントロ
ールライン６２　　　　　　　　　　　　：遅延素子６
６、６８　　　　　　：スイッチ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　デジタル信号のサンプルがタイミング
    不確定性に従うその信号を受信し、そして基準ソースで
    それらを同期させる方法において、少なくとも一つのサ
    ンプルを記憶し、且つデータ入力、データ出力、書き込
    みコントロール入力、そして読み取りコントロール入力
    を有することが出来るメイン読み書きメモリを提供する
    ステップ、二つの可能モードのうちの一つにおいて入力
    サンプル、そしてまたその入力サンプルに関するタイミ
    ングパルスを前記メインメモリに選択的に適用する、即
    ち、タイミングパルスを前記メインメモリの書き込みコ
    ントロール入力に適用して、入力サンプルを遅延無く前
    記メインメモリのデータ入力に適用するか、又はタイミ
    ングパルスをタイミングパルス遅延を通じて書き込みコ
    ントロール入力に適用して、入力サンプルをデータサン
    プル遅延を通じてデータ入力に適用するかのいずれかの
    ステップ、前記メインメモリの書き込みコントロール入
    力と読み取りコントロール入力に適用された連続パルス
    のタイミングを比較するステップ、そしてもし前記パル
    スが入力信号のタイミング不確実性に関して所定時間間
    隔以下の範囲内で接近するならば、前記メインメモリへ
    のタイミングパルスと入力サンプルの適用のモードを変
    更するステップから構成されることを特徴とする方法。
  2. 【請求項２】　　前記デジタル信号はデジタル音声信号
    であることを特徴とする請求項１記載の方法。
  3. 【請求項３】　　デジタル信号のサンプルがタイミング
    不確定性に従うその信号を受信し、そして基準ソースで
    それらを同期させるデジタル信号受信及び同期装置にお
    いて、前記デジタル信号を受信するための信号入力、前
    記信号入力においてサンプルの受信に対応してタイミン
    グパルスを提供するための手段、同期化されるデジタル
    信号に関して基準パルスを受信するためのターミナル、
    少なくとも一つのサンプルを記憶し、且つデータ入力、
    装置の出力を構成するデータ出力、書き込みコントロー
    ル入力、そして基準パルスを受信するために前記ターミ
    ナルに接続された読み取りコントロール入力を有するこ
    とが出来るメイン読み書きメモリ手段、一つのサンプル
    を記憶することが出来る追加メモリ手段、タイミングパ
    ルス遅延、コントロール入力を有する選択手段であって
    、そして第一条件において前記タイミングパルス提供手
    段からのパルスを前記メインメモリ手段の書き込みコン
    トロール手段に適用して、前記追加メモリ手段において
    信号入力を前記メインメモリ手段のデータ入力に遅延無
    く適用し、そして第二条件においてタイミングパルス遅
    延を通じて前記タイミングパルス提供手段を前記メイン
    メモリ手段の書き込みコントロール手段に接続して、前
    記追加メモリ手段を通じて信号入力を前記メインメモリ
    手段のデータ入力に接続する、前記選択手段、連続パル
    スのタイミングを比較するための前記メインメモリ手段
    の書き込みコントロール入力と読み取りコントロール入
    力に適用された連続パルスを受信するために接続された
    タイミング比較手段であって、そしてもしパルスが入力
    信号のタイミング不確実性に関して所定時間間隔以下の
    範囲内に接近するならば、コントロール信号を前記選択
    手段のコントロール入力に適用して、その条件をその第
    一条件からその第二条件に変更するか、又は状況により
    その逆に変更する前記比較手段より成ることを特徴とす
    る装置。
  4. 【請求項４】　　前記タイミングパルス遅延は少なくと
    も前記所定時間間隔に等しいことを特徴とする請求項３
    記載の装置。
  5. 【請求項５】　　前記選択手段の第一条件において、前
    記追加メモリは入力信号に対して効果的に透明化するこ
    とを特徴とする請求項３記載の装置。
  6. 【請求項６】　　前記メインメモリ手段は三つのサンプ
    ルまで保持できることを特徴とする請求項３記載の装置
    。
  7. 【請求項７】　　前記メインメモリ手段と前記追加メモ
    リ手段は単一メモリで構成されることを特徴とする請求
    項３記載の装置。
  8. 【請求項８】　　前記タイミング比較手段は、前記タイ
    ミングパルス遅延の二倍の量だけ前記ターミナルにおい
    て受信された基準パルスを遅延させるための第一タイミ
    ング比較遅延、タイミングパルスの遅延に等しい量だけ
    前記メインメモリ手段の書き込みコントロール入力に適
    用されたパルスを遅延させるための第二タイミング比較
    、第二タイミング比較遅延からの遅延された書き込みパ
    ルスを受信するために接続された入力と前記タイミング
    比較手段の出力を構成する出力を有し、そして基準パル
    スを受信してゲート手段を開くために前記ターミナルに
    接続されたＯＰＥＮ入力と、遅延された基準パルスに応
    じてゲート手段を閉じるために前記第一タイミング比較
    遅延の出力に接続されたＣＬＯＳＥ入力とを有するゲー
    ト手段から構成されることを特徴とする請求項３記載の
    装置。
JP3088519A 1990-04-20 1991-04-19 デジタル音声信号の受信及び同期方法とその装置 Pending JPH04227350A (ja)

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GB909008932A GB9008932D0 (en) 1990-04-20 1990-04-20 Synchronisation of digital audio signals
GB9008932:7 1990-04-20

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JPH04227350A true JPH04227350A (ja) 1992-08-17

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ID=10674751

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US (1) US5283787A (ja)
EP (1) EP0453110B1 (ja)
JP (1) JPH04227350A (ja)
AT (1) ATE109327T1 (ja)
DE (1) DE69103069T2 (ja)
GB (2) GB9008932D0 (ja)

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