JPH04227556A - ロジック・シミュレーション・マシンからホスト・コンピュータへデータを送信する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル・ロジック
のシミュレーションを行うロジック・シミュレーション
・マシンに関し、特に、ロジック・シミュレーション・
マシンから、ロジック・シミュレーション・マシンが接
続されたホスト・コンピュータへデータを送信する方法
及び装置に関する。

【０００２】

【従来の技術】超大規模集積回路などのロジック技術に
より、価格性能費と信頼性が大幅に向上している。しか
しこの技術には、障害診断が先行技術よりも難しく、ロ
ジック設計エラーの訂正に必要なエンジニアリングの練
り直しサイクルがかなり長くなるという欠点がある。こ
のような欠点により、設計上のエラーや省略にかかる経
済的なペナルティはかなりのものになり、モデルを実用
化する前に、設計をくまなく検証するという目標が重要
視される。

【０００３】設計検証方法の１つに、汎用コンピュータ
によるロジック・シミュレーションがある。また、ロジ
ック・シミュレーションに最適化された特定用途向けコ
ンピュータの採用も設計検証に用いられる。一般に特定
用途向けコンピュータにはマルチ・プロセサ・アーキテ
クチャが用いられる。このアーキテクチャでは、シミュ
レーション・プロセサと呼ばれる複数のプロセサを相互
に接続することで、シミュレーション性能を高めること
ができる。特定用途向けコンピュータは、ロード機能、
シミュレーション結果の解析、ユーザ・インタフェース
などのサービスを提供するために用いられるホスト・コ
ンピュータと併用することもできる。こうした特定用途
向けコンピュータはロジック・シミュレーション・マシ
ンと呼ばれる。この発明は、ロジック・シミュレーショ
ン・マシンからホスト・コンピュータへデータを効率よ
く送信する方法に関係する。

【０００４】従来の技術によるロジック・シミュレーシ
ョン・マシンは、Ｃｏｃｋｅ　らによる米国特許第４３
０６２８６号明細書（１９８１年１２月１５日付）にみ
られる。このロジック・シミュレーション・マシンは、
複数のプロセサ間スイッチによって相互に接続された複
数の基本パラレル・プロセサから成る。プロセサ間スイ
ッチは、ロジック・シミュレーション・マシンのコンピ
ューティング・エンジンである基本プロセサ（各々、ロ
ジック・モデルの一部の各ゲートを並列にシミュレート
する）相互間の通信のみならず、基本プロセサと制御プ
ロセサとの間の通信も可能にする。制御プロセサは、こ
れが接続されたホスト・コンピュータを通して、ロジッ
ク・シミュレーション・マシンの総合制御／入出力ファ
シリティを提供する。各制御プロセサには、そのプロセ
サによってシミュレートされた１組のゲートだけの現在
状態情報が格納される。ある基本プロセサがあるゲート
をシミュレートし、そのゲートの入力が、別のプロセサ
によってシミュレートされたゲートの出力への端子を含
む場合、当該ゲートの状態情報は、プロセサ間スイッチ
を通して転送される。

【０００５】ホスト・コンピュータは、メモリ・モデリ
ング、デバイス動作など、ロジック・シミュレーション
・マシンのシミュレーション・プロセサが実行できない
タスクの実行に関して、シミュレーションに参加する際
、シミュレーションの間に、ロジック・シミュレーショ
ン・マシンのデータをアクセスする必要がある。

【０００６】従来の技術では、ホスト・コンピュータと
の通信はすべて、ホスト・コンピュータによって開始さ
れ制御される。ホストは、ロジック・シミュレーション
・マシンに格納されたデータをアクセスするときは、マ
シンとのインタラクションによってホストとマシンとの
間の通信を確立し、マシンからデータをフェッチする必
要がある。従来技術の通信方法では、ホストの負担が増
えるだけでなく、ホストが、ロジック・シミュレーショ
ン・マシンのシミュレーションに割り込みをかけてこれ
を減速する結果となる。さらに、ホストは、１度に、マ
シン内の隣接して格納されたデータをアクセスできるだ
けである。また、あるホスト・タスクがホストから補助
プロセサに転送されて、ホストの負担が軽減され、シミ
ュレーションが高速化される場合は、補助プロセサ自体
がロジック・シミュレーション・マシンとの通信を確立
し、必要なデータをマシンからフェッチしなくてはなら
ない。これが補助プロセサの作成を困難にしている。マ
シンとのこのような通信を実現するために補助プロセサ
が複雑になるからである。

【０００７】

【発明が解決しようとする課題】この発明の目的は、ロ
ジック・シミュレーション・マシンからのデータを、ホ
ストのインタラクションなく送信する方法を提供するこ
とにある。

【０００８】この発明の目的には、ロジック・シミュレ
ーション・マシンからデータを効率よく収集する方法を
提供することも含まれる。

【０００９】この発明の目的には、ロジック・シミュレ
ーション・マシンからホスト・コンピュータへデータの
パケットを効率よく送信する方法を提供することも含ま
れる。

【００１０】この発明の目的には、補助プロセサがホス
トに代わってタスクを実行できるように、ロジック・シ
ミュレーション・マシンから補助プロセサへデータを送
信する方法を提供することも含まれる。

【００１１】

【課題を解決するための手段】この発明の目的のために
、ロジック・シミュレーション・マシンからホスト・コ
ンピュータへデータを送信する方法が提供される。この
方法は、マシンによって実行される命令を格納するため
の第１メモリ・ユニット、及びマシンによってシミュレ
ートされたモデルについてのデータを格納するための第
２メモリ・ユニットを提供するステップ、シミュレーシ
ョン・バス手段を通してマシンをホスト・コンピュータ
に接続するステップ、第２メモリ・ユニットからデータ
をフェッチするコマンドを第１メモリ・ユニットに格納
するステップ、コマンドによって指示されたデータを第
２メモリ・ユニットからフェッチするステップ、及びデ
ータをシミュレーション・バス手段に送出するステップ
から成る。

【００１２】ブロードキャスト・コマンドと呼ばれるコ
マンドには、マシンによって実行される通信を指定する
フィールドと、第２メモリ・ユニットのアドレスを指定
する複数のフィールドが含まれる。ブロードキャスト・
コマンドは、マシン動作を指定する命令とともに、第１
メモリ・ユニットに格納され、格納位置は、シミュレー
ションの間に、メモリ・モデリング、トレーシングなど
のホスト・タスクを実行するために、マシンがデータを
ホストへ送信する上で必要な位置である。ブロードキャ
スト・コマンドのアドレス・フィールドは、データをマ
シンから収集するために、第２メモリ・ユニットのどの
アドレスも指定できる。

【００１３】ブロードキャスト・コマンドは、アドレス
・フィールドによって指定された複数のデータを第２メ
モリ・ユニットから１度にフェッチし、データをシミュ
レーション・バス手段に並列に送出する。シミュレーシ
ョン・バス手段のサイズが、２つ以上のブロードキャス
ト・コマンドによって１度にフェッチされたデータを送
信する上で充分大きい場合、ブロードキャスト・コマン
ドは、いくつかマシンによって同時にまたは順次に実行
され、データがバス手段に送出されて、ホストへ送られ
るデータのパケットが構成される。

【００１４】

【実施例】図１、図２により、この発明の実施例に従っ
た方法を用いたロジック・シミュレーション・マシン１
について説明する。マシン１は、シミュレーション・バ
ス手段３を通して相互に並列に接続された複数のシミュ
レーション・プロセサ２を含む。図１、図２に示したシ
ミュレーション・プロセサ２は４個であるが、シミュレ
ーション・バス手段３に接続されるシミュレーション・
プロセサ２の個数は１６であり、この例では、説明の便
宜上、最大構成は１６プロセサである。ただし、マシン
１には、シミュレーション・プロセサを、１、２、４、
８、１６のグループから任意の個数選択して使用できる
。

【００１５】シミュレーション・バス手段３は、データ
・ライン３Ａ、制御ライン３Ｂ、及び構成ライン３Ｃの
３部から成る。各シミュレーション・プロセサ２は、ゲ
ートの評価時に、データ・ライン３Ａを通して、シミュ
レーション結果を転送し、すべてのシミュレーション・
プロセサ２からシミュレーション結果を受け取って、各
々の現在状態のコピーを更新する。ホスト・コンピュー
タ５は、データ・ライン３Ａを通して、ゲートが評価さ
れないときに、シミュレーション・プロセサ２へパケッ
ト・データを転送する。またシミュレーション・プロセ
サ２は、データ・ライン３Ａを通して、パケット・デー
タをブロードキャスト・コマンドによってホスト５に転
送する。データ・ライン３Ａ上の現在の内容は、制御ラ
イン３Ｂを通して指示され、バス３のアービトレーショ
ン（調停）が行われる。構成ライン３Ｃを通して、一意
のコードが各シミュレーション・プロセサ２に転送され
、シミュレーション・プロセサの構成が通知される。 シミュレーション・バス手段３にはさらに、スロット手
段０、１、２、．．．、１５、及びｎが含まれる。シミ
ュレーション・プロセサ２は各々、スロット手段０、１
、２、．．．、１５に装着され、シミュレーション・バ
ス手段３に接続される。シミュレーション・バス手段３
の各スロット手段０、１、２、．．．、１５は、構成ラ
イン３Ｃに関連するハード・ワイヤード手段３Ｄを備え
る。構成ライン３Ｃの数は、ロジック・シミュレーショ
ン・マシン１がシミュレーション・プロセサ２をどれだ
け収容できるかによる。この実施例では、ライン３Ｃは
４本あり、１６のシミュレーション・プロセサの各々に
異なる４ビット・バイナリ・データを転送する。スロッ
ト手段０のハード・ワイヤード手段３Ｄは、制御ライン
３Ｃによって、スロット手段０に装着されたシミュレー
ション・プロセサ２に、４ビット・バイナリ・ゼロのデ
ータ、００００が入力されるように、すべての構成ライ
ン３ＣをＯＦＦにセットする。スロット手段１のハード
・ワイヤード手段３Ｄは、そのスロット手段に装着され
たシミュレーション・プロセサ２に、構成ライン３Ｃに
よってバイナリ・データ０００１が入力されるように、
最下位ビット・ラインをＯＮに、他の３つのラインをＯ
ＦＦにセットする。スロット手段２のハード・ワイヤー
ド手段３Ｄは、そのスロット手段に装着されたシミュレ
ーション・プロセサ２に、構成ライン３Ｃによってバイ
ナリ・データ００１０が入力されるように、第２最下位
ビット・ラインをＯＮに、他の３つのラインをＯＦＦに
セットする。以下同様である。スロット手段１５のハー
ド・ワイヤード手段３Ｄは、そのスロット手段に装着さ
れたシミュレーション・プロセサ２に、構成ライン３Ｃ
によってバイナリ・データ１１１１が入力されるように
、すべてのラインをＯＮにセットする。

【００１６】メモリ・モデリング、トレース収集などの
タスクを、ホスト・コンピュータ５に代わって実行する
補助プロセサ４は、バス手段３のスロット手段ｎに装着
すれば、シミュレーション・バス手段３に、シミュレー
ション・プロセサ２と並列に接続される。

【００１７】データ・ライン３Ａの数は、ロジック・シ
ミュレーション・マシン１が収容できるシミュレーショ
ン・プロセサ２の数と、各シミュレーション・プロセサ
２が、演算結果を示すのに必要なビット数に依存する。 この例の場合、マシン１は、最大１６のシミュレーショ
ン・プロセサ２を収容でき、各シミュレーション・プロ
セサ２は２ビットの結果を算出する。したがって、デー
タ・ライン３Ａの数は１６ｘ２＝３２である。シミュレ
ーション・プロセサ２の各々には、そのプロセサによっ
て算出された結果をすべてのシミュレーション・プロセ
サ２に転送するために、２つのデータ・ライン３Ａが割
り当てられるが、これは、そのプロセサ２がどのスロッ
ト手段を占有するかによる（後述）。データ・ライン３
Ａはまた、シミュレーションの前には、ホスト・コンピ
ュータ５によって、データと命令を各シミュレーション
・プロセサ２と補助プロセサ４にロードするために使用
でき、シミュレーションの間は、マシン１によって、シ
ミュレーション・プロセサ２に格納されたデータをホス
ト５と補助プロセサ４に送信するためにも使用できる（
後述）。

【００１８】ホスト・コンピュータ５は従来のエンジニ
アリング・ワークステーションでよい。ホスト・コンピ
ュータ５には、中央処理ユニット５１、メイン・メモリ
５２、ディスク・ファイル（直接アクセス・ストレージ
・デバイス）５３、キーボード５４、ディスプレイ５５
、及びホストＩ／Ｏバス手段５６が含まれる。各シミュ
レーション・プロセサ２及び補助プロセサ４は、Ｉ／Ｏ
バス手段５６を通して、Ｉ／Ｏバス手段５６のスロット
手段（図示なし）に装着されて、ホスト・コンピュータ
５に接続される。シミュレーション・プロセサ２の数が
、ホスト・コンピュータ５内に備えられるＩ／Ｏスロッ
ト手段の数を超える場合は、追加のシミュレーション・
プロセサをホスト・コンピュータ５につなぐ延長ハウジ
ングを使用すればよい。

【００１９】シミュレーション・プロセサ２と補助プロ
セサ４は四角いカード上に装着される。ホストＩ／Ｏバ
ス手段５６のスロット（図示なし）のコネクタ（図示な
し）は、このカードの一端に備え付けられ、そこにシミ
ュレーション・プロセサ２または補助プロセサ４が装着
される。シミュレーション・バス手段３のスロット手段
０、１、．．．、１５、またはｎのコネクタ（図示なし
）は、カードのもう一端に備え付けられる。シミュレー
ション・プロセサ２と補助プロセサ４は、カードの一端
のコネクタ（図示なし）をホストＩ／Ｏバス５６のスロ
ット（図示なし）に直接差し込むことによってホスト５
に装着される。シミュレーション・バス手段３は、スロ
ット手段０ないしｎを、カードの反対側のコネクタ（図
示なし）に差し込むことによってシミュレーション・プ
ロセサ２と補助プロセサ４に接続される。

【００２０】次に図３により、シミュレーション・バス
手段３のスロット手段０に装着されるシミュレーション
・プロセサ２の構成について説明する。他のシミュレー
ション・プロセサ２も同じ構成であるが、ホスト・イン
タフェース２１が異なる。各シミュレーション・プロセ
サ２には７つの基本要素がある。ブロック記述アレイ（
ＢＤＡ）２２などの第１メモリ・ユニット、現在状態ア
レイ２３などの第２メモリ・ユニット、論理関数テーブ
ル２４、出力手段２５、バス駆動手段８０、プログラム
・カウンタ２６、及び制御ロジック手段２７である。

【００２１】ブロック記述アレイ２２は、シミュレーシ
ョン・プロセサ２の命令メモリであり、そのプロセサの
動作を指定するのに必要な情報をすべて格納する。図４
にブロック記述アレイ２２の内容を示す。アレイ２２の
１アドレスに格納された命令は、ＯＰコード（命令コー
ド）フィールド（１６ビット）と、Ａ１、Ａ２、Ａ３、
Ａ４の各フィールド（この例では各々２４ビット）を含
む。命令の種類は、図５に示すようにＯＰコード・フィ
ールドによって決まる２種類がある。ＯＰコードの第１
ビット位置がバイナリ１である、ゲートを評価するため
のブロック記述命令と、ＯＰコード・フィールドの第１
ビット位置がバイナリ０である、当該シミュレーション
・プロセサの動作を制御するための制御命令である。

【００２２】ブロック記述命令については、１つの命令
ワードが、シミュレートされるモデル内の各ロジック・
ブロックまたはゲートに対応する。命令ワードのアドレ
スは、ブロックまたはゲートの識別子をあらわす。命令
には、ＡＮＤ、ＯＲなどゲートの論理関数を指定するＯ
Ｐコード・フィールドと、ゲートの入力端子または入力
オペランドを指定する４つのフィールドＡ１、Ａ２、Ａ
３、Ａ４が含まれる。したがってブロック記述命令は、
１出力、４入力の１ゲートに対応する。ゲートの論理関
数は、論理関数テーブル２４へのインデクスである、Ｏ
Ｐコード内の８ビット関数ポインタ、ＦＦＦＦＦＦＦＦ
によって決まる。入力と出力の反転は、ＯＰコードの反
転ビットＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ０によって、論理
関数テーブル２４とは独立して行える。フィールドＡ１
、Ａ２、Ａ３、Ａ４は、４つの入力オペランドが格納さ
れる現在状態アレイ２３のアドレスをあらわす。ブロッ
ク記述アレイ２２内のブロック記述命令のアドレスは、
算出結果が格納される現在状態アレイ２３内のその出力
アドレスを意味する。ブロック記述アレイ２２のサイズ
は、マシン１に求められる容量による。この例の場合、
アレイ２２は、最大５１２Ｋのブロック記述命令を格納
できる。

【００２３】図６に、図４のアドレスＺに示したブロッ
ク記述命令を説明するために、シミュレーション・プロ
セサ２によってシミュレートされるゲートの例を示す。 ＡＮＤゲートは符号Ｚで示した。これは、ゲートのブロ
ック記述命令が格納されるブロック記述アレイ２２内の
アドレスに対応する。ゲートのＡＮＤ関数ポインタと反
転関数は、命令のＯＰコード・フィールドに格納される
。このゲートの入力端子Ｖ、Ｗ、Ｘ、Ｙは、命令のフィ
ールドＡ１、Ａ２、Ａ３、Ａ４に格納される。現在状態
アレイ２３は、ゲートＺの入力オペランドを、フィール
ドＡ１、Ａ２、Ａ３、Ａ４によって指示されたアドレス
Ｖ、Ｗ、Ｘ、Ｙに格納する。

【００２４】制御命令については、図５に示すとおり、
ＯＰコード・フィールドが、シミュレーション・プロセ
サによって実行される制御関数を指定する。ホールトは
、ホストのインタラクションを待つためにシミュレーシ
ョンを停止させるという意味である。ブランチは、フィ
ールドＡ２、Ａ３によって指示されたアドレスに格納さ
れた命令へ行くことを意味する。ブロードキャストは、
シミュレーション・バス３に接続されたホスト５や補助
プロセサ４によって使用されるように、シミュレーショ
ン・バス手段３へデータのパケットを送るという意味で
ある。ブロードキャスト・コマンドには２種類あり、１
つはブロードキャストを、１つはブロードキャスト終了
を示す。ブロードキャスト・コマンドの詳細は図１４に
示した。ブロードキャスト・コマンドは、ＯＰコード・
フィールドに、ホスト５に送られる前に現在状態アレイ
２３からフェッチされたオペランドを反転する反転ビッ
トＩ１、Ｉ１、Ｉ３、Ｉ４を含む。フィールドＡ１ない
しＡ４は、現在状態アレイ２３からフェッチされるオペ
ランドのアドレスを格納する。

【００２５】図７により、現在状態アレイ２３について
説明する。現在状態アレイ２３は、シミュレートされた
モデル全体の現在状態の完全なコピーを格納するメモリ
である。各ブロックまたはゲートの状態は２ビットで指
定される。可能な状態は論理０（００）、論理１（０１
）、未定義（１０）、及びハイ・インピーダンス（１１
）である。現在状態アレイ２３は、シミュレートされた
マシンのすべてのブロックまたはゲートのこのような現
在状態を格納する。この例では、シミュレートされたマ
シンに可能なブロックまたはゲートの大きさは５１２Ｋ
であるので、シミュレートされたマシンの状態は１Ｍビ
ットで格納される。現在状態アレイ２３には、少なくと
も１Ｍビットの容量がなくてはならない。ただし、この
例の場合、現在状態アレイ２３は、最大性能を達成する
ためにこれより大きくなっている。所与のブロックまた
はゲートについて計算を行う際またはブロードキャスト
・コマンドによるブロードキャスト動作の際、現在状態
アレイ２３の内容は、４つのフィールドＡ１、Ａ２、Ａ
３、Ａ４によって同時にアドレスされる。４つの異なる
ブロックまたはゲートの現在状態は、同時に読み取るの
が望ましい。したがって、アレイ２３は４回コピーされ
る。アレイ２３の読み取りでは、４つの異なるアドレス
を同時に読み取れる。アレイ２３の書き込みでは、常に
、４つの全アレイの同じアドレスが書き込まれる。すな
わち、現在状態アレイ２３が読み取られるときは、マル
チプレクサ（ＭＵＸ）６２が、アドレス選択を通して、
制御ロジック手段２７によって制御され、アドレスＡ１
、Ａ２、Ａ３、Ａ４が各アレイに出力される。次に、各
アレイが、２ビット・オペランドをオペランド反転ロジ
ック手段（ＩＮＶ）６３に出力する。出力されたオペラ
ンドの各々は、論理関数テーブル２４における演算の前
に、またはホスト５に送られる前に、手段６３のＯＰコ
ードの反転ビットによって反転できる。現在状態アレイ
２３が書き込まれるときは、マルチプレクサ６２が、ア
ドレス選択を通して、制御ロジック手段２７によって制
御され、１アドレスＡ０が出力される。次に同じデータ
が４つのアレイの同じアドレスＡ０に書き込まれる。も
ちろんこれは、１つのアレイとタイム・スライスによっ
ても行えるが、約４倍の性能向上が犠牲になる。 さらに、図７に示した例では、別に４つのアレイが追加
される。ユニット・ディレイ・シミュレーションの場合
、シミュレートされたマシンの状態は、“マスタ／スレ
ーブ”構成でセーブする必要がある。すなわち、マシン
の次の状態は、これがマシンの現在状態になる前に、も
れなく計算する必要がある。これを実現する最も簡単な
方法は、２つのメモリ（Ａ、Ｂ）をピンポン構成で使用
することである。Ａに現在状態が格納されているときは
、次の状態のセーブにＢが用いられる。Ｂに現在状態が
格納されているときは、次の状態のセーブにＡが用いら
れる。

【００２６】図８により、論理関数テーブル２４につい
て説明する。論理関数テーブル２４は、プログラマブル
・ロジック・ブロックであり、このブロックの主要素は
、６５Ｋｘ２ビットのスタティックＲＡＭメモリ６５で
ある（ＯＰコード・フィールドの８ビット関数ポインタ
と、オペランド反転ロジック６３からの４つの２ビット
入力オペランドによって指示される）。論理関数テーブ
ル２４は２ビット出力を生成する。この出力は、評価さ
れたゲートの次の状態である。ＲＡＭ６５は、マルチプ
レクサ６７を通してホスト・コンピュータ５からもアク
セス可能である。マルチプレクサ６７は、シミュレーシ
ョンが始まる前に１組の論理関数をＲＡＭ６５にロード
する必要がある。論理関数テーブル２４は、基本的には
、与えられたゲート関数と４つの入力オペランドに対し
て２ビット出力を生成するルックアップ・テーブルであ
る。論理関数テーブル２４の出力は、出力反転ロジック
手段（インバータ）６６を介して出力手段２５へ供給さ
れる。テーブル２４からの出力は、出力手段２５を通し
てデータ・ライン３Ａの割当ラインに送出する前に、Ｏ
Ｐコードの反転ビットによって、出力反転ロジック手段
６６において反転できる。

【００２７】オペランド反転ロジック６３からの出力は
バス駆動手段８０へも供給される。ブロードキャスト・
コマンドが、制御ロジック２７によって実行されると、
バス駆動手段８０は、オペランド反転ロジック６３を通
して、現在状態アレイ２３からのコマンドのフィールド
Ａ１ないしＡ４によって指示された４つの現在状態を受
け取り、現在状態アレイ２３からホスト５へデータを送
信するために、制御ロジック２７の制御下で、データ・
ライン０ないし７、８ないし１５、１６ないし２３、ま
たは２４ないし３１にデータを送出する（後述）。

【００２８】図９により、出力手段２５について説明す
る。出力手段２５は、１６のＡＮＤゲートＥ０、Ｅ１、
．．．、Ｅ１５、１６のゲートＬ０、Ｌ１、．．．、Ｌ
１５（出力はデータ・ライン３Ａの偶数ライン０、２、
．．．、３０につながる）、及び１６のゲートＨ０、Ｈ
１、．．．、Ｈ１５（出力はデータ・ライン３Ａの奇数
ライン１、３、．．．、３１につながる）から成る。ハ
ード・ワイヤード手段３Ｄと制御ロジック手段２７につ
ながる構成ライン３Ｃは、ＡＮＤゲートＥ０、Ｅ１、．
．．、Ｅ１５の入力に接続される。ライン３Ｃからゲー
トＥ０への入力はすべて、ライン３Ｃの４ビット・バイ
ナリ・データ００００だけによってゲートＥ０が活動化
されるように反転される。ライン３Ｃの最下位ビット・
ラインからの入力は、ゲートＥ１に直結し、ライン３Ｃ
からゲートＥ１への他の３つの入力は、４ビット・バイ
ナリ・データ０００１だけによってゲートＥ１が活動化
されるように反転される。以下同様である。ライン３Ｃ
からの入力はすべて、ライン３Ｃの４ビット・バイナリ
・データ１１１１だけによってゲートＥ１５が活動化さ
れるように、ゲートＥ１５に直結される。制御ロジック
２７からの動作モード・シグナルは、ＡＮＤゲートＥ０
、Ｅ１、．．．、Ｅ１５の各々の入力にも接続され、シ
ミュレーション・プロセサ２の動作モード時にＡＮＤゲ
ートが活動化される。ＡＮＤゲートＥ０、Ｅ１、．．．
、Ｅ１５の出力は、ゲートＬ０とＨ０、Ｌ１とＨ１、．
．．、Ｌ１５とＨ１５の各端子を付勢するように接続さ
れる。出力反転ロジック手段６６からの出力の下位ビッ
ト・ラインは、ゲートＬ０、Ｌ１、．．．、Ｌ１５の入
力に接続される。出力反転ロジック手段６６からの出力
の上位ビット・ラインは、ゲートＨ０、Ｈ１、．．．、
Ｈ１５の入力に接続される。よって、スロット手段０、
１、２、．．．、１５に装着されたシミュレーション・
プロセサ２は、その演算結果を、出力手段２５を通して
データ・ライン３Ａのライン０と１、２と３、４と５、
．．．、及び３０と３１に送出する。したがって、各シ
ミュレーション・プロセサ２には、その結果を送出する
ために、シミュレーション・バス３のどのスロット手段
をプロセサ２が占有しているかに応じて、データ・ライ
ン３Ａのうち２つが割り当てられる。

【００２９】図１５により、バス駆動手段８０について
説明する。バス駆動手段８０は、データを現在状態アレ
イ２３からデータ・ライン３Ａへ送出してホスト５へ送
信するために、ブロードキャスト・コマンドによって用
いられる。手段８０は４つのスイッチＡ、Ｂ、Ｃ（図示
なし）、Ｄを含む。スイッチは、４つのオペランド反転
ロジック６３からの８ビット・データを、データ・ライ
ン０ないし７、８ないし１５、１６ないし２３、及び２
４ないし３１につなぐ。ＡＮＤゲートＦ１、Ｆ２、Ｆ３
（図示なし）、Ｆ４が論理１シグナルを出力してスイッ
チＡ、Ｂ、Ｃ、Ｄの端子を活動化すると、スイッチは、
４つのロジック６３からの８ビット・データを、割り当
てられたデータ・ライン０ないし７、８ないし１５、１
６ないし２３、及び２４ないし３１に並列に送り出す。 ゲートＦ１、Ｆ２、Ｆ３、Ｆ４は、ハード・ワイヤード
手段３Ｄと制御ロジック手段２７に接続された構成ライ
ン３Ｃの最下位及び第２最下位のビット・ラインからの
入力を受け取る。ライン３ＣからゲートＦ１への入力は
すべて反転される。ライン３Ｃの最下位ビット・ライン
はゲートＦ２に直結され、ライン３Ｃの第２最下位ビッ
ト・ラインは、ゲートＦ２に入力される前に反転される
。ライン３Ｃの最下位ビット・ラインの入力は、ゲート
Ｆ３（図示なし）に入力される前に反転され、ライン３
Ｃの第２最下位ビット・ラインはゲートＦ３（図示なし
）の入力に直結される。ライン３Ｃの入力はゲートＦ４
に直結される。ゲートＦ１、Ｆ２、Ｆ３、Ｆ４はまた、
コンパレータ（比較器）Ｃ１、Ｃ２からの入力を受け取
る。コンパレータＣ１は、構成ライン３Ｃの第２最上位
ビット・ラインと、クロック・ライン８１のＨＩＧＨク
ロック・ラインＨが同じバイナリ・シグナルを持つ場合
は、論理１シグナルを出力する。制御ロジック手段２７
は、１６のシミュレーション・プロセサ２がシミュレー
ション・バス手段３に接続されているときは、ブロード
キャスト動作の間に、クロック・シグナル（０、０）、
（０、１）、（１、０）、（１、１）をクロック・ライ
ン８１を通してこの順序で送信する。制御ロジック手段
２７は、８つのプロセサ２がバス３に接続されていると
きは、ブロードキャスト動作の間に、クロック・シグナ
ル（０、０、（０、１）を交互にクロック・ライン８１
を通して送信する。制御ロジック手段２７は、１、２、
または４つのプロセサ２がバス３に接続されているとき
は、ブロードキャスト動作の間にクロック・ライン８１
にクロック・シグナル（０、０）を維持する。 ゲートＦ１、Ｆ２、Ｆ３、Ｆ４は、ブロードキャスト動
作の間にブロードキャスト・モードを示す入力を制御ロ
ジック手段２７から受け取る。

【００３０】図３に戻るが、制御ロジック手段２７は、
シミュレーション・バス手段３に接続されたすべてのシ
ミュレーション・プロセサ２が各々の動作を同期して実
行するように、クロック手段６８を制御する。制御ロジ
ック手段２７は、プログラム・カウンタ２６が、ブロッ
ク記述アレイ２２から命令を出力するアドレス、及び算
出結果をすべてのシミュレーション・プロセサ２から現
在状態アレイ２３に書き込むアドレスを生成するように
、プログラム・カウンタ２６を制御する。制御ロジック
手段２７は、ブランチ、ブロードキャスト、ホールトな
どの制御命令を制御する。制御ロジック手段２７はまた
、シミュレーションの前に、ホスト・コンピュータ５か
ら、ブロック記述アレイ２２に命令を、現在状態アレイ
２３に初期状態をロードするために、シミュレーション
・プロセサ２を制御する。

【００３１】また、スロット０を占有するシミュレーシ
ョン・プロセサ２は、ホスト５とシミュレーション・プ
ロセサ２との間でデータと命令を転送するためのホスト
・インタフェース２１を含む。ホスト・インタフェース
２１は、シミュレーション・バス手段３とホストＩ／Ｏ
バス手段５６との間でデータを一時格納するＦＩＦＯ（
ファーストイン・ファーストアウト）バッファを含む。 パケット・データがホスト・インタフェース２１を通し
てホストから入ると、各シミュレーション・プロセサ２
は、そのデータをシミュレーション・バス手段３から取
り出す。パケット・データがホストへ送られると、ホス
ト・インタフェース２１の制御ロジックは、制御ライン
３Ｂの内容によって、データ・ライン３Ａのデータが、
ホストを対象としているかどうかを判定し、データをホ
スト５へ転送する。ホスト・インタフェース手段２１で
は、ユーザが、ブロック記述アレイ２２と現在状態アレ
イ２３を、シミュレーションの初めに初期化し、シミュ
レーションの終わりに結果をテストできる。またシミュ
レーションの間に、シミュレーション・プロセサからの
ブロードキャスト・コマンドによって、現在状態アレイ
２３の内容を受け取って変更を加え、シミュレーション
能力を高めることもできる。

【００３２】図１６により、ホスト・インタフェース２
１について説明する。ホスト・インタフェース２１は、
制御ロジック手段９１、シミュレーション／ホストＦＩ
ＦＯバッファ９２、ホスト／シミュレーションＦＩＦＯ
バッファ９３、及びアドレス・デコーダ９４を含む。シ
ミュレーション／ホストＦＩＦＯバッファ９２は、シミ
ュレーション・バス手段３のデータ・ライン３Ａからデ
ータを受け取って格納し、Ｉ／Ｏデータ・ライン５７へ
送信する。ホスト／シミュレーションＦＩＦＯバッファ
９３は、Ｉ／Ｏデータ・ライン５７からデータを受け取
って格納し、シミュレーション・バス３のデータ・ライ
ン３Ａへ転送する。アドレス・デコーダ９４はＩ／Ｏア
ドレス・ライン５８からアドレスを受け取る。制御ロジ
ック手段９１は、シミュレーション・バス手段３の制御
ライン３ＢとＩ／Ｏバス５６のＩ／Ｏ制御ライン５９か
ら制御シグナルを受け取り、シミュレーション・プロセ
サ２からホスト５へ送信されるパケットのヘッダも受け
取る。制御手段９１はまた、データ・ライン５７を通し
て状態情報をホスト５へ送信する。

【００３３】図１７に、ホスト５からシミュレーション
・バス手段３へデータを送信するホスト・インタフェー
ス２１の動作を説明するフローチャートを示す。この動
作は、ホスト５がシミュレーションの前に命令とデータ
をシミュレーション・プロセサ２にロードするか、また
はシミュレーションの間にシミュレーション・プロセサ
２のデータに変更を加えるときに、ホスト・インタフェ
ース２１によって実行される。図１８に、シミュレーシ
ョン・プロセサ２からホスト５へデータを送信するホス
ト・インタフェース２１の動作を説明するフローチャー
トを示す。この動作は、ブロードキャスト動作の間に、
データがシミュレーション・プロセサ２からホスト５へ
ブロードキャスト・コマンドによって送信されるときに
、ホスト・インタフェース２１によって実行される。

【００３４】ここで図１０、図１１により、ロジック・
シミュレーション・マシン１によってシミュレートされ
るモデルのコンパイル方法について説明する。この方法
は、シミュレート対象のモデルの命令を、その前にホス
ト・コンピュータ５からシミュレーション・プロセサ２
にロードされる命令リストにおいて、“ラウンド・ロビ
ン”方式で各シミュレーション・プロセサに割り当てる
ステップから成る。命令リストでは、ブロック命令が第
１シミュレーション・プロセサからスタートして１６番
目のプロセサに進み、第１プロセサに戻ってこのシーケ
ンスが繰り返される。この方法ではまた、プロセサに対
する同一の１６の制御命令の組が、ブロック記述命令と
同じシーケンスで、命令リストのｋｘ１６（ｋは整数）
で始まるロケーションに挿入される。ただし１６のブロ
ードキャスト・コマンドは、フィールドＡ１ないしＡ４
のアドレスが各々異なり、現在状態アレイ２３から異な
るデータをフェッチする。最後の４つのブロードキャス
ト・コマンドはブロードキャスト終了コマンドである。 １６はグループ（１、２、４、８、１６）の最大数であ
り、ユーザはこのグループから、所要性能に応じて、ロ
ジック・シミュレーション・マシン１に装着するシミュ
レーション・プロセサ２の個数を選択できる。図１０、
図１１では、各シミュレーション・プロセサに対するブ
ロック記述命令が、第１プロセサを先頭に、１６番目の
プロセサまで進み、それから第１プロセサに戻ってこの
シーケンスを繰り返すように配置される。同じ１６の制
御命令の組は、０ＦＦ０（ブロードキャスト）及びＦＦ
Ｆ０（ホールト）を先頭にして各ロケーションに置かれ
る。１サイクルにおける１６の命令はすべて、最大構成
のシミュレーション・プロセサ２によって同時に実行さ
れるものである。したがって、同じサイクルのブロック
記述命令はすべて、同じランクでなければならない。新
しいロジック・ランクから始まるブロック記述命令は、
ｐｘ１６（ｐは整数）からスタートしなければならず、
パイプライン動作が採用される場合は、命令がフェッチ
されるときと、その出力が可能になるときの間の、パイ
プライン動作による遅延時間を吸収するために、新しい
ランクの最初のブロックの前にデッド・サイクルが挿入
される。もし演算結果の書き戻しを遅らせる場合、すな
わち演算結果がｊ番目のサイクルごとに現在状態アレイ
に書き戻される場合、新しいロジック・ランクは、ｊｘ
ｑｘ１６（ｊ及びｑは整数）のロケーションから始めな
くてはならない。

【００３５】図１、図２、及び図３に戻り、ロジック・
マシン１の動作について説明する。ホスト・コンピュー
タ５は、電源投入時にシミュレーション・プロセサ２を
占有して、シミュレーションの前に命令とデータをシミ
ュレーション・プロセサ２にロードし、シミュレーショ
ンの間とそれ以降またはそのいずれかの時間に結果を評
価あるいは変更し、ユーザとのインタフェースをとる。 ホスト・コンピュータ５は、Ｉ／Ｏバス手段５６を通し
て各シミュレーション・プロセサ２を直接占有する。ホ
ストは、占有後に、Ｉ／Ｏスロットに装着されたシミュ
レーション・プロセサの数をカウントし、その数をシミ
ュレーション・プロセサ２に通知する。ただしホストは
、占有後は、シミュレーション・プロセサ２の構成に関
わる必要はない（後述）。占有後、ホスト・コンピュー
タ５は、Ｉ／Ｏスロットを介した電力供給を除き、シミ
ュレーション・バス手段３のスロット０に装着されたシ
ミュレーション・プロセサ２に備えられたホスト・イン
タフェースだけを通して、シミュレーション・プロセサ
２と通信する。

【００３６】ホスト・コンピュータ５は、各シミュレー
ション・プロセサ２のブロック記述アレイ２２に命令を
ロードするとき、Ｉ／Ｏバス５６とホスト・インタフェ
ース２１を通して、図１０、図１１の命令リストの命令
を上から下へシミュレーション・バス手段３に送る。各
シミュレーション・プロセサ２は順に命令を受け取って
ブロック記述アレイ２２に格納する。したがって、図１
２に示すように、スロット手段０、１、．．．、１５に
装着されたシミュレーション・プロセサ２は、ゲート０
、１６、３２、．．．、ゲート１、１７、３３、．．．
、及びゲート１５、３１、４７、．．．に対するブロッ
ク記述命令を、各々のブロック記述アレイ２２に連続的
に格納し、同じ制御命令を、ブロック記述アレイ２２の
同じアドレスに格納する。

【００３７】ここでまた図１、図２、及び図３に戻るが
、ホスト・コンピュータ５は、マシン１によってシミュ
レートされたモデル全体の同じ初期状態を、各シミュレ
ーション・プロセサ２の現在状態アレイ２３にロードす
る。このマシン１の場合、各シミュレーション・プロセ
サ２の現在状態アレイ２３は、シミュレーションの間に
、シミュレートされたモデル全体の現在状態の完全なコ
ピーを維持する（後述）。ホスト・コンピュータはまた
、同じ関数データを、論理関数テーブル２４にロードす
る。

【００３８】このロード動作では、ホスト・インタフェ
ース２１が、ホストから、Ｉ／Ｏバス５６を通して、デ
ータまたは命令を受け取り、ホスト／シミュレーション
ＦＩＦＯバッファ９３に格納し、これらのデータまたは
命令をミュレーション・バス手段３に送出する（図１７
のフローチャート参照）。すなわち、制御ロジック９１
は、ホスト５がデータをマシン１に書き込んでいるかど
うかを調べる。書き込んでいる場合、ロジック９１はデ
ータをＦＩＦＯバッファ９３に格納し、ポインタを更新
する。ロジック９１はまた、データがＦＩＦＯバッファ
９３にあるかどうかを調べる。ある場合、ロジック９１
はシミュレーション・バスの占有を要求する。占有され
ると、ＦＩＦＯバッファ９３が、シミュレーション・バ
ス手段３にデータを送出し、ＦＩＦＯ９３の最後のデー
タがバス３に送出されるまでポインタを更新する。

【００３９】シミュレーションには動作と停止の２つの
モードがある。動作モードでは、各シミュレーション・
プロセサ２がそのブロック記述アレイ２２を連続的にた
どり、ブロック記述アレイ２２に組み込まれるか、また
はホスト・コンピュータ５から送られ得るコマンドを受
け取るまで、各ゲートの次の状態を評価する。停止モー
ドでは、シミュレーションは行われず、現在状態アレイ
２３とブロック記述アレイ２２を含むロジック・シミュ
レーション・マシン１全体の状態は、ホスト・コンピュ
ータ５による検査と訂正に使用できる。

【００４０】動作モードのとき、このロジック・シミュ
レーション・マシン１では、１６のシミュレーション・
プロセサ２が１つのシミュレーション・モデルを処理し
、シミュレーションを高速化できる。並列構成の場合、
各シミュレーション・プロセサ２は１サイクルに１ゲー
トを評価する。サイクルの終わりに、各シミュレーショ
ン・プロセサ２が、その結果を、データ・ライン３Ａの
割当ラインに並列に送出し、すべてのシミュレーション
・プロセサ２が、データ・ライン３Ａからの結果で各々
の現在状態アレイ２３を更新する。

【００４１】動作モードのサイクルごとに、シミュレー
ション・バス手段３に装着された各シミュレーション・
プロセサ２において、ブロック記述アレイ２２からホー
ルト・コマンドが検出されるか、またはホスト・コンピ
ュータ５がシミュレーションを停止するまで、以下のス
テップが同期して実行される。

【００４２】制御ロジック手段２７は、プログラム・カ
ウンタ２６を開始アドレスから順次にインクリメントし
、ブロック記述アレイ２２から命令を順次に出力する。 ブロック記述アレイ２２が、プログラム・カウンタ２６
によってアドレスされると、アレイ２２は、対応するア
ドレスに格納された命令を出力する。命令のＯＰコード
・フィールドはラッチ６１によってラッチされる。 このＯＰコード・フィールドは、それがブロック記述命
令であるか、または制御命令であるかを示す。ブロック
記述命令であれば、ＯＰコード・フィールドには、評価
されたゲートの関数が記述される。フィールドＡ１ない
しＡ４は、評価されたゲートの４つの入力端子を指定し
、入力端子の現在状態が格納された現在状態アレイ２３
内のアドレスに対応する。

【００４３】アドレスＡ１ないしＡ４は、マルチプレク
サ６２を通してアレイ２３に引き渡される。評価された
ゲートに対する入力オペランドである４つの２ビットの
現在状態は、フィールドＡ１ないしＡ４によって指定さ
れたアドレスから同時にフェッチされる。これらの入力
オペランドは、論理関数テーブル２４における演算の前
に、ＯＰコードによって指示されていればオペランドが
反転されるように、オペランド反転ロジック手段６３に
送られる。

【００４４】評価されたゲートに対する入力オペランド
は論理関数テーブル２４に送られる。この情報は、ラッ
チ６１からの、ゲートの関数を記述したＯＰコード・フ
ィールドの関数ポインタとともに、論理関数テーブル２
４へのポインタとして用いられる。論理関数テーブル２
４は、基本的にはルックアップ・テーブルであり、その
入力が現在与えられていれば、ゲートに対して正規の２
ビット出力値を生成する。

【００４５】論理関数テーブル２４の出力は、ＯＰコー
ドによって指示されていれば出力が反転されるように、
出力反転ロジック６６に送られる。出力反転ロジック手
段６６からの結果は、出力手段２５に供給され、マシン
１の現在状態アレイ２３をすべてその結果で更新するた
めに、データ・ライン３Ａの割当ラインに送出される。

【００４６】たとえば、図６のＡＮＤゲートは次のよう
に評価される。スロット０に装着されたシミュレーショ
ン・プロセサのプログラム・カウンタ２６が、アドレス
Ｚを生成して、ゲートのブロック記述命令をブロック記
述アレイ２２からフェッチする。ブロック記述命令のフ
ィールドＡ１ないしＡ４によって指示されたとおり、４
つのオペランドＨ（０、１）、Ｈ（０、１）、Ｌ（０、
０）、Ｌ（０、０）が、現在状態アレイ２３のアドレス
Ｖ、Ｗ、Ｘ、Ｙからフェッチされる。第１及び第２の入
力オペランドＨ（０、１）、Ｈ（０、１）は、ＯＰコー
ドによって、オペランド反転ロジック６３でＬ（０、０
）、Ｌ（０、０）に反転される。４つのＬ（０、０）入
力オペランド全部とＡＮＤ関数を指定する関数ポインタ
がテーブル２４に入力される。テーブル２４は結果のＬ
（０、０）を出力する。この結果は、出力反転ロジック
手段６６においてＯＰコードによってＨ（０、１）に反
転される。出力Ｈ（０、１）は、出力手段２５に供給さ
れ、割り当てられたデータ・ラインを通してすべてのシ
ミュレーション・プロセサ２に転送されて、各々の現在
状態アレイ２３が更新される。

【００４７】先にも述べたように、スロット０、１、２
、．．．、１５のプロセサ２は、データ・ライン３Ａの
割当ライン０と１、２と３、４と５、．．．、及び３０
と３１に２ビットの結果を送出する。これにより、この
サイクルで算出されたすべての結果がデータ・ライン３
Ａに並列に現れる。データ・ライン３Ａ上の結果は、制
御ロジック手段２７によって受け取られ、各シミュレー
ション・サイクルの終わりに、各プロセサ２の現在状態
アレイ２３内の隣接した１６のアドレスに、シミュレー
ション・サイクル数と当該構成のシミュレーション・プ
ロセサ数との積（この例では１６）によって指示された
アドレスを先頭として書き戻される。たとえば、第１シ
ミュレーション・サイクルの終わりでは、すべてのシミ
ュレーション・プロセサの現在状態アレイ２３のアドレ
ス０ないし１５が、データ・ライン３Ａ上の結果で更新
される。第２シミュレーション・サイクルの終わりでは
、現在状態アレイ２３のアドレス１６ないし３１が、ラ
イン３Ａ上の結果で更新される。第３シミュレーション
・サイクルの終わりではアドレス３２ないし４７となり
、以下同様である。こうして、各シミュレーション・プ
ロセサ２の現在状態アレイ２３は、各シミュレーション
・サイクルですべてのプロセサ２によって算出された結
果で更新され、マシン１で評価されたモデルの現在状態
の完全なコピーを維持する。ホスト・コンピュータ５は
、シミュレーションの間には、ブロードキャスト・コマ
ンドによって、データ・ライン３Ａとホスト・インタフ
ェース２１を通して結果を受け取ることができる（後述
）。

【００４８】シミュレーション・プロセサ２がブランチ
、ブロードキャスト、ホールトなどの制御命令を実行す
るとき、すべてのシミュレーション・プロセサ２におい
て、同一の制御命令が同時に実行され、シミュレーショ
ンの同期が正しくとられる。たとえばブランチは、１度
に、すべてのシミュレーション・プロセサ２にわたって
同一のものとして解釈される。

【００４９】図１９に示すとおり、マシン１のプロセサ
２によって実行される１６のブロードキャスト・コマン
ドでは、データをデータ・ライン３Ａに送出するのに４
シミュレーション・サイクルかかる。これは４つのブロ
ードキャスト・コマンドしか、データをデータ・ライン
に並列に、１度に送出できないからである。ブロードキ
ャスト・コマンドは、ブロック記述アレイ２２からフェ
ッチされ、各シミュレーション・プロセサ２で実行され
る。各ブロードキャスト・コマンドは、４つの２ビット
・データを、ブロック記述命令と同じように、フィール
ドＡ１ないしＡ４のアドレスによって指示された現在状
態アレイ２３からフェッチする。アレイ２３からの４つ
のオペランドは、ホスト５へ送る前に、オペランド反転
ロジック手段３２で反転ビットによって反転できる。４
ブロードキャスト・サイクルの第１サイクルでは、スロ
ット手段０、１、２、３に装着されたシミュレーション
・プロセサ２によって実行されたブロードキャスト・コ
マンドが、現在状態アレイ２３からの８ビット・データ
をデータ・ライン０ないし７、８ないし１５、１６ない
し２３、及び２４ないし３１に送出するように、すべて
のシミュレーション・プロセサ２の制御ロジック２７が
、クロック・ライン８１を通してクロック・シグナル（
０、０）をそのバス駆動手段８０（図１５）へ送る。 ４ブロードキャスト・サイクルの第２サイクルでは、ス
ロット手段４、５、６、７のプロセサ２によって実行さ
れたブロードキャスト・コマンドが、８ビット・データ
をデータ・ライン０ないし７、８ないし１５、１６ない
し２３、及び２４ないし３１に送出するように、制御ロ
ジック２７がクロック・シグナル（０、１）をバス駆動
手段８０に送る。４ブロードキャスト・サイクルの第３
サイクルでは、スロット手段８、９、１０、１１に装着
されたプロセサ２で実行されたブロードキャスト・コマ
ンドが、８ビット・データをデータ・ライン０ないし７
、８ないし１５、１６ないし２３、及び２４ないし３１
に送出するように、クロック・シグナル（１、０）をバ
ス駆動手段８０に送る。４ブロードキャスト・サイクル
の第４サイクルでは、ブロードキャスト終了コマンドで
り、スロット手段１２、１３、１４、１５に装着された
プロセサによって実行されたブロードキャスト・コマン
ドが、データ・ライン０ないし７、８ないし１５、１６
ないし２３、及び２４ないし３１に８ビット・データを
送出するように、クロック・シグナル（１、１）をバス
駆動手段８０に送信する。

【００５０】このように、ブロードキャスト・コマンド
はデータを現在状態アレイ２３からホスト５へ送信する
。現在状態アレイ２３内のノードからの２ビットは、各
シミュレーション・プロセサ２において８ビット・バイ
トに連接される。ブロードキャスト・コマンドは常に４
個１組として存在し、ホスト５へ送られる３２ビット・
ワードが生成される。ブロック記述アレイ２２に存在す
る４つのブロードキャスト・コマンドの複数の組は、任
意の個数のデータ・パケットを生成できる。現在状態ア
レイ２３のノードはどれも、それをアドレスで指し示す
ことによってパケットに導入できる。これにより、現在
状態アレイのデータの任意の組み合わせをパケットにお
いて連結し、ホストへ送信できる。ブロードキャスト・
コマンドの反転ビットは有効なので、ノード・データは
、パケットに組み込まれる前に反転できる。

【００５１】図１８に示すとおり、ホスト・インタフェ
ース２１は、データ・ライン３Ａのパケットを受け取り
、シミュレーション／ホストＦＩＦＯバッファ９２にパ
ケットを格納して、パケットのヘッダがホストのデステ
ィネーションを示していればポインタを更新してパケッ
トをホストを送信する。ホスト・インタフェース２１は
、制御ラインにおいてパケットの終わりが示されるまで
後続のデータをすべて格納する。データはホスト・イン
タフェース２１によって、ＦＩＦＯバッファ９２からホ
スト５へ、Ｉ／Ｏバス５６を通して送信され、マシン１
から読み出される。ホスト・インタフェース２１はまた
、シミュレーション・マシン１が動作しているかどうか
を示す状態データを、ホストがその状態を要求したとき
に、Ｉ／Ｏバスを通して送信する。

【００５２】ブロードキャスト・コマンドを対象にした
用途例を２つ挙げる。１つはＲＡＭアレイ・パケットで
ある。ホスト５は、シミュレーションの際にＲＡＭアレ
イの処理を実行する。もう１つはトレース・データであ
る。シミュレーションの間のホストのインタラクション
を少なくするために、ユーザがトレースしたいデータが
、各サイクルの終わりにパケットとしてホストへ送信さ
れる。

【００５３】ブロードキャスト・コマンドは、ホストが
データを直接取得する場合に比べて２つのメリットがあ
る。現在状態アレイ２３内の異なるアドレスからのノー
ドは効率よく収集できる。直接アクセス・モードの場合
、ホストは隣接するノードを効率よく取得できるにすぎ
ない。ファシリティのノードが分散している場合（ノー
ドが異なるランクで生成される場合に必要）、ホストが
必要なデータを累算するのに数サイクルかかる。ブロー
ドキャスト・コマンドを使用した場合、ノードを任意の
パターンで収集するのに何の不都合も生じない。さらに
、ホストを待つ時間が短縮される。マシンは、ＦＩＦＯ
バッファが一杯であればホストを待つことになるが、最
後のデータがＦＩＦＯに格納されればすぐにシミュレー
ションを再開できる。

【００５４】ブロードキャスト・コマンドは、ホストが
あたかも唯一のデータ送信先であるかのように提供され
ている。ブロードキャスト・コマンドは、実際には、デ
ータをシミュレーション・バス手段３に送出するだけで
ある。最終のデスティネーションはハードウェア構成に
よって決まる。たとえばアレイ管理機能を実行している
補助プロセサがあった場合、ＲＡＭアレイ・パケットは
、ホストではなく補助プロセサへ送られる。シミュレー
ション・プロセサ２は関知しない。プロセサ２はバス上
でパケットを構成するだけである。最終デスティネーシ
ョンは、パケットのデスティネーション（ホスト５また
は補助プロセサ４）を示すパケット・ヘッダを構成する
バス手段３のハードウェアによって処理される。パケッ
ト・ヘッダがデスティネーションとして補助プロセサを
示しているなら、ホスト・インタフェース２１はパケッ
トを受け取らない。代わりに補助プロセサがパケットを
受け取る。

【００５５】このマシン１の場合、複数のシミュレーシ
ョン・プロセサ２が、シミュレーション・モデルを並列
に処理してシミュレーションを高速化するため、ほぼ直
線的な高速化が実現する。すなわち、シミュレーション
・プロセサは、その数が約２倍になれば、約２倍高速に
動作する。高速化に非直線性が生じる原因は、更新の必
要なことだけである。データを現在状態アレイに書き戻
すのにかなり時間がかかるからである。この例では１６
のシミュレーション・プロセサ２がシミュレーション・
バス手段３に接続されるが、シミュレーション・プロセ
サは、所要性能に応じて、１、２、４、６、８、１６か
ら成るグループから任意の個数を選択して、シミュレー
ション・バス手段３に接続することができる。シミュレ
ーション・プロセサ２の構成は、ホスト・コンピュータ
５から見てトランスペアレントに保たれ、最大構成を対
象に形成された同じモデルを、構成の変更とは無関係に
使用できる。これは、制御ロジック２７と構成ライン３
Ｃが、構成をシミュレーション・プロセサに通知して、
それら自体が構成変更に関わるからである。また、ホス
ト・コンピュータ５は、シミュレーション・プロセサ２
を占有した後、シミュレーション・バス手段３のスロッ
ト０に装着されたプロセサ２のホスト・インタフェース
２１を介して、ロジック・シミュレーション・マシン１
と通信する。そこで、シミュレーション・プロセサ２の
グループは、ホスト・コンピュータ５から見ると、複数
のタスク（シミュレーション・モデルの形成、このモデ
ルのシミュレータへのロード、シミュレーションの実行
、及び結果のフェッチと解析）に関係する１つのエンテ
ィティとなる。

【００５６】もし１６のシミュレーション・プロセサで
はなく４つのシミュレーション・プロセサ２がシミュレ
ーション・バス手段３に接続されれば、４つのシミュレ
ーション・プロセサ２は、スロット０、１、２、３に装
着され、各々、構成ライン３Ｃから一意のデータを受け
取る。各シミュレーション・プロセサ２のブロック記述
アレイ２２に命令がロードされる際、各シミュレーショ
ン・プロセサ２は順に命令を受け取ってブロック記述ア
レイ２２に格納する（図１３）。

【００５７】この構成では１シミュレーション・サイク
ルで４つのゲートが評価される。４つのプロセサ２によ
って評価された４つのゲートの結果は、４サイクルの第
１サイクルの終わりでは、データ・ライン３Ａのライン
０ないし７に並列に送出され、４サイクルの第２サイク
ルの終わりでは、ライン８ないし１５に、４サイクルの
第３サイクルの終わりではライン１６ないし２３に、そ
して４サイクルの第４サイクルの終わりではライン２４
ないし３１に送出される。これは、制御ロジック２７か
ら、第１サイクルでは（０、０）を、第２サイクルでは
（０、１）を、第３サイクルでは（１、０）を、第４サ
イクルでは（１、１）を、図９の構成ライン３Ｃの最上
位ビット及び第２最上位ビットのラインに送出すること
によって行われる。第４サイクルの終わりでは、すべて
のデータ・ライン３Ａに結果が得られ、その結果は、現
在状態アレイ２３の隣接する１６のアドレスに、４サイ
クルの第１シミュレーション・サイクル数とシミュレー
ション・プロセサ数の積、すなわち４によって指示され
たアドレスを先頭にして書き戻される。つまり、４サイ
クルの終わりでは、すべてのデータ・ライン３Ａがプロ
セサ２からの結果で一杯となり、各シミュレーション・
プロセサ２の現在状態アレイ２３は、データ・ライン３
Ｂ上の結果で更新される。この構成では、同じ１６のゲ
ートを評価するのに４シミュレーション・サイクルが必
要で、図１、図２の構成では１シミュレーション・サイ
クルである。

【００５８】図１３のような４プロセサ構成では、各ブ
ロック記述アレイ２２の隣接した４つのアドレスに同一
の制御命令が４つ置かれる。プロセサ２の各制御ロジッ
ク手段２７は、４つの同一の制御命令のうち第１のブラ
ンチ制御命令またはホールト制御命令を実行し、他の３
つの同一かつ冗長な制御命令は無視する。４つのブラン
チ・コマンドまたはホールト・コマンドの内容が同じだ
からである。

【００５９】ただし、図２０に示すように、１６のブロ
ードキャスト命令はすべてプロセサ２によって実行され
る。これは、１６のブロードキャスト・コマンドは各々
、アレイ２３からホスト５にデータを転送するための、
フィールドＡ１ないしＡ４のアドレスが異なるからであ
る。データを送信するのに４サイクルかかる。制御ロジ
ック２７は、スロット手段０ないし３に装着されたプロ
セサ２が、４サイクルの終わりごとにライン０ないし３
１にデータを送出するように、４サイクルの間に、クロ
ック・ライン８１を通してクロック・シグナル（０、０
）をバス駆動手段８０へ送信する（図１５）。 バス３に８つのプロセサ２が接続されていれば、１６の
ブロードキャスト・コマンドを実行するのにも４サイク
ルかかり、制御ロジック２７は、スロット０ないし３及
び４ないし７に装着されたプロセサがライン３Ａにデー
タを交互に送出するように、４サイクルの間にクロック
・シグナル（０、０と（０、１）をバス駆動手段８０に
交互に送信する。

【００６０】マシン１は、シミュレーション・プロセサ
数をソフトウェアに対してトランスペアレントにする。 つまり、アーキテクチャとしては１６のブロック記述命
令が常に同時に実行される。これには、実際にはシミュ
レーション・プロセサ数に応じて１、２、４、８、また
は１６のサイクルがかかるが、違いはソフトウェアから
は見えない。ホスト・コンピュータが、ロードその他の
ために、シミュレーション・プロセサのブロック記述ア
レイをアクセスするとき、ホスト・コンピュータが認識
するのは１組の命令にすぎない。シミュレーション・プ
ロセサのハードウェアは、ホストのアクセスを、複数の
カード上の異なるアレイへ向けることができるが、ホス
トはこれを認識しない。シミュレートされるロジック・
モデルが、最大構成のロジック・シミュレーション・マ
シンを対象に形成される場合、このモデルは、何ら変更
を加えることなく、より小規模な構成で動作する。この
考え方から、同じモデルを多くのハードウェア構成で使
用できる。ホストは、構成を認識する必要はなく、構成
にかかわらず、すべてのホスト・データをＩ／Ｏバスに
送信するだけでよい。この意味は大きい。それは特に、
この例のアーキテクチャによれば、ユーザが、所要性能
を得るために、ロジック・シミュレーション・マシンを
いつでも再構成できるからである。

【００６１】シミュレーション・プロセサ２は、シミュ
レーションの際に、通常はゲート・ロジックだけをシミ
ュレートするために用いられ、メモリやアレイのモデリ
ング、デバイス動作などの機能は、ホスト・コンピュー
タ５によって実行される。ただし図１、図２のマシン１
では、ホスト・コンピュータ５との間のデータはすべて
シミュレーション・バス手段３に送られ、ホストは、バ
ス３上のもう１つのデバイスでしかなくなる。これは、
シミュレーション・バス手段３に、シミュレーション・
プロセサ２と並列に装着されたハードウェアのアクセラ
レータまたは補助プロセサによって、シミュレーション
・バス３のトラフィックを模倣することによって、どの
ようなホスト機能も実行できることを意味する。トレー
ス収集、メモリやアレイのシミュレーション、及びデバ
イス動作が、ハードウェアのアクセラレータまたは補助
プロセサの対象となることは明らかである。このような
操作の場合は、ホストのシミュレーション・スループッ
トが低下する。実際に、こうしたホストの負担を軽減す
るために、ユーザ・インタフェースを除くすべての機能
を補助プロセサに移植することもできる。補助プロセサ
４は、このような補助プロセサであり、ブロードキャス
ト・コマンドによってシミュレーション・バス３に送出
されたデータを受け取って、かかるホスト機能を実行で
きる。

【００６２】図１、図２のロジック・シミュレーション
・マシンの場合、シミュレーション・バス手段に接続さ
れるシミュレーション・プロセサの数は２ｎ　であるが
、この発明の方法は、任意の個数のシミュレーション・
プロセサを含むロジック・シミュレーション・マシンに
使用できる。

【００６３】

【発明の効果】この発明によれば、シミュレーション・
バス手段上のデータを、ホスト・コンピュータとのイン
タラクションなしに、ホスト・コンピュータまたは、ホ
ストに代わってホストのタスクを実行する補助プロセサ
がシミュレーション・バス手段を通して受け取ることが
できる。従って、ホストの負担を軽減し、シミュレーシ
ョンの高速化を図ることができる。

【図面の簡単な説明】

【図１】この発明の実施例に従った方法を採用したロジ
ック・シミュレーション・マシンのＡ−Ａ線より左側の
部分を示すブロック図である。

【図２】図１に示したロジック・シミュレーション・マ
シンのＡ−Ａ線より右側の部分を示すブロック図である
。

【図３】図１、図２のスロット０に装着されたシミュレ
ーション・プロセサのブロック図である。

【図４】図３のシミュレーション・プロセサのブロック
記述アレイの内容を示す図である。

【図５】図４のブロック記述アレイに格納された命令の
ＯＰコード・フィールドを示す図である。

【図６】ブロック記述命令と、図３に示したシミュレー
ション・プロセサの動作を説明するために用いるロジッ
ク回路モデルを簡略化したブロック図である。

【図７】図３のシミュレーション・プロセサの現在状態
アレイのブロック図である。

【図８】図３のシミュレーション・プロセサの一部のブ
ロック図である。

【図９】論理関数テーブルからの結果をシミュレーショ
ン・バスの割当データ・ラインに送出するための、図３
のシミュレーション・プロセサの出力手段のブロック図
である。

【図１０】図１、図２のマシンによってシミュレートさ
れたモデルのコンパイル方法を説明する命令リストの図
である。

【図１１】図１、図２のマシンによってシミュレートさ
れたモデルのコンパイル方法を説明する命令リストの図
である。

【図１２】マシン動作を説明するために、図１、図２の
マシンのシミュレーション・プロセサのブロック記述ア
レイを簡略化した図である。

【図１３】別構成のロジック・シミュレーション・マシ
ンのブロック記述アレイを簡略化した図である。

【図１４】この発明の実施例に従った方法によって用い
られるブロードキャスト・コマンドを説明する図である
。

【図１５】シミュレーション・プロセサからのデータを
シミュレーション・バス手段に送出してホスト・コンピ
ュータに送信するために、ブロードキャスト・コマンド
によって用いられるバス駆動手段のブロック図である。

【図１６】図３のシミュレーション・プロセサのホスト
・インタフェースのブロック図である。

【図１７】図１６のホスト・インタフェースの動作を説
明するフローチャートの図である。

【図１８】図１６のホスト・インタフェースの動作を説
明するフローチャートの図である。

【図１９】ゲートの評価とブロードキャストの動作の間
に、図１、図２のロジック・シミュレーション・マシン
がシミュレーション・バス手段にデータを送出する方法
を説明する図である。

【図２０】ゲートの評価とブロードキャストの動作の間
に、別構成のロジック・シミュレーション・マシンがシ
ミュレーション・バス手段にデータを送出する方法を説
明する図である。

Claims (28)

【特許請求の範囲】
1. 【請求項１】第１メモリ手段、第２メモリ手段、及びシ
   ミュレーション・バス手段を含むロジック・シミュレー
   ション・マシンからホスト・コンピュータへデータを送
   信する方法であって、上記第２メモリ手段からデータを
   フェッチするために、上記第１メモリ手段のコマンドを
   格納するステップと、上記コマンドによって指示された
   上記データを上記第２メモリ手段からフェッチするステ
   ップと、フェッチされた上記データを上記ホスト・コン
   ピュータに送るために上記シミュレーション・バス手段
   に送出するステップとを含む、データ送信方法。
2. 【請求項２】請求項１に記載の方法であって、上記第２
   メモリ手段からフェッチされる複数のデータを示す複数
   のアドレスをコマンドに格納するステップと、フェッチ
   された上記複数のデータをシミュレーションバス手段に
   並列に送出するステップとを含む、データ送信方法。
3. 【請求項３】請求項２に記載の方法であって、各ユニッ
   トが同一のデータを格納する複数の第２メモリ・ユニッ
   トが上記第２メモリ手段に含まれ、上記コマンド内の複
   数のアドレスの各々によって指示されたデータを上記第
   ２メモリ・ユニットの各々から１度にフェッチするステ
   ップを含む、データ送信方法。
4. 【請求項４】請求項３に記載の方法であって、上記シミ
   ュレーション・バス手段に複数のデータ・ラインが含ま
   れ、上記第２メモリ・ユニットの各々からフェッチされ
   た上記データを送出するために、該第２メモリ・ユニッ
   トの各々に上記データ・ラインを割り当てるステップを
   含む、データ送信方法。
5. 【請求項５】請求項１に記載の方法であって、上記ホス
   ト・コンピュータに代わってタスクを実行するために、
   上記シミュレーション・バス手段に接続された補助プロ
   セサが上記ロジック・シミュレーション・マシンに含ま
   れ、上記シミュレーション・バス手段を通して上記補助
   プロセサへデータを送信するステップを含む、データ送
   信方法。
6. 【請求項６】請求項１に記載の方法であって、送信され
   る上記データの終わりを示す命令が上記コマンドに含ま
   れる、データ送信方法。
7. 【請求項７】請求項１に記載の方法であって、フェッチ
   された上記データを上記シミュレーション・バス手段に
   送出する前に反転する命令が上記コマンドに含まれる、
   データ送信方法。
8. 【請求項８】各シミュレーション・プロセサが第１メモ
   リ手段と第２メモリ手段とを備えた複数のシミュレーシ
   ョン・プロセサと、ホスト・コンピュータに接続された
   シミュレーション・バス手段とを含むロジック・シミュ
   レーション・マシンから、該ホスト・コンピュータへデ
   ータを送信する方法であって、上記プロセサの各々の上
   記第２メモリ手段からデータをフェッチするコマンドを
   上記第１メモリ手段に格納するステップと、上記プロセ
   サの各々の上記コマンドによって指示されたデータを上
   記第２メモリ手段からフェッチするステップと、フェッ
   チされた上記データを上記プロセサの各々によって上記
   シミュレーション・バス手段に送出するステップとを含
   む、データ送信方法。
9. 【請求項９】請求項８に記載の方法であって、上記シミ
   ュレーション・バス手段に複数のデータ・ラインが含ま
   れ、フェッチされた上記データを送出するために、上記
   各シミュレーション・プロセサに上記データ・ラインを
   割り当てるステップを含む、データ送信方法。
10. 【請求項１０】請求項８に記載の方法であって、上記シ
    ミュレーション・バス手段が、ＦＩＦＯ（ファーストイ
    ン・ファーストアウト）バッファ手段を通して上記ホス
    ト・コンピュータに接続された、データ送信方法。
11. 【請求項１１】請求項８に記載の方法であって、上記ホ
    スト・コンピュータに代わってタスクを実行する補助プ
    ロセサが上記ロジック・シミュレーション・マシンに含
    まれ、上記データを上記シミュレーション・バス手段を
    通して上記補助プロセサへ送信するステップを含む、デ
    ータ送信方法。
12. 【請求項１２】請求項８に記載の方法であって、各ユニ
    ットが同一のデータを格納する複数の第２メモリ・ユニ
    ットが上記第２メモリ手段に含まれ、上記第２メモリ手
    段からフェッチされる複数のデータを示す複数のアドレ
    スを上記コマンドに格納するステップと、上記第２メモ
    リ・ユニットの各々から上記データを１度にフェッチす
    るステップとを含む、データ送信方法。
13. 【請求項１３】請求項８に記載の方法であって、送信さ
    れる上記データの終わりの指示が上記コマンドに含まれ
    る、データ送信方法。
14. 【請求項１４】請求項８に記載の方法であって、フェッ
    チされた上記データを上記シミュレーション・バス手段
    に送出する前に反転する指示が上記コマンドに含まれる
    、データ送信方法。
15. 【請求項１５】ロジック・シミュレーション・マシンか
    らホスト・コンピュータへデータを送信する装置であっ
    て、上記マシンの動作を指定する命令を格納するための
    第１メモリ手段と、上記マシンによってシミュレートさ
    れたロジック・モデルについてのデータを格納するため
    の第２メモリ手段と、上記マシンを上記ホスト・コンピ
    ュータに接続するシミュレーション・バス手段と、第２
    メモリ手段からデータをフェッチする命令を持つコマン
    ドを、上記第１メモリ手段に格納する手段と、上記コマ
    ンドによって指示されたデータを上記第２メモリ手段か
    らフェッチするデータ・フェッチ手段と、フェッチされ
    たデータを上記シミュレーション・バス手段に送出する
    データ送出手段とを含む、データ送信装置。
16. 【請求項１６】請求項１５に記載の装置であって、上記
    第２メモリ手段からフェッチされる複数のデータを示す
    複数のアドレスを上記コマンドに格納する手段を含む、
    データ送信装置。
17. 【請求項１７】請求項１６に記載の装置であって、各ユ
    ニットが同一のデータを格納する複数の第２メモリ・ユ
    ニットが上記第２メモリ手段に含まれ、上記コマンド内
    の各アドレスによって指示されたデータを該第２メモリ
    ・ユニットの各々から１度にフェッチする手段が上記デ
    ータ・フェッチ手段に含まれた、データ送信装置。
18. 【請求項１８】請求項１７に記載の装置であって、上記
    シミュレーション・バス手段に複数のデータ・ラインが
    含まれ、フェッチされた上記データを送出するために、
    上記第２メモリ・ユニットの各々に該データ・ラインを
    割り当てる手段が上記データ送出手段に含まれた、デー
    タ送信装置。
19. 【請求項１９】請求項１５に記載の装置であって、フェ
    ッチされた上記データを受信し、上記ホスト・コンピュ
    ータに代わってタスクを実行するために、上記シミュレ
    ーション・バス手段に接続された補助プロセサ手段を含
    む、データ送信装置。
20. 【請求項２０】請求項１５に記載の装置であって、送信
    される上記データの終わりを示す命令が上記コマンドに
    含まれた、データ送信装置。
21. 【請求項２１】請求項１５に記載の装置であって、フェ
    ッチされた上記データを上記シミュレーション・バス手
    段に送出する前に反転する命令が上記コマンドに含まれ
    た、データ送信装置。
22. 【請求項２２】ロジック・シミュレーション・マシンか
    らホスト・コンピュータへデータを送信する装置であっ
    て、上記ホスト・コンピュータに接続されたシミュレー
    ション・バス手段を通して相互に接続された複数のシミ
    ュレーション・プロセサと、上記シミュレーション・プ
    ロセサの動作を指定する命令を格納するために、該シミ
    ュレーション・プロセサの各々に具備された第１メモリ
    手段と、上記マシンにおいてシミュレートされたモデル
    全体についてのデータを格納するために、上記シミュレ
    ーション・プロセサの各々に具備された第２メモリ手段
    と、上記プロセサの各々の上記第２メモリ手段からデー
    タをフェッチする命令を持つコマンドを、上記第１メモ
    リ手段に格納する手段と、上記プロセサの各々のコマン
    ドによって指示されたデータを、上記第２メモリ手段か
    らフェッチするデータ・フェッチ手段と、上記プロセサ
    の各々において、フェッチされた上記データを上記シミ
    ュレーション・バス手段に並列に送出するデータ送出手
    段とを含む、データ送信装置。
23. 【請求項２３】請求項２２に記載の装置であって、上記
    シミュレーション・バス手段に複数のデータ・ラインが
    含まれ、上記シミュレーション・プロセサからフェッチ
    された上記データを送出するために、該プロセサの各々
    に該データ・ラインを割り当てる手段が上記データ送出
    手段に含まれた、データ送信装置。
24. 【請求項２４】請求項２２に記載の装置であって、上記
    シミュレーション・バス手段を上記ホスト・コンピュー
    タに接続するためのＦＩＦＯ（ファーストイン・ファー
    ストアウト）バッファ手段を含む、データ送信装置。
25. 【請求項２５】請求項２２に記載の装置であって、フェ
    ッチされた上記データを上記シミュレーション・バス手
    段を通して受信し、上記ホスト・コンピュータに代わっ
    てタスクを実行するために、該シミュレーション・バス
    手段に接続された補助プロセサを含む、データ送信装置
    。
26. 【請求項２６】請求項２２に記載の装置であって、各ユ
    ニットが上記データの同一のコピーを格納する複数の第
    ２メモリ・ユニットが上記第２メモリ手段に含まれ、上
    記データがフェッチされる複数のアドレスの指示が上記
    コマンドに含まれ、該第２メモリ・ユニットの各々から
    上記データを１度にフェッチする手段が上記データ・フ
    ェッチ手段に含まれた、データ送信装置。
27. 【請求項２７】請求項２２に記載の装置であって、送信
    される上記データの終わりを示す命令が上記コマンドに
    含まれた、データ送信装置。
28. 【請求項２８】請求項２２に記載の装置であって、フェ
    ッチされた上記データを上記シミュレーション・バス手
    段に送出する前に反転する命令が上記コマンドに含まれ
    た、データ送信装置。