JPH04228196A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルアレイとこ
れに含まれる所望のメモリセルを選択するための回路を
備えたメモリＬＳＩや論理ＬＳＩ若しくはマイクロコン
ピュータなどの半導体集積回路、さらには斯る半導体集
積回路におけるメモリセルの欠陥救済技術に関し、例え
ばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）などの大記憶容量のメモリＬＳＩに適用して有効な
技術に関するものである。

【０００２】

【従来の技術】半導体集積回路はその集積度や回路素子
の微細化が進むなかでその歩留まりを向上させるために
冗長構成を持つものがある。ウェーハプローブテストな
どの検査工程で欠陥が検出されると、それを救済可能な
冗長構成を選択するための例えばフューズプログラムが
行われる。

【０００３】従来の冗長構成による欠陥救済をさらに一
歩進めて、半導体集積回路の内部で独自に欠陥の有無を
判定し、欠陥がある場合には自らその欠陥を救済すると
いうセルフチェック・セルフリペア機能を備えた半導体
半導体集積回路についての提案がＩＥＥＥ，１９８９，
ＣＵＳＴＯＭ　　ＩＮＴＥＧＲＡＴＥＤ　　ＣＩＲＣＵ
ＩＴＳ　　ＣＯＮＦＥＲＥＮＣＥ，Ｂｕｉｌｔ−Ｉｎ　
　Ｓｅｌｆ−Ｒｅｐａｉｒ　　Ｃｉｒｃｕｉｔ　　ｆｏ
ｒ　　Ｈｉｇｈ−Ｄｅｎｓｉｔｙ　　ＡＳＭＩＣ　Ｐ．
２６、１、１〜Ｐ．２６、１、４に記載されている。斯
る文献に記載の技術は、ＡＳＭＩＣ（Ａｐｐｌｉｃａｔ
ｉｏｎ　　Ｓｐｅｃｉｆｉｃ　　ＭｅｍｏｒｙＩＣ）を
対象とし、外部クロックを与えることにより、内部でメ
モリチェックとセルフリペアを行う技術であって、従来
の冗長による欠陥救済のためのテスト時間短縮とフュー
ズなどのプログラム時間短縮を目的とする。

【０００４】

【発明が解決しようとする課題】しかしながら、メモリ
セルなどの欠陥はシステム上において経時的に発生する
こともあり、従来のセルフチェック・セルフリペア技術
ではこれに対処することができない。さらに、システム
上での欠陥の発生に対処する場合には、ハードウェア的
に欠陥救済の限界を超えたときにこれを外部へ通知した
りするようなことも新たに考慮しなければならない。

【０００５】本発明の目的は、システムに組み込んだ後
に発生した欠陥に対しても自己救済することができる半
導体集積回路を提供することにある。さらにこれに加え
、自己救済不可能な状態を外部にも知らせることができ
る半導体集積回路を提供しようとする。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、第１記憶手段としてのメモリセ
ルアレイにおける不良アドレスを救済するためのタイミ
ングを自らタイミング発生手段で発生し、これに基づい
て動作されるアドレス発生手段の出力アドレス信号に基
づいて選択されるメモリセルの欠陥の有無を判定手段で
判定し、この判定結果により欠陥が検出されたメモリセ
ルのアドレスを不良アドレス記憶手段に記憶し、メモリ
セルアレイに対するアクセスに際して、前記不良アドレ
ス記憶手段の保持アドレスと外部から供給されるアクセ
スアドレスとを比較し、不一致の場合にはメモリセルア
レイを、一致の場合には第２記憶手段としての冗長メモ
リセルアレイをアクセスさせるようにするものである。

【０００９】救済のためのハードウェア的な記憶容量の
限界により自己救済不可能な状態に到達したとき、これ
を外部に知らせるためには、前記メモリセルアレイの不
良メモリセルを代替可能な冗長メモリセルアレイにおけ
る空きアドレスの有無を管理し、該空きアドレスがない
状態で前記判定手段が欠陥を検出したとき、これに応答
して、欠陥救済が不可能である旨を通知する制御信号、
又は同制御信号とそのときのアドレス信号とを外部に出
力させる。

【００１０】前記タイミング発生手段による自己救済タ
イミングは、周期的である場合に加え、随時外部からの
指示に従って発生するようにしてもよい。

【００１１】不揮発性記憶素子としてのフューズなどを
利用して冗長救済アドレスをプログラムする構成を併せ
持つ場合には、外部からのアクセスに際して、当該不揮
発性記憶素子にプログラムされたアドレス及び前記不良
アドレス記憶手段の保持アドレスと外部から供給される
アクセスアドレスとを比較し、不一致の場合にはメモリ
セルアレイを、一致の場合には冗長メモリセルアレイを
アクセスさせるようにする。

【００１２】予め不揮発性記憶素子にプログラムされた
アドレスを代替する冗長メモリセルが経時的に不良にな
った場合にも対処するには、前記不良アドレスプログラ
ム回路に記憶されている不良アドレスを代替する冗長メ
モリセルのアドレスを認識し、当該アドレスにおける不
良発生時には、別の冗長メモリセルを救済に割り当てる
ようにする。

【００１３】

【作用】上記した手段によれば、メモリセルアレイにお
ける不良アドレスを自己救済するためのタイミングを自
ら発生することは、システムに組み込んだ後に発生した
欠陥に対しても自己救済することができるように作用す
る。

【００１４】さらに、自己救済動作中に検出された欠陥
に対して救済不可能なハードウェア的な欠陥救済の限界
に達した状態は、当該欠陥アドレスと共に管理手段によ
り外部に通知され、このことは、該通知を受け取ったホ
ストプロセッサなどがそれ以降のアクセスで当該不良メ
モリセルへのアクセスを自律的に禁止しさせ得るように
働く。これにより、経時的に発生した欠陥メモリセルに
対するアクセスを抑制でき、システムとしての信頼性を
向上させる。

【００１５】

【実施例】図１には本発明の一実施例に係る半導体集積
回路３１が示され、図２には同半導体集積回路３１をを
適用したマイクロコンピュータシステムが示される。こ
のマイクロコンピュータシステムは、半導体集積回路３
１の他に、中央処理装置（以下単にＣＰＵとも称する）
３３、割り込みコントローラ３２などを備え、それらは
アドレスバスＡＢ１、データバスＤＢ、コントロールバ
スＣＢに接続される。同図に示される半導体集積回路３
１は、特に制限されないが、メモリＬＳＩとして構成さ
れ、公知の半導体集積回路製造技術によってシリコンの
ような１個の半導体基板に形成されている。

【００１６】同図において１はメモリセルアレイであり
、スタテック型若しくはダイナミック型のような多数の
メモリセルがマトリクス配置され、その選択端子は図示
しないワード線に、そしてそのデータ入出力端子は図示
しないビット線に結合されている。

【００１７】２は前記メモリセルアレイ１に含まれるメ
モリセルのうち欠陥のあるものを代替するためのメモリ
セル（スペアセル）を含む冗長メモリセルアレイであり
、例えば複数個のスタティック型メモリセルアレイがマ
トリクス配置されている。特に制限されないが、本実施
例において、メモリセルアレイ１と冗長メモリセルアレ
イ２の夫々においてワード線とビット線は相互に分離さ
れている。

【００１８】前記メモリセルアレイ１のメモリセルに対
するアドレシングはアドレスデコーダ３の出力選択信号
４によって行われる。また、冗長メモリセルアレイ２に
含まれるメモリセルに対するアドレシングはアドレスデ
コーダ５の出力選択信号６によって行われる。アドレシ
ングされたメモリセルへのデータのリード・ライトは、
データバスＤＢにインタフェースされる入出力回路７及
びデータ端子ＤＴ１を介して行われる。

【００１９】本実施例の半導体集積回路３１において、
外部アクセスに基づくタイミング制御はタイミングコン
トローラ８が行う。このタイミングコントローラ８には
、例えばチップセレクト信号ＣＳ、リード・ライト信号
Ｒ／ＷなどがＣＰＵ３３からコントロールバスＣＢ及び
コントロール信号端子Ｃ１，Ｃ２を介して供給され、チ
ップセレクト信号ＣＳがアサートされると、ＣＰＵ３３
からのアクセスに応じた動作を行い得るようにされ、こ
のときのデータの入出力方向はリード・ライト信号Ｒ／
Ｗによって指示される。

【００２０】本実施例の半導体集積回路３１は前記メモ
リセルアレイ１のメモリセルに欠陥があるか否かを自己
判定すると共に、欠陥がある場合には当該欠陥を自己救
済し、また自己救済不可能な状態に至ったときにはこれ
を外部に知らせる。以下そのための構成を説明する。

【００２１】１０は自己救済のための動作タイミングを
周期的に発生するタイマである。このタイマ１０は周期
的に訪れる自己救済動作タイミングにおいてチェックク
ロック１１を発生する。このチェッククロック１１は欠
陥判定並びに救済のための動作サイクルを規定するタイ
ミング信号であり、動作回数分だけ所定数クロック変化
される。本実施例において、自己救済のための動作は、
コントロールバスＣＢからコントロール端子Ｃ３を介し
て与えられるチェッククロック１２によって随時所望の
タイミングでも行い得るようになっていて、前記チェッ
ククロック１１，１２を２入力するオアゲート１３の出
力クロック１４によって内部の動作タイミングが制御さ
れる。尚、コントロール端子Ｃ３から随時チェッククロ
ック１２を入力可能にする構成は本発明において本質的
でない。

【００２２】前記タイミングクロック１４は、アドレス
カウンタ１５、マルチプレクサ１６、テストデータ発生
回路１７、及びエラー判定回路１８に供給される。

【００２３】前記アドレスカウンタ１５は欠陥判定のた
めにメモリセルアレイを順番にアドレシングするための
内部アドレス信号を発生する。同カウンタ１５による出
力アドレスの更新タイミング、もしくはアドレスインク
リメント動作のタイミングは前記タイミングクロック１
４のサイクルに同期して行われる。尚、前記タイマ１０
並びにアドレスカウンタ１５の動作は、コントロール端
子Ｃ４から供給されるチェックイネーブル信号ＥＳが一
旦アサートされて初めて可能になる。それらタイマ１０
及びアドレスカウンタ１５においてチェックイネーブル
信号ＥＳの入力段は、特に制限されないが、マスタスレ
ーブ形式のフリップフロップによって構成され、一旦チ
ェックイネーブル信号ＥＳがアサートされた後は、再び
アサートされるまで、欠陥の自己判定並びに救済動作可
能な状態にされる。

【００２４】前記マルチプレクサ１６は前記アドレスカ
ウンタ１５から出力される内部アドレス信号とアドレス
バスＡＢ１及びアドレス入力専用端子ＡＴ１を介して供
給されるアドレス信号を択一的に選択する。例えばタイ
ミングクロック１４のローレベル期間に内部アドレス信
号を選択し、それ以外の場合には外部アドレス信号を選
択する。ちなみにタイミングクロック１４はその変化が
停止されている状態においてハイレベルを採る。

【００２５】前記マルチプレクサ１６の出力アドレス信
号は、特に制限されないが、前記アドレスデコーダ３、
入出力回路７、不良アドレス判定回路２０、及び不良ア
ドレス記憶回路２１に供給される。尚、各回路において
そのアドレス入力段にはアドレスラッチ回路を備える。

【００２６】前記テストデータ発生回路１７は欠陥の有
無判定のためのテストデータをタイミングクロック１４
に同期して出力する。

【００２７】前記エラー判定回路１８は、アドレスカウ
ンタ１５の出力アドレスで指定されるメモリセルからの
記憶データ読み込み、当該メモリセルへのテストデータ
書込み、書き込まれた当該テストデータの読出し、リー
ド・ライトしたテストデータの比較を行う。この比較に
より、当該アドレスのメモリセルに欠陥があるか否かの
判定が行われる。判定結果はエラーフラグ発生回路２２
に与えられる。尚、斯る判定動作はシステム上で周期的
に行われるため、システム上利用されていた元のデータ
がテストによって破壊されないように、最初にメモリセ
ルからエラー判定回路１８に読出されたデータは判定が
済むまで保持され、その後で同一アドレスのメモリセル
に書き戻される。

【００２８】エラーフラグ発生回路２２は、前記エラー
判定回路１８から出力される信号２３によって判定結果
が欠陥である旨の通知がされると、エラーフラグＥＦを
発生し、当該エラーフラグＥＦと共に、そのときのアク
セスアドレス（欠陥を有するメモリセルのアドレスであ
って、マルチプレクサ１６から出力されたアドレス信号
）を対にして前記不良アドレス記憶回路２１に記憶させ
る。ここで、前記エラーフラグＥＦは、特に制限されな
いが、冗長メモリセルアレイ２に含まれるメモリセルを
選択するためのアドレスのようなコード情報とされ、エ
ラーフラグ発生回路２２は、出力したエラーフラグＥＦ
を管理し、同一のエラーフラグＥＦを重複して出力しな
いような論理を有する。

【００２９】不良アドレス記憶回路２１は、特に制限さ
れないが、スタテッイク型フリップフロップのような記
憶素子によって構成される。したがって、それ自体バッ
テリーバックアップされていない場合には、例えば電源
投入によるパワーオンリセット時にチェッククロック１
２を発生させて自己判定救済動作を最初に実行させて不
良アドレス記憶回路２１を自ら初期記憶設定すればよい
。そうすれば、一旦記憶された不良アドレス及びエラー
フラグＥＦが電源遮断時に失われても何等問題はない。 パワーオン時の初期記憶設定は、パワーオンであること
を検出して自動的に必ず行われる構成としてもよい。尚
、この不良アドレス記憶回路２１を電気的に書込み可能
な不揮発性記憶素子によって構成すれば、バッテリーバ
ックアップやパワーオンリセット時における初期記憶設
定の必要は少ない。ただしこの場合も、パワーオン時の
セルフ自動チェックを行う構成としてもよい。

【００３０】２４は不揮発性記憶素子としてのフューズ
などを利用して、救済すべきアドレスなどがプログラム
される不良アドレスプログラム回路である。この不良ア
ドレスプログラム回路２４に対する不良アドレスのプロ
グラムは、ウェーハ段階でのテストによって検出された
不良アドレスに対して行われる。ここでプログラムされ
るメモリセルアレイ１における不良アドレスには、これ
を代替すべき冗長メモリセルアレイ２のアドレスを特定
する前記エラーフラグＥＦに対応するコード情報も付加
されてフューズプログラムされる。

【００３１】不良アドレスプログラム回路２４はそこに
設定された不良アドレスに対応するエラーフラグを経路
２６を介して前記エラーフラグ発生回路２２に出力する
。

【００３２】前記エラーフラグ発生回路２２は、自らが
出力したエラーフラグＥＦを管理するとき、その不良ア
ドレスプログラム回路２４から与えられるエラーフラグ
に関しては既に出力済みエラーフラグとみなす。したが
って、不良アドレスプログラム回路２４によって割り当
てられた冗長メモリセルアレイのメモリセルアドレスが
重ねて不良アドレス記憶回路２１に記憶されることはな
い。

【００３３】２７は、前記エラーフラグ発生回路２２に
よるエラーフラグの管理情報を受け、全てのエラーフラ
グを出力し尽くした状態を検出するフル状態検出回路で
ある。したがって、このフル状態検出回路２７は、前記
メモリセルアレイ１の不良メモリセルを代替可能な前記
冗長メモリセルアレイ２における空きアドレスの有無を
管理することになる。フル状態検出回路２７は、該空き
アドレスがない状態で前記エラー判定回路１８が欠陥を
検出したとき、これに応答して、欠陥救済が不可能であ
る旨を制御信号２８を利用して入出力回路７及びコント
ロール端子Ｃ５を介して割込みコントローラ３２に知ら
せる。これにより入出力回路７は、欠陥救済が不可能で
ある旨を示す制御信号２８を受けることにより、マルチ
プレクサ１６から出力された該不良アドレスに対応する
アドレス信号を経路２９からアドレス端子ＡＴ２及びア
ドレスバスＡＢ２を介して割込みコントローラ３２に出
力する。

【００３４】２０は、不良アドレスプログラム回路２４
にプログラムされた不良アドレス及び前記不良アドレス
記憶回路２１の保持アドレスと、マルチプレクサ１６か
ら出力されるアクセスアドレスとを比較し、不一致の場
合にはメモリセルアレイ１を、一致の場合には冗長メモ
リセルアレイ２をアクセスさせる不良アドレス判定回路
である。判定結果が不一致である場合には、制御信号２
５がローレベルにされ、これによって、アドレスデコー
ダ３が活性化される一方、冗長アドレスデコーダ５が非
活性化状態を採り、メモリセルアレイ１がアドレスデコ
ーダ３を介してアドレシングされる。判定結果が一致で
ある場合には、制御信号２５がハイレベルにされ、これ
によって、冗長アドレスデコーダ５が活性化される一方
、アドレスデコーダ３が非活性化状態を採り、一致され
た不良アドレスと対を成すエラーフラグがアドレス情報
として冗長アドレスデコーダ５に供給される。これによ
り、メモリセルアレイ１の不良アドレスを代替する冗長
メモリセルアレイ２が冗長アドレスデコーダ５を介して
アドレシングされる。

【００３５】尚、入出力回路７には、外部との間で入出
力されるデータに対してＥＣＣ（エラー・チェック・ア
ンド・コレクティング）回路３０を付加し、数ビットの
データエラーに対して自己救済を図ることができる。

【００３６】次に本実施例の半導体集積回路における不
良アドレス救済のための作用を説明する。

【００３７】［１］ウェーハ段階での救済

【００３８】
ウェーハ段階で検出されたメモリセルアレイ１の欠陥に
対しては不良アドレスプログラム回路２４のプログラム
によって不良ビットが冗長メモリセルアレイ２の所定ビ
ットに置き換えられる。ここで置き換えられた冗長メモ
リセルアレイ２のビットアドレスはエラーフラグとして
エラーフラグ発生回路２２に与えられることになる。

【００３９】［２］自己救済（メモリセルアレイの欠陥
）

【００４０】タイマ１０の作用によって周期的に自己救
済判定タイミングが訪れると、タイミングクロック１４
に同期して、アドレスカウンタ１５の出力アドレス信号
がマルチプレクサ１６によって選択される。このとき不
良アドレス判定回路２０は、そのアドレス信号を、不良
アドレス記憶回路２１の出力並びに不良アドレスプログ
ラム回路２４の出力と比較して一致／不一致を判定する
。

【００４１】その判定結果が不一致である場合には、制
御信号２５でアドレスデコーダ３が活性化され、マクル
チプレクサ１６の出力アドレス信号によってメモリセル
アレイ１がアドレシングされる。このとき、エラー判定
回路１８は、アドレシングされたメモリセルからのデー
タ読出し、当該メモリセルへのテストデータ書込み、当
該書き込んだテストデータの読出し、リード・ライトし
たテストデータの比較、そして最初に読み込んだデータ
の書き戻しを行う。リード・ライトしたテストデータの
比較結果が不一致である場合、即ち、当該メモリセルに
欠陥が有る場合には、制御信号２３でエラーフラグ発生
回路２２にその旨を通知する。これにより、エラーフラ
グ発生回路２２は、不良アドレス記憶回路２１にそのと
きのアドレスを記憶させると共に、所定のエラーフラグ
を記憶させる。これにより当該欠陥メモリセルはそのエ
ラーフラグで特定される冗長メモリセルに置き換えられ
ることになる。

【００４２】［３］自己救済（冗長メモリセルアレイの
欠陥）

【００４３】タイマ１０の作用によって周期的に自己救
済判定タイミングが訪れると、タイミングクロック１４
に同期して、アドレスカウンタ１５の出力アドレス信号
がマルチプレクサ１６によって選択される。このとき不
良アドレス判定回路２０は、そのアドレス信号を、不良
アドレス記憶回路２１の出力並びに不良アドレスプログ
ラム回路２４の出力と比較して一致／不一致を判定する
。

【００４４】その判定結果が一致である場合には、制御
信号２５で冗長アドレスデコーダ５が活性化され、且つ
一致したアドレスと対を成すエラーフラグが冗長アドレ
スデコーダ５に与えられて、冗長メモリセルアレイ２が
アドレシングされる。このとき、エラー判定回路１８は
、アドレシングされた冗長メモリセルアレイにおけるメ
モリセルからのデータ読出し、当該メモリセルへのテス
トデータ書込み、当該書き込んだテストデータの読出し
、リード・ライトしたテストデータの比較、そして最初
に読み込んだデータの書き戻しを行う。リード・ライト
したテストデータの比較結果が不一致である場合、即ち
、当該メモリセルに欠陥が有る場合には、制御信号２３
でエラーフラグ発生回路２２にその旨を通知する。これ
により、エラーフラグ発生回路２２は、不良アドレス記
憶回路２１にそのときのアドレスを記憶させると共に、
所定のエラーフラグを記憶させる。このときのエラーフ
ラグは、エラーフラグ発生回路２２による同フラグの管
理機能により不良アドレスプログラム回路２４で割り当
てられたものと相違される。これにより冗長メモリセル
アレイ２における欠陥冗長メモリセルは、そのエラーフ
ラグで特定される別の冗長メモリセルに置き換えられる
ことになる。

【００４５】［４］自己救済不可能状態

【００４６】前
記項目［２］，［３］で説明した自己救済動作が周期的
に行われるとき、前記エラーフラグ発生回路２２による
エラーフラグの管理情報を受けるフル状態検出回路２７
が、全てのエラーフラグを出力し尽くした状態、換言す
れば最早欠陥を自己救済することができない状態になっ
たことを、前記エラー判定回路１８による欠陥検出に呼
応して判定すると、これに応答して、欠陥救済が不可能
である旨を制御信号２８で入出力回路７及び割込みコン
トローラ３２に知らせる。そのとき入出力回路７は、マ
ルチプレクサ１６から出力された不良アドレスに対応す
る救済不可能なアドレス信号を経路２９からアドレス端
子ＡＴ２及びアドレスバスＡＢ２を介して割込みコント
ローラ３２に出力する。割込みコントローラ３２は、コ
ントロール端子Ｃ３から上記制御信号２８を受けると、
入出力回路７から供給された救済不可能なアドレス信号
をアドレス端子ＡＴ３から取り込む。そして、割込みコ
ントローラ３２は、救済不可能なアドレス信号が発生し
たことを示す信号をコントロール端子Ｃ７からＣＰＵ３
３のコントロール端子（割込み端子）Ｃ９に出力する。 この信号によりＣＰＵ３３は、割込みの発生を認識し、
進行中の処理を一時中止し、救済不可能なアドレス信号
を知るためにコントローバスＣＢを介して割込みコント
ローラ３２に対しその救済不可能なアドレス信号を出力
させるコントロール信号を出力する。割込みコントロー
ラ３２は、アドレス端子ＡＴ３から取り込んだ救済不可
能なアドレス信号を、ＣＰＵ３３からのそのコントロー
ル信号に応答してデータ端子ＤＴ２からデータバスＤＢ
を介してＣＰＵ３３に出力する。ＣＰＵ３３は、その救
済不可能なアドレス信号を受け取ると共に、割込みプロ
グラムを実行する。例えばこの割込みプログラムの実行
により、以降その救済不可能なアドレス信号が半導体集
積回路３１に出力されないようにメインプログラムが変
更される。

【００４７】また、別の実施例として、ＥＣＣ回路３０
を利用することによって、救済不可能なアドレスに蓄え
られているデータを訂正する構成を採用してもよい。Ｅ
ＣＣ回路３０は、フル状態検出回路２７から欠陥救済が
不可能であることを示す制御信号２８を受けたとき、メ
モリセルアレイ１から入出力回路７に読出されてくるデ
ータに対して数ビットのエラー訂正を行うようにする。 そして訂正されたデータは、例えばデータ端子ＤＴ１か
らデータバスＤＢを介してＣＰＵ３３へ供給される。し
たがって、ＥＣＣ回路３０をこのように利用するときは
、救済不可能なアドレスが半導体集積回路３１に出力さ
れないようにメインプログラムに対して制限を付する必
要がないため、そのアドレス信号をＣＰＵ３３に与えな
くても済む。また、この場合、欠陥救済不可能であるこ
とを示す前記制御信号２８がＥＣＣ回路３０に供給され
ていないとき、そのＥＣＣ回路３０を動作させないよう
にしてもよい。これにより、制御信号２８が供給されて
いないとき、半導体集積回路のメモリ動作速度がＥＣＣ
回路３０の動作速度によって制限されることを防止する
ことができる。

【００４８】上記実施例の半導体集積回路はＭＯＳ型半
導体集積回路として形成することができるが、さらには
Ｂｉ−ＣＭＯＳのようなバイポートラトランジスタと相
補型ＭＯＳ（ＣＭＯＳ）を混在させたプロセスで形成す
ることができる。特にバイポーラトランジスタを含むこ
とができる場合には、前記不良アドレスプログラム回路
２４におけるフューズをバイポーラＰＲＯＭ（プログラ
マブル・リード・オンリ・メモリ）に代えることができ
る。

【００４９】図３にはバイポーラＰＲＯＭを用いた前記
不良アドレスプログラム回路２４におけるアドレス１ビ
ット分の記憶回路の一例が示されている。同図において
バイポーラＰＲＯＭ４０はＣＭＯＳインバータを構成す
るＰチャンネル型ＭＯＳＦＥＴ４１とＮチャンネル型Ｍ
ＯＳＦＥＴ４２の間に介在され、ＭＯＳＦＥＴ４２のド
レイン電極とバイポーラＰＥＲＯＭ４０のエミッタとの
結合ノードに順次インバータ４３，４４，４５が直列接
続されている。尚、Ｎチャンネル型ＭＯＳＦＥＴ４６は
インバータ４３のローレベルの入力を固定する機能を持
つ。前記バイポーラＰＲＯＭ４０は、例えば接合短絡型
であり、エミッタに逆電圧を印加してアバランシェ降伏
電流を流すことによりエミッタ・ベース接合を短絡させ
て書込み状態にされるものである。書込み状態は図４に
おけるフューズ４７の非熔断、非書込み状態はフューズ
４７の熔断に対応される。図３の回路において制御信号
４８は冗長必要とするときローレベルにされる。したが
って、バイポーラＰＲＯＭ４０のプログラム状態に応じ
て信号４９のレベルが決定される。斯るバイポーラＰＲ
ＯＭ４０はポリシリコンなどで形成されるフューズ４６
に比べてレイアウトサイズを小さくすることができる。

【００５０】上記実施例によれば以下の作用効果を得る
ものである。

【００５１】（１）メモリセルアレイ１における不良ア
ドレスを自己救済するためのタイミングを自らタイマ１
０で発生し、これに基づいて動作されるアドレスカウン
タ１５の出力アドレス信号に基づいて選択されるメモリ
セルの欠陥の有無をエラー判定回路１８で判定し、この
判定結果により欠陥が検出されたメモリセルのアドレス
を不良アドレス記憶回路２１に記憶し、メモリセルアレ
イ１に対するアクセスに際して、前記不良アドレス記憶
回路２１の保持アドレスと外部から供給されるアクセス
アドレスとを比較し、不一致の場合にはメモリセルアレ
イ１を、一致の場合には冗長メモリセルアレイ２をアク
セスさせるようにするから、システムに組み込んだ後に
発生した欠陥に対しても自己救済することができる。

【００５２】（２）救済のためのハードウェア的な記憶
容量の限界により自己救済不可能な状態に到達したとき
、これを外部に知らせるためには、前記メモリセルアレ
イ１の不良メモリセルを代替可能な冗長メモリセルアレ
イ２における空きアドレスの有無を管理し、該空きアド
レスがない状態で前記エラー判定回路１８が欠陥を検出
したとき、これに応答して、欠陥救済が不可能である旨
を通知する制御信号２８と、そのときのアドレス信号を
外部に出力させる管理手段２２，２７を設けるから、自
己救済動作中に検出された欠陥に対して救済不可能なハ
ードウェア的な欠陥救済の限界に達した状態は、当該欠
陥アドレスと共に管理手段により外部に通知され、これ
により、該通知を受け取ったホストプロセッサなどがそ
れ以降のアクセスで当該不良メモリセルへのアクセスを
自律的に禁止したりすることができる。

【００５３】（３）前記タイマ１０による自己救済タイ
ミングを、周期的である場合に加え、随時外部からの指
示に従って発生するようにすることにより、システム上
での半導体集積回路の空き時間を有効に利用することが
できるようになる。例えば電源投入時のシステムリセッ
ト期間を利用して、揮発性メモリとしての不良アドレス
記憶回路２１を簡単に初期設定する動作（メモリセルア
レイ１の全体に対する一通りのセルフチェック・セルフ
リペア動作）を行わせることができる。

【００５４】（４）不揮発性記憶素子としてのフューズ
などを利用して冗長救済アドレスをプログラムする構成
を持つ場合に、前記不良アドレスプログラム回路２４に
記憶されている不良アドレスを代替する冗長メモリセル
のアドレスを認識し、当該アドレスにおける不良発生時
には、別の冗長メモリセルを救済に割り当てるようにす
る管理手段２２の作用により、予め不揮発性記憶素子に
プログラムされたアドレスを代替する冗長メモリセルが
経時的に不良になった場合にも対処することができる。

【００５５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５６】例えば、上記実施例ではウェーハ段階での
欠陥アドレスを不揮発性記憶素子にプログラムした不良
アドレスプログラム回路を備えたものについて説明した
が、斯る回路は省略可能であり、不良アドレス記憶回路
２１だけで対処してもよい。また、上記実施例では不良
アドレス記憶回路２１のデータをバッテリーバックアッ
プしたり、その記憶素子を電気的に書込み可能な不揮発
性記憶素子で構成するものと、発生した欠陥を救済する
ことができない状態を信号２８で外部に知らせたが、半
導体集積回路の内部に所要の論理回路が含まれる場合に
は当該内部回路を用いて、その状態に自ら対処すること
ができる。またＥＣＣ回路３０は省くことができる。ま
た、本発明で言うメモリセルアレイとは、記憶素子をマ
トリクス配置してランダムアクセス可能な構成に限定さ
れず、複数のレジスタの集合のようなレジスタアレイ若
しくはパラレルイン・パラレルアウト形式などのシフト
レジスタのようなものをも含む概念として把握されるも
のである。

【００５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
ＬＳＩに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、マイクロコンピュータの
ような論理ＬＳＩなどの各種半導体集積回路に広く適用
することができる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５９】すなわち、不良ビットの自己判定並びに救
済タイミングを少なくとも自ら発生してその制御を行う
機能を備えることにより、システムに組み込んだ後に発
生した欠陥に対しても自己救済することができるという
効果がある。

【００６０】冗長メモリセルアレイにおける空きアドレ
スの有無を管理し、該空きアドレスがない状態でメモリ
セルアレイの新たな欠陥を検出したとき、これに応答し
て、欠陥救済が不可能である旨を通知する制御信号と、
そのときのアドレス信号を外部に出力させる手段を設け
ることにより、救済のためのハードウェア的な記憶容量
の限界により自己救済不可能な状態に到達したとき、こ
れを外部に知らせることができる。したがって、該通知
を受け取ったホストプロセッサなどがそれ以降のアクセ
スで当該不良メモリセルへのアクセスを自律的に禁止し
たりすることも容易に可能になる。

【００６１】前記タイミング発生手段による自己救済タ
イミングを、周期的である場合に加え、随時外部からの
指示に従って発生するようにすることにより、例えば不
良アドレス記憶回路の不揮発性記憶素子に不良アドレス
を格納して初期設定する動作を、システムリセットやパ
ワーオンリセット期間を利用して簡単に行うことができ
るようになると共に、半導体集積回路の空き時間の有効
利用が可能になる。

【００６２】不揮発性記憶素子としてのフューズなどを
利用して冗長救済アドレスをプログラムする構成を持つ
場合に、前記不良アドレスプログラム回路に記憶されて
いる不良アドレスを代替するための冗長メモリセルのア
ドレスを認識し、当該アドレスにおける不良発生時には
、別の冗長メモリセルを救済に割り当てるようにするこ
とにより、予め不揮発性記憶素子にプログラムされたア
ドレスを代替する冗長メモリセルが経時的に不良になっ
た場合にも対処することができるという効果がある。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係る半導体集積回路
のブロック図である。

【図２】図２は図１の半導体集積回路を適用したマイク
ロコンピュータシステムのブロック図である。

【図３】図３はバイポーラＰＲＯＭを不揮発性記憶素子
とする不揮発性プログラム回路の一例部分回路図である
。

【図４】図４はフューズを不揮発性記憶素子とする不揮
発性プログラム回路の一例部分回路図である。

【符号の説明】

１　　メモリセルアレイ ２　　冗長メモリセルアレイ ３　　アドレスデコーダ ５　　冗長アドレスデコーダ １０　　タイマ １５　　アドレスカウンタ １７　　テストデータ発生回路 １８　　エラー判定回路 ２０　　不良アドレス判定回路 ２１　　不良アドレス記憶回路 ２２　　エラーフラグ発生回路 ２４　　不良アドレスプログラム回路 ２７　　フル状態検出回路 ３１　　半導体集積回路 ３２　　割込みコントローラ ３３　　中央処理装置

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　アドレスの入力端子と、複数個のメモ
   リセルを有する第１記憶手段と、第１記憶手段に含まれ
   るメモリセルを選択するための選択信号を形成する第１
   選択手段と、第１記憶手段に含まれるメモリセルの内欠
   陥のあるものを代替するためのメモリセルを含む第２記
   憶手段と、第２記憶手段に含まれるメモリセルを選択す
   るための選択信号を形成する第２選択手段と、タイミン
   グ発生手段と、前記タイミング発生手段の指示に基づい
   てアドレス信号を発生するアドレス発生手段と、このア
   ドレス発生手段から発生されるアドレスに基づいて選択
   されるメモリセルの欠陥の有無を判定する判定手段と、
   この判定手段によって欠陥が検出されたメモリセルのア
   ドレスを記憶する不良アドレス記憶手段と、前記アドレ
   ス入力端子から供給されるアドレスと前記アドレス記憶
   手段に記憶されているアドレスとを比較して、その一致
   ／不一致を判定し、不一致のときはそのアドレス入力端
   子から供給されるアドレスを前記第１選択手段に供給し
   、一致のときはそのアドレスによって指定される欠陥メ
   モリセルを代替すべきメモリセルのアドレスを前記第２
   選択手段に供給する判定制御手段と、を含んで１個の半
   導体基板に形成されて成る半導体集積回路。
2. 【請求項２】　　前記第２記憶手段において未だ不良メ
   モリセルの代替に割当てられていないメモリセルの有無
   を管理し、空きメモリセルがない状態で前記判定手段が
   欠陥を検出したとき、これに応答して、欠陥救済が不可
   能である旨を通知する制御信号と、そのときのアドレス
   を外部に出力させる管理手段を、さらに設けた請求項１
   記載の半導体集積回路。
3. 【請求項３】　　前記タイミング発生手段は、周期的又
   は／及び随時外部からの指示に従って、前記アドレス発
   生手段、判定手段、及び不良アドレス記憶手段を動作さ
   せて、不良アドレスの自己救済動作を起動するものであ
   る請求項１又は２記載の半導体集積回路。
4. 【請求項４】　　前記判定手段はさらに、メモリセルに
   欠陥があるか否かを判定するためのテストデータを発生
   するテストデータ発生手段を含み、前記アドレス発生手
   段から発生されたアドレスに従って選択されるメモリセ
   ルに前記テストデータ発生手段からテストデータを書き
   込み、書き込んだそのテストデータを読出して、双方の
   データを比較することでそのアドレスにおけるメモリセ
   ルの欠陥の有無を判定し、その判定結果を出力するもの
   である請求項１乃至３の何れか１項記載の半導体集積回
   路。
5. 【請求項５】　　前記判定手段による欠陥ありの判定出
   力に基づいて、欠陥メモリセルを代替すべきメモリセル
   のアドレスを指定するためのエラーフラグの発生手段を
   更に有し、前記不良アドレス記憶手段は欠陥メモリセル
   のアドレスと共にエラーフラグを記憶するものである請
   求項１記載の半導体集積回路。
6. 【請求項６】　　前記不良アドレス記憶手段は、第１記
   憶手段における欠陥メモリセルのアドレスと前記エラー
   フラグとを予め記憶した不揮発性記憶素子を有するもの
   である請求項５項記載の半導体集積回路。
7. 【請求項７】　　前記エラーフラグの発生手段は、前記
   第２記憶手段に含まれるメモリセルの欠陥に対して、エ
   ラーフラグを更新して前記不良アドレス記憶手段に与え
   るものである請求項６記載の半導体集積回路。