JPH04229491A - 自己ブースト耐性を有するｂｉｃｍｏｓ論理回路および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は一般的にはＢＩＣＭＯ
Ｓ回路に関し、かつより特定的にはメモリのような集積
回路において使用するための自己ブースト耐性（ｓｅｌ
ｆ−ｂｏｏｓｔｉｎｇ　　ｉｍｍｕｎｉｔｙ）を備えた
ＢＩＣＭＯＳ回路に関する。

【０００２】この発明は、１９９０年６月２９日にスコ
ット・ジー・ノグルによって米国において出願され、か
つ本発明の譲受人に譲渡され、「改良された信頼性を備
えたメモリのためのＢＩＣＭＯＳビットライン負荷およ
びその方法」と題する、同時係属の米国特許出願第０７
／５４８，８０９号に関連するものである。

【０００３】

【従来の技術】バイポーラトランジスタにおいては、シ
リコンのＰおよびＮ領域の間に接合容量が存在する。こ
の接合容量はＰＮ接合の少数電荷蓄積容量から生ずる。 たとえば、ＮＰＮ型トランジスタはＰＮベース−エミッ
タ接合にベース−エミッタ容量を有する。少数（Ｎタイ
プ）キャリアは前記接合近くのＰ型ベースに蓄積され、
少数（Ｐタイプ）キャリアは前記接合の近くのＮ型エミ
ッタに蓄積される。しばしば拡散容量と称される、この
容量は接合近くに少数電荷を蓄積するためのＰ型ベース
およびＮ型エミッタの能力を表す。この容量は部分的に
はＰＮ接合のバイアスによって決定され、かつ順方向バ
イアスが増加すると、該容量もまた増大する。

【０００４】いくつかの状況では、ベース−エミッタ容
量は回路性能に影響を与えるのに十分大きくなり得る。 バイポーラトランジスタをエミッタフォロワとして使用
する回路においては、ベース−エミッタ容量はベース電
圧が変化した後にエミッタにおける出力電圧に影響を与
える。エミッタフォロワ構成においては、ベースの電圧
が増大したとき、エミッタの電圧がこれに従い、同じ量
だけ上昇する。エミッタにおける予期される電圧はベー
スにおける電圧から、ベースからエミッタへのダイオー
ド電圧降下（ＶＢＥ）１つ分をマイナスしたものに等し
い。しかしながらある状況下では、ベースの電圧はベー
ス−エミッタ容量の影響により自己ブーストされること
がある。ベースに印加された電圧が急速に上昇した場合
、かつエミッタに接続された負荷が高度に容量的である
場合、大きなベースからエミッタへの電圧が出力され得
る。従って、エミッタの電圧が上昇した場合、ブートス
トラップ効果がベース−エミッタ容量のためベース電圧
を増大させる。もし負荷が十分に容量的であれば、ベー
スの電圧は印加された電圧を超えて上昇する。その結果
、エミッタの電圧は前記ベースの電圧マスナスＶＢＥを
超えてベース電圧に従う。もしベース−エミッタ容量を
放電する何等の経路もなければ、エミッタの電圧は所望
の電圧レベルより高いままとなる。

【０００５】

【発明が解決しようとする課題】いくつかの回路の応用
については、出力電圧が所望の値を超えて自己ブースト
する可能性はその回路の動作に有害である。たとえば、
集積回路メモリにおいては、論理ハイの電圧にドライブ
する場合に書き込みラインドライバによって与えられる
電圧はある最大量に制限されなければならない。出力電
圧が自己ブーストすることを許容することはメモリの信
頼性を低下させるであろう。

【０００６】

【課題を解決するための手段および作用】従って、１つ
の形態で、抵抗、第１および第２のトランジスタ、スイ
ッチング手段、および放電手段を具備する論理回路が提
供される。前記抵抗は第１の基準電圧端子に結合された
第１の端子および第２の端子を有する。前記第１のトラ
ンジスタは第１の電源電圧端子に結合されたコレクタ、
第２の基準電圧端子に結合されたベース、および前記抵
抗の第２の端子に結合されたエミッタを有する。前記第
２のトランジスタは第１の電源電圧端子に結合されたコ
レクタ、ベース、および出力信号を提供するためのエミ
ッタを有する。前記スイッチング手段は前記抵抗の第２
の端子を少なくとも１つの入力信号に対する論理操作の
真の結果に応答して前記第２のトランジスタのベースに
結合するためのものである。前記放電手段は前記第２の
トランジスタのエミッタに結合され、かつ前記出力信号
を少なくとも１つの入力信号に対する論理操作の偽の結
果に応じて第２の電源電圧端子に結合するためのもので
ある。

【０００７】これらおよび他の目的、特徴および利点は
添付の図面とともに以下の詳細な説明を参照することに
よりさらに明瞭に理解されるであろう。

【０００８】

【実施例】以下、図面を参照して本発明の実施例につき
説明する。図１は、比較のために、従来技術に関わるビ
ットライン負荷２０およびそのための制御回路２５を部
分的に電気回路図形式で示す。これについては、たとえ
ば、１９８９年９月１２日発行の、トランによる、米国
特許第４，８６６，６７４号の、「ＢＩＣＭＯＳ読み取
り／書き込みメモリのためのビットラインプルアップ回
路」、１９８９年のＩＥＥＥソリッドステイト・サーキ
ッツ・コンフェレンス、Ｐ．１８７、カーチス他の、「
１２ｎｓ　　２５６Ｋ　　ＢＩＣＭＯＳ　　ＳＲＡＭ」
を参照。ビットライン負荷２０は“ＶＤＤ”と名付けら
れた正の電源電圧端子に接続されたコレクタ、“ＥＱＷ
”と名付けられた信号を受けるためのベース、および“
ＢＩＴＬＩＮＥ”と名付けられた信号をそこに有するビ
ットライン２３に結合されたエミッタを備えたＮＰＮ型
トランジスタ２１、およびＶＤＤに接続されたコレクタ
、信号ＥＱＷを受けるためのベース、および“＊ＢＩＴ
ＬＩＮＥ”と名付けられた信号をそこに有するビットラ
イン２４に結合されたエミッタを有するＮＰＮ型トラン
ジスタ２２を具備する。なお、ここで“＊”は信号の反
転を示す。制御回路２５は“＊Ｗ”と名付けられた書き
込み信号を受けるための入力端子、および出力端子を備
えたインバータ２６、および“ＢＳ”と名付けられたブ
ロック選択信号を受けるための第１の入力端子、インバ
ータ２６の出力端子に接続された第２の入力端子、およ
びＥＱＷを提供するための出力端子を有するＮＡＮＤゲ
ート２７を具備する。

【０００９】信号ＥＱＷはトランジスタ２１および２２
にビットライン２３および２４をプリチャージさせる。 ＥＱＷは信号ＢＳが論理ローとして否定されるか、また
は信号＊Ｗが論理ハイとして否定されるかのいずれかに
応じて肯定される。書き込みリカバリ期間はＢＳまたは
＊Ｗが否定される時間の間、ビットライン２３および２
４上の電圧が実質的に等しくなるまで生ずる。ＥＱＷは
双方の信号ＢＳおよび＊Ｗが肯定されることに応じて否
定され、ビットライン負荷２０が位置するメモリブロッ
クへの書き込みアクセスを示す。ＥＱＷが肯定されたと
き、トランジスタ２１および２２は対応するビットライ
ン、それぞれビットライン２３またはビットライン２４
の電圧をＥＱＷより下のベース−エミッタしきい値電圧
（ＶＢＥ）に増大させる。ビッライン２３およびビット
ライン２４（図１には示さず）の間に結合されたＭＯＳ
トランジスタが典型的には導通状態にされその間の電圧
を等しくする。ビットライン負荷２０はバイポーラトラ
ンジスタ２１および２２を使用するから、書き込みサイ
クルの終了後のビットライン上の電圧のプリチャージの
速度はＣＭＯＳトランジスタの使用に対して改善されて
いる。

【００１０】しかしながら、ビットライン負荷２０につ
いて問題がある。書き込みリカバリ期間の間、ビットラ
イン負荷２０はビットライン２３および２４上にほぼ（
ＥＱＷ−ＶＢＥ）に等しい電圧を与える。しかしながら
、書き込みサイクルの間ＥＱＷは論理ローに否定される
。典型的にはＣＭＯＳトランジスタを用いて実施される
、ＮＡＮＤゲート２７は、典型的には０ボルトの、“Ｖ
ＳＳ”と示される、負の電源電圧に非常に近い論理ロー
の電圧のＥＱＷを与える。従って、トランジスタ２１ま
たはトランジスタ２２のエミッタおよびベースの間に大
きな逆バイアスが展開される。もし該最大逆バイアスが
“ＶＲＢＭＡＸ”と表されれば、 　　　　　　　　ＶＲＢＭＡＸ＝ＥＱＷ−ＶＢＥ−ＶＳ
Ｓ　　　　　　　　　　　　　　　　　　　　（１）と
なる。もしＥＱＷが５ボルトに等しければ、ＶＢＥは０
．７ボルトに等しく、かつＶＳＳは０ボルトに等しく、
ＶＲＢＭＡＸは４．３ボルトに等しくなるであろう。時
間が経過すると、この大きな逆バイアスの連続的な印加
はトランジスタ２１またはトランジスタ２２を故障させ
、その結果メモリ全体の故障を生ずる。電子的には、Ｐ
Ｎ接合に対する大きな逆バイアスは上に存在する酸化物
に対するホットキャリアの注入を生じさせ、その結果貧
弱な接合性能を引き起こす。たとえば、電子装置に対す
るＩＥＥＥ紀要、第３７巻、第４号、１９９０年４月、
ＰＰ．１１７１−１１７３、バーネットおよびフウによ
る、「３００および１１０Ｋにおけるバイポーラトラン
ジスタのホットキャリア劣化−ＢＩＣＭＯＳインバータ
性能への影響」を参照。ホットキャリアの注入の量はリ
バースバイアスが発生する時間に比例する。ＶＲＢＭＡ
Ｘの大きさは逆半対数の関係により、与えられた最悪の
場合の条件に対し、トランジスタの平均寿命に関係し、
ＶＲＢＭＡＸが直線的に低減すると、平均寿命は指数関
数的に増大する。４．３ボルトのＶＲＢＭＡＸにおいて
は、ビットライン負荷２０のトランジスタの平均寿命は
受け入れられないほど短い。

【００１１】図２は、本発明を導入したメモリ３０をブ
ロック形式で示す。図２は、本発明を理解するのに関係
した特徴部分を示しているが、他の特徴部分は省略して
いる。メモリ３０は、一般的には、ブロックプリデコー
ダ３１、ローデコーダ３２、入力／出力部３３、および
メモリブロック部３４を具備する。入力／出力部３３は
読み取り／書き込み論理ブロック３５、コラムプリデコ
ーダ３６、グローバルデータライン負荷部３７、データ
出力バッファ３８、およびデータ入力バッファ３９を具
備する。メモリブロック部３４は複数のメモリブロック
を有し、図示された実施例においては、メモリブロック
部３４は１６のメモリブロック４０〜５５を具備する。

【００１２】ブロックプリデコーダ３１は“ＡＤＤＲＥ
ＳＳ”と名付けられた複数のアドレス信号の第１の部分
を受け、かつ“Ａ８”、“＊Ａ８”、“ＢＰ０〜ＢＰ３
”、“ＢＰ４〜ＢＰ７”、および“ＢＰ８〜ＢＰ１５”
と名付けられたプリデコードされたブロック信号をこれ
に応じて提供する。特定のメモリブロックは該ブロック
が選択された時を決定するプリデコードされたブロック
信号の独特の組み合わせを受け取る。偶数番号のメモリ
ブロックは＊Ａ８を受け、一方奇数番号のブロックはＡ
８を受け、メモリブロック４０および４１、４２および
４３、４４および４５、４６および４７、４８および４
９、５０および５１、５２および５３、そして５４およ
び５５はそれぞれ信号ＢＰ８、ＢＰ９、ＢＰ１０、ＢＰ
１１、ＢＰ１２、ＢＰ１３、ＢＰ１４、およびＢＰ１５
を受ける。さらにその先のデコードのために、偶数番号
のメモリブロックはＢＰ０〜ＢＰ３を受け、一方奇数番
号のメモリブロックはＢＰ４〜ＢＰ７を受ける。ローデ
コーダ３２はＡＤＤＲＥＳＳの第２の部分を受信しかつ
それに応じて“ＲＳ０〜ＲＳ６３”と名付けられたロー
選択信号を提供する。ＲＳ０〜ＲＳ６３は各々のメモリ
ブロックに提供される。

【００１３】読み取り／書き込み論理ブロック３５は入
力として“＊Ｅ”と名付けられたイネーブル信号、およ
び“＊Ｗ”と名付けられた書き込み信号を受ける。これ
に応じて、読み取り／書き込み論理ブロック３５はメモ
リブロック４０〜５５の各々に対し“＊ＷＲＴ”と名付
けられた書き込み信号を提供し、かつデータ出力バッフ
ァ３８およびデータ入力バッファ３９に対し“ＣＳＷＥ
”と名付けられた制御信号を提供する。＊ＷＲＴは書き
込みサイクルが進行していることを示すバッファされた
信号である。ＣＳＷＥは読み取りサイクルまたは書き込
みサイクルのいずれかが進行していることを示す信号で
ある。コラムプリデコーダ３６はＡＤＤＲＥＳＳの第３
の部分を受けかつこれに応じて“ＣＰＲ０〜ＣＰＲ７”
および“ＣＰＷ０〜ＣＰＷ７”と名付けられた複数のプ
リデコードされたコラム信号を提供する。グローバルデ
ータライン負荷３７は“ＲＧＤＬ０〜ＲＧＤＬ７”およ
び“＊ＲＧＤＬ０〜＊ＲＧＤＬ７”と名付けられた８個
の差動グローバルデータライン対の各々に結合する。グ
ローバルデータライン負荷３７はこれに応じて“ＰＲＥ
ＤＡＴＡ０〜ＰＲＥＤＡＴＡ７”および“＊ＰＲＥＤＡ
ＴＡ０〜＊ＰＲＥＤＡＴＡ７”と名付けられた信号を提
供する。データ出力バッファ３８はＰＲＥＤＡＴＡ０〜
ＰＲＥＤＡＴＡ７および＊ＰＲＥＤＡＴＡ０〜＊ＰＲＥ
ＤＡＴＡ７に結合しかつこれに応じて“ＤＡＴＡ”と名
付けられた複数のデータ信号を提供する。ＤＡＴＡにお
ける信号の数はグローバルデータライン対の数に対応し
、ここでは、ＤＡＴＡに与えられる８つのデータ信号が
ある。しかしながら、メモリ３０によって提供されるデ
ータビットの数は異なる実施例においては変わるかも知
れないのでＤＡＴＡにおけるデータ信号の数はこれを不
確定のまま表示している。データ入力バッファ３９はＤ
ＡＴＡを受けかつこれに応じて“ＷＧＤＬ０〜ＷＧＤＬ
７”および“＊ＷＧＤＬ０〜＊ＷＧＤＬ７”と名付けら
れた８つの書き込みデータライン信号対を提供する。

【００１４】図２は本発明が動作するメモリの動作を理
解する上で有用である。メモリ３０は読み取りおよび書
き込みサイクルを行うことが可能である。メモリ３０は
１６ブロックとして編成されており、各々のブロックは
２５６ロー（ｒｏｗｓ）および６４コラム（ｃｏｌｕｍ
ｕｎｓ）として編成されている。ローデコーディングと
考えられる機能は１つのブロックをイネーブルしかつ該
ブロックににおける１つのローカルワード線をイネーブ
ルするために前記アドレスの第１の部分を用いる。従っ
て、ローデコーディングはメモリ３０の４０９６のロー
カルワード線の１つをデコードする。ローデコーディン
グ機能はブロックプリデコーダ３１およびローデコーダ
３２を含む。ローカルワード線はＲＳ０〜ＲＳ６３およ
びブロックプリデコーダ３１から受ける複数のプリデコ
ードされたブロック信号に応じてイネーブルされたメモ
リブロックにおいてイネーブルされる。コラムデコーデ
ィングはイネーブルされたローカルワード線における６
４のビットライン対の内から８個のビットライン対をデ
コードする。ローの冗長性も可能であるが図２には示さ
れていない。メモリ３０の編成は異なる実施例では変え
ることができ、またローおよびコラムデコーディングの
ためにＡＤＤＲＥＳＳのどの部分がそれぞれ使用される
かも変えることができる。

【００１５】読み出しサイクルにおいては、信号＊Ｅは
肯定されかつ信号＊Ｗは否定される。読み出し／書き込
み論理ブロック３５は信号＊ＷＲＴおよびＣＳＷＥを否
定された状態に保持する。ブロックプリデコーダ３１は
ＡＤＤＲＥＳＳの前記第１の部分に応じて選択的に信号
Ａ８，＊Ａ８、およびＢＰ０〜ＢＰ１５を肯定する。ロ
ーデコーダ３２はＡＤＤＲＥＳＳの第２の部分に応じて
ＲＳ０〜ＲＳ６３のロー選択信号を選択的に肯定する。 プリデコードされた信号Ａ８，＊Ａ８、およびＢＰ８〜
ＢＰ１５のグループからの対応する信号によって選択さ
れたメモリブロックは次に１つのローカルワードライン
をアクティベートするために、ＲＳ０〜ＲＳ６３の内の
アクティブローの選択信号とともに、残りのプリデコー
ドされた信号ＢＰ０〜ＢＰ７を使用する。次に、選択さ
れたブロック内で、アクティベートされたローカルワー
ドラインの各々のメモリセルはその内容を対応する差動
ビットライン対に提供する。さらに、該ビットライン対
の内でコラムデコーディングがＣＰＲ０〜ＣＰＲ７を使
用して行われる。進行中のサイクルの形式は、読み出し
サイクルに対してはＣＰＲ０〜ＣＰＲ７の１つ、または
書き込みサイクルに対してはＣＰＷ０〜ＣＰＷ７の１つ
のいずれかの、どの信号が肯定されるかを決定する。読
み出しサイクルの間、ＣＰＲ０〜ＣＰＲ７の内の１つの
信号が肯定され選択されたメモリブロックにおける８個
のビットライン対の１つを選択し対応するグローバルデ
ータライン対に出力する。従って、ＣＰＲ０〜ＣＰＲ７
は６４のビットラインの内の８つをデコードする。結局
は、８つのビットライン対が選択される。従って選択さ
れたメモリセルは、イネーブルされたメモリブロックに
おける、イネーブルされたローカルワードラインおよび
選択されたビットライン対の交点に位置する。

【００１６】８つの選択されたビットライン対の各々に
おける差動電圧はグローバルデータライン負荷３７によ
って受信されかつ検知され、該グローバルデータライン
負荷３７は該メモリブロックの出力、すなわち差動電流
、を信号ＰＲＥＤＡＴＡ０−ＰＲＥＤＡＴＡ７および＊
ＰＲＥＤＡＴＡ０−＊ＰＲＥＤＡＴＡ７における差動電
圧に変換する。差動的にＰＲＥＤＡＴＡ０−ＰＲＥＤＡ
ＴＡ７および＊ＰＲＥＤＡＴＡ０−ＰＲＥＤＡＴＡ７と
して表されるデータビットは次にデータ出力バッファ３
８によりメモリ３０の外部に提供される。

【００１７】書き込みサイクルにおいては、データの流
れは本質的に逆転される。データ入力バッファ３９はＤ
ＡＴＡを受信しかつこれに応じて各データビットを差動
的に対応する書き込みグローバルデータライン対に提供
する。メモリ３０はアクセスごとにメモリの８つのデー
タビットを記憶しまたは提供するよう編成されているか
ら、ＤＡＴＡは８つの差動書き込みグローバルデータラ
イン対ＷＧＤＬ０−ＷＧＤＬ７および＊ＷＧＤＬ０−＊
ＷＧＤＬ７に与えられる。コラムプリデコーダ３６から
の信号ＣＰＷ０−ＣＰＷ７は選択されたメモリブロック
で８つの書き込みグローバルデータラインを８つのビッ
トライン対に結合するためにコラムデコーディングを行
うために使用される。書き込みサイクルの間、ＣＰＷ０
−ＣＰＷ７の内の１つの信号が肯定されて選択されたメ
モリブロックにおける８つのビットライン対の内の１つ
が選択され対応するグローバルデータライン対に出力さ
れる。従って、ＣＰＷ０−ＣＰＷ７は６４のビットライ
ンの内の８つをデコードする。ローカルワードラインの
デコーディングは読み出しサイクルに対するものと同様
にして行われる。ビットライン対に対し展開される差動
電圧は選択されたメモリセルの内容にオーバライトする
ために読み出しサイクルに対するものよりは書き込みサ
イクルに対しずっと大きなものである。

【００１８】図３は、図２のメモリ３０のメモリブロッ
ク５０の一部をブロック形式で示す。メモリブロック５
０はローカルワードライン・ドライバブロック６０、コ
ラムデコーダ６２、制御信号発生回路６４、およびメモ
リアレイ６６を具備する。ローカルワードライン・ドラ
イバブロック６０は入力ロー選択信号ＲＳ０〜ＲＳ６３
、ブロック信号ＢＰ０〜ＢＰ３およびＢＰ１３、そして
＊Ａ８に応じて、代表的なローカルワードライン７１を
含む、２５６のローカルワードライン信号を提供する。 これに加え、それはＢＰ１３および＊Ａ８に応じて“Ｂ
Ｓ”として示されるブロック選択信号を提供する。 メモリアレイ６６はローカルワードラインおよびビット
ライン対の各交点に複数のメモリセルを具備する。図３
においては、代表的なメモリセル７０がローカルワード
ライン７１と“ＢＬ”として示された信号を提供するビ
ットライン７２および“＊ＢＬ”として示された信号を
提供するビットライン７３を具備するビットライン対の
交叉部に配置されている。ビットライン７２および７３
はコラムデコーダ６２に結合されている。コラムデコー
ダ６２はまた“ＷＬＯＣ”として示される信号およびＢ
Ｓを受ける。ＷＬＯＣはビットライン７２および７３に
おけるメモリセルのコラムアドレスに対応する、図３に
は示されていない、“ＷＬＯＣ０〜ＷＬＯＣ７”と名付
けられた一群の信号であり、それはこの事実を強調する
ために包括的に表されている。ビットライン７２および
７３にはビットライン負荷７４が結合され、該ビットラ
イン負荷７４は入力としてＥＱＢＩＡＳ、ＥＱＬＯＣ、
およびＷＬＯＣを受ける。制御回路６４は信号ＥＱＢＩ
ＡＳおよびＣＰＷを受けて信号ＥＱＬＯＣおよびＷＬＯ
Ｃを提供する。ＣＰＷはビットライン７２および７３の
メモリセルのコラムアドレスに対応する、メモリブロッ
ク５０により受信される、グループＣＰＷ０−ＣＰＷ７
の信号であり、この事実を強調するために包括的に表さ
れている。他の制御回路もグループＣＰＷ０−ＣＰＷ７
の他の対応するプリデコードされたコラム信号を受ける
。コラムデコーダ６２は８つの信号ＣＰＲ０−ＣＰＲ７
を受けかつメモリアレイ６６の各ビットライン対に結合
し、かつ（図３にはすべてが示されていない）８つの読
み出しグローバルデータライン対に結合する。図３には
、コラムデコーダ６２の出力に結合された、ＲＧＤＬ０
を提供する第１の読み出しグローバルデータライン８０
、および＊ＲＧＤＬ０を提供する第２の読み出しグロー
バルデータライン８１を具備する読み出しグローバルデ
ータライン対、およびコラムデコーダ６２の入力に結合
された、ＷＧＤＬ０を提供する第１の書き込みグローバ
ルデータライン８２、および＊ＷＧＤＬ０を提供する第
２の書き込みグローバルデータライン８３を具備する書
き込みグローバルデータライン対が示されている。

【００１９】動作においては、メモリブロック５０はプ
リデコードされた信号＊Ａ８およびＢＰ１３の肯定によ
り選択される。＊Ａ８およびＢＰ１３が肯定された時、
ローカルワードラインドライバ６０は信号ＢＳを肯定し
て選択されたビットライン負荷をアクティベートしかつ
コラムデコーダ６２により行われるコラムデコーディン
グをアクティベートする。メモリブロック５０が選択さ
れた場合、ローカルワードライン・ドライバブロック６
０はＲＳ０−ＲＳ６３および８つの付加的なプリデコー
ドされたブロック信号ＢＰ０−ＢＰ７に応じて２５６の
ワードラインの内の１つを提供する。読み出しサイクル
においては、もしメモリブロック５０が選択されかつロ
ーカルワードライン・ドライバブロック６０がローカル
ワードライン７１を肯定すれば、メモリセル７０はそこ
に記憶されたデータビットを差動的にビットライン７２
および７３に結合する。ビットライン負荷７４はビット
ライン７２および７３にアクティブなプルアップを提供
する。もし２進１がメモリセル７０に記憶されておれば
、正の差動電圧がＢＬおよび＊ＢＬの間に展開される。 もし２進０がメモリセル７０に記憶されておれば、負の
差動電圧がＢＬおよび＊ＢＬの間に展開される。いずれ
の場合にも、メモリセル７０のトランジスタはビットラ
イン負荷７４により与えられた電圧を十分に低下させる
ため十分大きなゲートサイズを有しており、従って差動
電圧はコラムデコーダ６２により認識できる。コラムデ
コーダ６２は次に各々の読み出しグローバルデータライ
ン対に対する１対のビットラインをデコードする。 各々の選択されたビットライン対は対応する読み出しグ
ローバルデータライン対に結合され、かつ対応する選択
されたメモリセルに記憶された情報は検知されかつ対応
する読み出しグローバルデータラインに対し差動電流と
して提供される。

【００２０】書き込みサイクルにおいては、データは差
動的に８つの書き込みグローバルデータライン対から対
応する選択メモリセルに与えられる。デコーディングが
読み取りサイクルにおけるのと同様にして行われている
間、書き込みサイクルの間にコラムデコーダ６２によっ
てデータが信号ＷＧＤＬ０および＊ＷＧＤＬ０を提供す
る書き込みグローバルデータライン８２および８３から
受信される。読み出しサイクルと書き込みサイクルの間
の主な差は読み出しサイクルの間はビットライン対に小
さな差動電圧が展開されているが、書き込みサイクルの
間は大きな差動電圧がコラムデコーダ６２によってビッ
トライン対に展開されていることである。書き込みサイ
クルの間のビットライン対に展開される電圧は対応する
メモリセルに記憶されたビットにオーバライトするのに
十分大きくなければならず、しかも書き込みサイクルの
後にビットライン負荷は引き続く読み出しサイクルを乱
すことを避けるためにビットライン上の電圧を十分にプ
リチャージしかつ等しくしなければならない。

【００２１】図４は、メモリ３０において使用するため
のビットライン負荷７４、およびビットライン負荷７４
をバイアスするために使用されるＮＰＮ型トランジスタ
１０１および１０２と抵抗１０５を回路図形式で示す。 ビットライン負荷７４はＮＰＮ型トランジスタ１０３、
および１０４、抵抗１０５、およびＰチャネルトランジ
スタ１０６，１０７，および１０８を具備する。トラン
ジスタ１０１はＶＤＤに接続されたコレクタ、信号ＥＱ
ＢＩＡＳを受けるためのベース、およびノード１１０に
接続されたエミッタを具備する。トランジスタ１０２は
ＶＤＤに接続されたコレクタ、信号ＥＱＢＩＡＳを受け
るためのベース、およびノード１１１に接続されたエミ
ッタを具備する。トランジスタ１０３はノード１１０に
接続されたコレクタ、信号ＥＱＬＯＣを受けるためのベ
ース、およびビットライン７２に接続されたエミッタを
具備する。トランジスタ１０４はノード１１０に接続さ
れたコレクタ、信号ＥＱＬＯＣを受けるためのベース、
およびビットライン７３に接続されたエミッタを具備す
る。抵抗１０５はＶＤＤに接続された第１の端子、およ
びノード１１０に接続された第２の端子を有する。トラ
ンジスタ１０６はノード１１１に接続されたソース、Ｖ
ＳＳに接続されたゲート、およびビットライン７２に接
続されたドレインを有する。トランジスタ１０７はノー
ド１１１に接続されたソース、ＶＳＳに接続されたゲー
ト、およびビットライン７３に接続されたドレインを有
する。トランジスタ１０８はビットライン７２に接続さ
れた第１の電流電極、信号ＷＬＯＣを受けるためのゲー
ト、およびビットライン７３に接続された第２の電流電
極を有する。トランジスタ１０８のどの電流電極がソー
スとして機能しかつどの電流電極がドレインとして機能
するかはビットライン７２および７３のそれぞれの電圧
に依存する。

【００２２】基本的な動作においては、ビットライン負
荷７４は２つの機能を提供する。第１に、ビットライン
負荷７４は読み出しサイクルの間に電圧ＢＬおよび＊Ｂ
Ｌの適切な出力のために双方のビットライン７２および
７３に対しアクティブなプルアップを提供する。読み出
しサイクルの間、トランジスタ１０３および１０４はそ
こからの差動電流に応じてビットライン７２および７３
に電圧を与える。さらに、常に導通している、トランジ
スタ１０６および１０７は弱くビットライン７２および
７３をプルアップする。トランジスタ１０８もまた読み
出しサイクルの間導通しており差動電圧を小さな量に制
限し、該小さな量は検知するには十分な大きさとなって
いる。第２に、ビットライン負荷７４は書き込みリカバ
リ期間の間ビットライン７２および７３における電圧を
等しくしかつプリチャージする。書き込みリカバリは書
き込みサイクルから読み出しサイクルへの遷移の間に発
生する。プリチャージはビットライン７２および７３に
所定の電圧を与えるトランジスタ１０３および１０４に
よって行われ、かつ等化はトランジスタ１０８によって
ビットライン７２および７３を一緒に結合することによ
り行われる。トランジスタ１０３，１０４，および１０
８の作用はビットライン７２および７３の電圧が書き込
みリカバリ期間の終わりにおいて実質的に等しくなるこ
とを保証する。ビットライン負荷７４は図１のビットラ
イン負荷２０に対する改善をもたらすが、それはバイポ
ーラトランジスタ１０３および１０４の最悪の場合にお
ける逆電圧が所定の電圧に制限され、該所定の電圧は最
悪の条件下におけるトランジスタの受入れ可能な平均寿
命を保証する。

【００２３】特に、トランジスタ１０１はノード１１０
に信号ＥＱＢＩＡＳの電圧よりもベース−エミッタのダ
イオード電圧降下（ＶＢＥ）１つ分だけ低い電圧、すな
わち（ＥＱＢＩＡＳ−ＶＢＥ）を与える。同様に、トラ
ンジスタ１０２はノード１１０に（ＥＱＢＩＡＳ−ＶＢ
Ｅ）に等しい電圧を与える。ベース−エミッタ間のダイ
オード電圧降下ＶＢＥはすべてのトランジスタに対し等
しいものと仮定することに注意を要する。実際には、バ
イポーラトランジスタのエミッタの大きさがトランジス
タのＶＢＥの一部を決定するが、種々のトランジスタの
ＶＢＥの少しの変化は本発明に影響を与えない。ＥＱＢ
ＩＡＳはいくらかＶＤＤより低くセットされ、かつＶＤ
Ｄの変動に対し実質的に無関係となるようにされる。 もしＶＤＤがおよそ５ボルトであれば、ＥＱＢＩＡＳは
ほぼ４．２ボルトにセットされる。もしトランジスタ１
０１のＶＢＥが０．７ボルトであれば、ノード１１０の
電圧はほぼ３．５ボルトに等しい。

【００２４】書き込みリカバリ期間の間、トランジスタ
１０３および１０４はビットライン７２および７３の電
圧を（ＥＱＬＯＣ−ＶＢＥ）に増大する。信号ＥＱＬＯ
Ｃは読み出しサイクルの間、ほぼＥＱＢＩＡＳで与えら
れる。対応するメモリブロックが書き込みサイクルの間
に選択された場合、ＥＱＬＯＣはＶＳＳよりほぼＶＢＥ
の２倍高い電圧、すなわち約１．４ボルト、の論理ロー
で否定され、かつそうでない場合はほぼＥＱＢＩＡＳの
論理ハイの電圧、すなわち約４．２ボルト、で肯定され
る。トランジスタ１０３および１０４の最大逆バイアス
電圧（ＶＲＢＭＡＸ）は書き込みサイクルの間に発生し
、ＶＲＢＭＡＸ＝ＢＬ（ＨＩＧＨ）−ＥＱＬＯＣ（ＬＯ
Ｗ）　　　　　　　　（２）となり、あるいはほぼ３．
５−１．４＝２．１ボルトとなる。もしＶＢＥが０．７
ボルトに等しくかつＶＳＳが０ボルトに等ければ、ＶＲ
ＢＭＡＸはほぼ２．１ボルトに等しくなり、これは図１
の従来技術のビットライン負荷２０のそれよりかなり低
い。

【００２５】ノード１１０にトランジスタ１０１および
抵抗１０５によって供給される電圧はいくつかのビット
ライン負荷の間で共有され、同様にノード１１１にトラ
ンジスタ１０２によって与えられる電圧もいくつかのビ
ットライン負荷の間で共用される。従って、ビットライ
ン負荷７４はビットライン負荷回路の等価的な表現であ
って各ビットライン負荷に独特のすべての構成要素を表
すものではない。好ましい実施例においては、ノード１
１０は６４のビットライン負荷によって共有され、ノー
ド１１０の電圧は各々トランジスタ１０１および抵抗１
０５に対応する構成要素を有するブロック５０内の８個
の同じ回路によって与えられる。ノード１１１の電圧は
図２のすべての１６のメモリブロック４０−５５の間で
共有され、各メモリブロックは同じ回路を提供し、該回
路はノード１１１に接続されたエミッタを有するトラン
ジスタ１０２に対応するトランジスタを具備する。

【００２６】ノード１１０上に電圧を与えるためのトラ
ンジスタ１０１および抵抗１０５の組み合わせは自己ブ
ーストを防止するためのある望ましい効果を有している
。自己ブーストはバイポーラトランジスタのベースの電
圧が急速に増大した時に、エミッタが高度に容量的な負
荷に結合されている場合に発生する。ベース−エミッタ
ＰＮ接合は関連する接合容量を有し、ベースの電圧が突
然増大すると、大きなベース−エミッタ電圧が出力され
る（高度に容量的な負荷が電圧の突然の増大に抵抗する
からである）。ＰＮ接合の容量が大きく増大するのはＶ
ＢＥが１つのダイオード電圧降下を越えた場合である。 従って、ベース−エミッタ接合容量はエミッタの電圧が
上昇するに応じてベースのレベルを増大する。自己ブー
ストはベースの電荷を減らすことにより停止できる。ベ
ースの電荷を減らすための１つの方法は、ベース−コレ
クタダイオードを順方向バイアスすることにより、トラ
ンジスタを飽和させることである。トランジスタ１０１
および抵抗１０５は（書き込みリカバリの間に）大きな
コレクタ電流が流れる場合にトランジスタ１０３および
１０４のコレクタの電圧を低減することによりトランジ
スタ１０３および１０４のベースの自己ブーストの効果
を低減する。抵抗１０５は、ＥＱＬＯＣが論理ローであ
る時に発生する、何等の電流も実質的に流れない場合に
ノード１１０の電圧をＶＤＤになるようにする。実際に
は、小さな逆飽和電流が流れるが、もし抵抗１０５の大
きさが正しく設定されておればこの電流は無視できる。 ＥＱＬＯＣが論理ハイに切り替わった時、トランジスタ
１０３または１０４が最初はアクティブになるが、それ
はそのベース−エミッタ接合が低い電圧のビットライン
へと順方向バイアスされ、かつそのベース−コレクタ接
合が逆バイアスされるからである。コレクタ電流がノー
ド１１０に流れ込むよう供給される。適切な電流により
、ノード１１０の電圧は抵抗１０５におけるＩＲ降下の
ため降下し始める。しかしながら、トランジスタ１０１
はノード１１０の電圧が（ＥＱＢＩＡＳ−ＶＢＥ）より
低く降下することを防止する。トランジスタ１０３また
はトランジスタ１０４のベース電圧が（ＥＱＢＩＡＳ−
ＶＢＥ）よりダイオードの電圧降下１つ分だけ上昇する
と、余分のベース電荷がベース−コレクタダイオードを
通して放電され、かつブーストが停止される。トランジ
スタ１０３のコレクタ電流が減少すると、抵抗１０５が
トランジスタ１０３のコレクタの電圧を増大しトランジ
スタ１０３を飽和から外す。

【００２７】再び図３を参照すると、図４のトランジス
タ１０３および１０４のベース−エミッタ接合の逆バイ
アスの２つのソースが識別できる。第一に、前にも述べ
たように、逆バイアスは書き込みサイクルの間に形成さ
れるかも知れない。プリチャージが完全である場合は、
ビットライン７２および７３の電圧は（ＥＱＬＯＣ−Ｖ
ＢＥ）である。書き込みサイクルの間、ＥＱＬＯＣは論
理ローの電圧として与えられる。従って、ＥＱＬＯＣに
おける論理ハイの電圧と論理ローの電圧との間の差は最
悪のケースの状態での受入れ可能なトランジスタの寿命
を保証するために所定の値に限定されなければならない
。第二に、書き込みサイクルの間に、図２のデータ入力
バッファ３９は書き込みグローバルデータライン対に差
動的に記憶されるべきデータビットを提供する。コラム
デコーダ６２は次に書き込みグローバルデータライン対
を選択されたビットライン対に結合するためにプリデコ
ードされたコラム信号ＷＬＯＣ０−ＷＬＯＣ７を使用す
る。最悪の場合のベース−エミッタ逆バイアスがＥＱＬ
ＯＣによって確立された所定の値より小さいことを保証
するため、図２のデータ入力バッファ３９は書き込みグ
ローバルデータライン論理ハイの電圧、たとえば、ＷＧ
ＤＬ０または＊ＷＧＤＬ０を（ＥＱＬＯＣ−ＶＢＥ）に
制限する。コラムデコーダ６２は書き込みグローバルデ
ータラインをビットライン対に結合する場合にはこの電
圧を少し低下することに注意を要する。

【００２８】制御信号ＥＱＬＯＣおよびＷＬＯＣおよび
他の関連ある信号の典型的な波形が図５に示されている
。示されている信号はＷＬＯＣ、ＥＱＢＩＡＳ、ＢＬ、
＊ＢＬ、およびＥＱＬＯＣである。図５は、各々の関連
ある信号の時間に関する電圧の変化を示している。 水平軸に沿った“ｔ１”と名付けられた時間上の点はほ
ぼ書き込みサイクルと読み出しサイクルの間の時間的な
分割点を示す。時間ｔ１の前は、書き込みサイクルが進
行しており、ｔ１と“ｔ２”として示された時間との間
は書き込みリカバリ期間である。ＥＱＢＩＡＳはほぼ４
．２ボルトで一定である。書き込みサイクルの間、ＢＬ
および＊ＢＬの間に電圧が展開される。先に述べたよう
に、ＢＬおよび＊ＢＬの電圧はビットライン対を選択す
るため図３のコラムデコーダ６２に結合された書き込み
グローバルデーターラインに図２のデータ入力バッファ
３９によって与えられる。図示された例では、２進１が
ＢＬおよび＊ＢＬの間の正の差動電圧として与えられて
いる。ＢＬはほぼ３．５ボルトであり、一方＊ＢＬはＶ
ＳＳよりほぼＶＢＥ１個分だけ高い電圧、または約０．
７ボルトである。従って、選択されたメモリセルの内容
が書き込みサイクルの間にオーバライトされる場合にデ
ータの高速転送を保証するに十分な約２．８ボルトの差
動電圧が存在する。ＥＱＬＯＣは（ＶＳＳ＋２ＶＢＥ）
、または約１．４ボルトである。書き込みリカバリ期間
が始まると、ＥＱＬＯＣはｔ１において上昇し始める。 ＥＱＬＯＣが上昇するに応じて、＊ＢＬもまた上昇する
。同時に、ＷＬＯＣが否定され、これは図４のトランジ
スタ１０８を導通的にし、ビットライン７２および７３
を一緒に結合する。＊ＢＬの電圧は、“ｔ２”として示
された時間において、それがＢＬの電圧とほぼ等しくな
るまで上昇する。“ＶＲＢ１０３”として示された、最
大逆バイアスはこの場合トランジスタ１０３において生
ずる。図示された実施例においては、ＶＲＢ１０３は３
．５−１．４＝２．１ボルトである。ＶＲＢ１０３は従
って図１の従来技術のビットライン負荷２０に関連する
４．３ボルトのＶＲＢＭＡＸよりずっと少ない。ＥＱＬ
ＯＣのために選択された論理ハイおよび論理ローの電圧
、（図４に示された）トランジスタ１０６および１０７
のソース電圧、および最終的に対応するビットラインに
結合される（図２に示される）データ入力バッファ３９
によって与えられる電圧は、最悪の場合の条件下で少な
くとも１０年のトランジスタの平均寿命を保証するため
に最悪のケースの逆バイアスをほぼ２．１ボルトになる
ことを保証する。ＥＱＬＯＣのための論理ハイおよび論
理ローの電圧はまた書き込みサイクルの間におけるデー
タの高速転送を保証する。最悪の場合の条件は与えられ
たメモリセルが連続的に、ＶＤＤに対し最大仕様の電圧
で、かつ最小仕様の温度で書き込まれる場合に生ずる。 他のトランジスタの寿命はより小さな最悪の場合の逆バ
イアス電圧を選択することにより保証することができる
ことに注意を要する。

【００２９】図６は、図４のビットライン負荷とともに
使用するための制御信号発生回路６４を部分的な回路図
形式で示す。回路６４はＮＡＮＤゲート１２１、Ｎチャ
ネルトランジスタ１３５，１３６，および１３７、抵抗
１３８、Ｐチャネルトランジスタ１３９、ＮＰＮトラン
ジスタ１４０，１４１，１４２，および１４３、Ｎチャ
ネルトランジスタ１４４、Ｐチャネルトランジスタ１４
５、およびインバータ１４６を具備する。ＮＡＮＤゲー
ト１２１はＰチャネルトランジスタ１３１および１３２
、およびＮチャネルトランジスタ１３３および１３４を
具備する。

【００３０】トランジスタ１３１はＥＱＢＩＡＳに接続
されたソース、信号ＢＳを受けるためのゲート、そして
ＮＡＮＤゲート１２１の出力端子を提供するドレインを
有する。トランジスタ１３２はＥＱＢＩＡＳに接続され
たソース、“ＣＰＷ”と名付けられた信号を受けるため
のゲート、そしてトランジスタ１３１のドレインに接続
されたドレインを有する。トランジスタ１３３はトラン
ジスタ１３１のドレインに接続されたドレイン、信号Ｂ
Ｓを受けるためのゲート、およびソースを有する。トラ
ンジスタ１３２はトランジスタ１３３のソースに接続さ
れたドレイン、信号ＣＰＷを受けるためのゲート、そし
てＶＳＳに接続されたソースを有する。トランジスタ１
３５はドレイン、信号ＢＳを受けるためのゲート、そし
てソースを有する。トランジスタ１３６はトランジスタ
１３５のソースに接続されたドレイン、信号ＣＰＷを受
けるためのゲート、およびソースを有する。トランジス
タ１３７はトランジスタ１３６のソースに接続されたド
レイン、トランジスタ１３１のドレインに接続されたゲ
ート、そしてＶＳＳに接続されたソースを有する。抵抗
１３８はＥＱＢＩＡＳに接続された第一の端子、そして
ＥＱＬＯＣを提供するための第二の端子を有する。トラ
ンジスタ１３９はＥＱＢＩＡＳに接続されたソース、信
号ＷＬＯＣを受けるためのゲート、そして抵抗１３８の
第二の端子に接続されたドレインを有する。トランジス
タ１４０はＶＤＤに接続されたコレクタ、トランジスタ
１３１のドレインに接続されたベース、そして抵抗１３
８の第二の端子およびトランジスタ１３９のドレインに
接続されたエミッタを有する。トランジスタ１４１はト
ランジスタ１４０のエミッタに接続されたコレクタ、抵
抗１３８の第二の端子におよびトランジスタ１３９のド
レインに接続されたベース、そしてトランジスタ１３５
のドレインに接続されたエミッタを有する。トランジス
タ１４２はトランジスタ１４１のエミッタに接続された
コレクタ、トランジスタ１３７のドレインに接続された
ベース、そしてＶＳＳに接続されたエミッタを有する。 トランジスタ１４３はＶＤＤに接続されたコレクタ、ト
ランジスタ１３１のドレインに接続されたベース、およ
びエミッタを有する。トランジスタ１４４はトランジス
タ１４１のエミッタに接続された第一の電流電極、ＶＤ
Ｄに接続されたゲート、そしてトランジスタ１４３のエ
ミッタに接続された第二の電流電極を有する。トランジ
スタ１４５はＶＤＤに接続されたソース、信号ＷＬＯＣ
を受けるためのゲート、そしてトランジスタ１４３のエ
ミッタに接続されたドレインを有する。インバータ１４
６はトランジスタ１４３のエミッタに接続された入力端
子、そして信号ＷＬＯＣを提供するための出力端子を有
する。

【００３１】回路６４は最初に入力信号の間で確立され
た論理的関係により、かつ次に図６に示された構成要素
が各機能を達成する方法により理解できる。ＢＳは対応
するビットライン対が配置されているブロックがイネー
ブルされた時に論理ハイで肯定される信号である。ＣＰ
Ｗは対応するビットライン対への書き込みが生じた時に
論理ハイで肯定される信号であり、かつグループＣＰＷ
０−ＣＰＷ７の内の１つの信号に対応する。トランジス
タ１４０のエミッタに与えられる、ＥＱＬＯＣは信号Ｂ
ＳおよびＣＰＷの間の論理的ＮＡＮＤである。これに対
し、ＷＬＯＣはＣＰＷおよびＢＳの間の論理的ＮＡＮＤ
の反転として、言い換えれば、ＢＳおよびＣＰＷの間の
論理的ＡＮＤとして与えられる。ＷＬＯＣは、ほぼＶＤ
Ｄの論理ハイおよびほぼＶＳＳの論理ローを有する、Ｃ
ＭＯＳレベルで与えられ、一方ＥＱＬＯＣはほぼＥＱＢ
ＩＡＳの論理ハイ、およびほぼＶＳＳ＋２ＶＢＥの論理
ローを有するものとして与えられる。前に述べたように
、ＥＱＬＯＣの論理ロー電圧の制限は図４のトランジス
タ１０３および１０４の平均寿命を改善する。

【００３２】ＮＡＮＤゲート１２１の出力端子はトラン
ジスタ１３１のドレインによって与えられる。ＮＡＮＤ
ゲート１２１の出力端子が論理ハイの場合は、トランジ
スタ１４０のベース−エミッタ接合は順方向バイアスさ
れＥＱＬＯＣを論理ハイとして提供する。ＮＡＮＤゲー
ト１２１の出力が論理ハイである場合は、トランジスタ
１３１またはトランジスタ１３２、あるいは両方、は導
通的になる。双方のトランジスタ１３１および１３２は
電圧ＥＱＢＩＡＳに接続されたＰチャネルトランジスタ
であるから、およそ４．２ボルトにおいて、ゲートの論
理ローの電圧が該トランジスタを導通的にする。各トラ
ンジスタのドレイン−ソース電圧ＶＤＳはほぼ０ボルト
であり、かつＮＡＮＤゲート１２１の出力端子の電圧は
ほぼＥＱＢＩＡＳになっている。従って、ＥＱＬＯＣの
論理ハイの電圧はほぼＥＱＢＩＡＳである。一方、（Ｅ
ＱＢＩＡＳ−ＶＢＥ）がインバータ１４６の入力端子に
発生しかつトランジスタ１４５によりＶＤＤにラッチさ
れる。この電圧はインバータ１４６により論理ハイとし
て認識され、かつインバータ１３６の出力端子は論理ロ
ーに駆動される。トランジスタ１３９は飽和するように
され、ＥＱＬＯＣをＥＱＢＩＡＳに増大する。従って、
要するにインバータ１４６およびトランジスタ１３９は
ＥＱＬＯＣが一旦論理ローから論理ハイに移るとＥＱＬ
ＯＣをＥＱＢＩＡＳに増大するための弱いラッチを形成
する。トランジスタ１３７はＮＡＮＤゲート１２１の出
力により導通的にされ、かつトランジスタ１４２のベー
スをＶＳＳに接続し、トランジスタ１４２のベース−エ
ミッタ接合が順方向バイアスされるのを防止し、かつ従
ってトランジスタ１４１または１４２のコレクタに何等
の電流も流れ込まないようにする。

【００３３】ＮＡＮＤゲート１２１の出力端子が論理ロ
ーである場合には、これはＢＳおよびＣＰＷの双方が論
理ハイになることによって引き起こされるが、ＥＱＬＯ
Ｃはおよそ（ＶＳＳ＋２ＶＢＥ）で与えられる。トラン
ジスタ１４０のベース−エミッタ接合が逆バイアスされ
、かつトランジスタ１３９が非導通となる。トランジス
タ１３５および１３６は双方とも導通しかつトランジス
タ１４２のコレクタをトランジスタ１４２のベースに結
合する。トランジスタ１３７は非導通になる。従って、
ＥＱＬＯＣは２個のダイオード接続されたトランジスタ
１４１および１４２によりＶＳＳに接続される。抵抗１
３８はトランジスタ１４１および１４２のベース−エミ
ッタダイオードを順方向バイアスされた状態に保つため
バイアス電流を提供する。

【００３４】ＷＬＯＣに関しては、ＮＡＮＤゲート１２
１の出力が論理ハイの場合、インバータ１４６の入力端
子の電圧が論理ハイであり、かつインバータ１４６の出
力端子は論理ローである。トランジスタ１４５は次に導
通してインバータ１４６の入力端子の電圧が論理ローか
ら論理ハイに移った時弱いラッチを与える。ＮＡＮＤゲ
ート１２１の出力が論理ローに切り替わった時、トラン
ジスタ１４３は非導通となる。インバータ１４６の入力
端子に表れるハイの電圧は次にトランジスタ１４４を導
通的にし、かつインバータ１４６の入力端子の電圧を、
それがインバータ１４６のスイッチングポイントより低
くなるまで、トランジスタ１４２を介しＶＳＳに放電さ
せる。回路６４は図５に示される波形を提供するための
１つの実施例にすぎず、かつ他の回路も可能であること
を思い起こすべきである。

【００３５】以上の説明では、改良された書き込みリカ
バリおよび改良された信頼性を備えたメモリが述べられ
た。図示された実施例では、メモリは複数のメモリブロ
ックを有し、各メモリブロックはローカルワードライン
およびビットライン対の交差部に位置する複数のメモリ
セルを有する。各々のビットライン対には第一および第
二のバイポーラトランジスタ、および第三、第四、およ
び第五のＰチャネルＭＯＳトランジスタを備えたビット
ライン負荷が結合されている。第一および第二のバイポ
ーラトランジスタは最悪の場合の逆バイアスが所定の値
に限定されるようにバイアスされている。最悪の場合の
逆バイアスの限定は前記第一および第二のトランジスタ
のベースをバイアスするために使用される等価信号の論
理ハイの電圧を制限し、前記等価信号の最小の論理ロー
の電圧を与え、かつ書き込みサイクルの間のビットライ
ンの論理ハイの電圧を制限することにより達成される。 前記所定の値は前記第一および第二のトランジスタの、
最悪の場合の逆バイアスの印加が最悪の場合の条件下で
与えられた平均寿命を保証するように選択される。バイ
ポーラトランジスタを用いることにより、ビットライン
負荷は高速の書き込みリカバリを提供し、かつ最悪の場
合の逆バイアスの制限が信頼性を改善する。

【００３６】図７は、従来技術に関わるＢＩＣＭＯＳ論
理回路１５０を回路図形式で示す。論理回路１５０は、
Ｐチャネルトランジスタ１５１、Ｎチャネルトランジス
タ１５２，１５３，および１５４、そしてＮＰＮ型バイ
ポーラトランジスタ１５５および１５６を具備する。ト
ランジスタ１５１はＶＤＤに接続されたソース、“ＶＩ
Ｎ”と名付けられた入力信号を受けるためのゲート、お
よびノード１５７に接続されたドレインを有する。トラ
ンジスタ１５２はトランジスタ１５１のドレインに接続
されたドレイン、ＶＩＮを受けるためのゲート、そして
ＶＳＳに接続されたソースを有する。トランジスタ１５
３は“ＶＯＵＴ”と名付けられた信号に接続されたドレ
イン、ＶＩＮを受けるためのゲート、およびソースを有
する。トランジスタ１５４はトランジスタ１５３のソー
スに接続されたドレイン、トランジスタ１５１のドレイ
ンに接続されたゲート、そしてＶＳＳに接続されたソー
スを有する。トランジスタ１５５はＶＤＤに接続された
コレクタ、ノード１５７においてトランジスタ１５１の
ドレインに接続されたベース、そしてＶＯＵＴを提供す
るためのエミッタを有する。トランジスタ１５６はトラ
ンジスタ１５５のエミッタに接続されたコレクタ、トラ
ンジスタ１５３のソースに接続されたベース、そしてＶ
ＳＳに接続されたエミッタを有する。

【００３７】論理回路１５０は、出力信号ＶＯＵＴを与
えるために入力信号ＶＩＮの論理的反転を行う。ＶＯＵ
Ｔは２つのバイポーラトランジスタ１５５または１５６
のいずれかにより与えられ、（ＶＤＤ−ＶＢＥ）の所望
の論理ハイ出力電圧、および（ＶＳＳ＋ＶＢＥ）の論理
ローの出力電圧を有する。ＶＩＮが論理ハイの場合には
、トランジスタ１５１は非導通であり、かつトランジス
タ１５２および１５３は導通している。トランジスタ１
５２のドレインはほぼＶＳＳであり、従ってトランジス
タ１５４は非導通である。トランジスタ１５５のベース
はほぼＶＳＳであり、トランジスタ１５５のベース−エ
ミッタ接合が順方向バイアスになるのを防止する。 トランジスタ１５３は導通しており、かつトランジスタ
１５３のゲート−ソース電圧（ＶＧＳ）は十分大きくド
レイン−ソース電圧（ＶＤＳ）をほぼ０にする。トラン
ジスタ１５６のベースは従って実質的にトランジスタ１
５６のコレクタに結合する。トランジスタ１５６のベー
スはＶＳＳよりＶＢＥ１つ分高く、かつこのためＶＯＵ
Ｔは（ＶＳＳ＋ＶＢＥ）に等しい。ＶＩＮが論理ローの
場合は、トランジスタ１５１は導通になり、かつトラン
ジスタ１５５のベースの電圧は増大する。トランジスタ
１５１のＶＧＳはドレイン−ソース電圧ＶＤＳをほぼ０
とするのに十分大きい。ノード１５７の電圧は従ってほ
ぼＶＤＤに等しくなる。トランジスタ１５２および１５
３は双方とも非導通である。トランジスタ１５４はトラ
ンジスタ１５６のベースを、それにエミッタが結合され
ている電圧である、ＶＳＳに結合し、これはトランジス
タ１５６が導通になるのを防止する。所望の出力電圧Ｖ
ＯＵＴはほぼＶＤＤマイナストランジスタ１５５のＶＢ
Ｅに等しい。

【００３８】自己ブーストの問題はＶＯＵＴが、ＶＳＳ
よりＶＢＥ１つ分だけ高い、論理ローから論理ハイに変
化し、かつ論理回路１５０（図示せず）により駆動され
る負荷が高度に容量的である場合に発生する。高度に容
量的な負荷はその間の電圧の急激な変化に抵抗する。従
って、大きなベース−エミッタ電圧がＶＩＮが論理ハイ
から論理ローに切り替わった直後にトランジスタ１５５
のベース−エミッタ接合に展開される。大きなベース−
エミッタ電圧はベース−エミッタＰＮ接合に大きな接合
容量を形成させる。ＶＯＵＴ（ベース−エミッタ容量の
負電圧端子における電圧）が上昇するに応じて、ノード
１５７（該ベース−エミッタ容量の正電圧端子）の電圧
がこれに応じて増強される。ベースにおける電圧の自己
ブーストは次にＶＯＵＴを増大させる。自己ブーストは
最終的にはトランジスタ１５５のベースの電圧がベース
−コレクタ電圧がダイオード電圧降下１つ分だけ超過す
るレベルに上昇した時、あるいはノード１５７がトラン
ジスタ１５１を介してＶＤＤに放電したときに停止する
。典型的には、この電圧はほぼ（ＶＤＤ＋ＶＢＥ）に等
しいが、エミッタ領域はバイポーラトランジスタの大き
さを決定するために使用されるから、ベース−コレクタ
間のダイオードのダイオード電圧降下は必ずしもＶＢＥ
に等しくはない。いくつかの回路においては、電圧のこ
の上昇の効果は特に有害である。たとえば、図２のデー
タ入力バッファ３９が自己ブーストに陥り易い場合は、
図４のビットライン負荷７４の対応するバイポーラトラ
ンジスタの最悪の場合の逆バイアスが増大し、トランジ
スタの平均寿命を低下させる。

【００３９】図８は、図７の従来技術のＢＩＣＭＯＳ論
理回路１５０に関連する自己ブースト現象を示すタイミ
ング図である。縦軸は電圧を示し、かつ水平軸は時間を
示している。“ｔ３”として示された時間の少し前に、
ＶＩＮは論理ハイから論理ローに切り替わる（図８には
示していない）。間もなく、“ＶＢＥ１５５”と名付け
られたトランジスタ１５５のベース−エミッタ電圧が順
方向バイアスのダイオード電圧降下より実質的に高く上
昇する。この大きな電圧は図７の回路１５０がＶＯＵＴ
に結合された大きな容量負荷を瞬時に切り替えることが
できないことに応じて発生する。大きなベース−エミッ
タ電圧はベース−エミッタ拡散容量を実質的に増大させ
る。“Ｖ１５７”と名付けられた、ノード１５７の電圧
は上昇し始め、かつＶＯＵＴもまた上昇する。しかしな
がら、Ｖ１５７は、トランジスタ１５５の自己ブースト
により、時間ｔ３の付近で正の電源電圧ＶＤＤに到達し
かつこれを超える。その結果、エミッタの電圧よりＶＢ
Ｅ１つ分だけ低い状態でエミッタに従う、ＶＯＵＴは縦
軸で“ＶＤＤ−ＶＢＥ”と名付けられた、その所望の値
に到達しかつこれを超える。Ｖ１５７がＶＤＤを超えた
時、ＶＤＤに対する放電経路がトランジスタ１５１を介
して確立される。Ｖ１５７が増大し続けるか否かはトラ
ンジスタ１５１の大きさに依存する。もしＶ１５７が増
大し続ければ、時間ｔ３のすぐ後にＶ１５７はＶＤＤよ
りベース−コレクタのダイオード電圧降下１つ分高い値
に到達する。この時点で、ベース−コレクタのダイオー
ドは順方向バスアスされ、かつトランジスタ１５５のベ
ースにおける電荷の蓄積はトランジスタ１５７を通って
ＶＤＤに放電し始める。トランジスタ１５１またはトン
ジスタ１５７がＶ１５７をＶＤＤに放電できるが、Ｖ１
５７がＶＤＤを超えるや否や、ＶＯＵＴはその所望の値
を超える。しかしながら、Ｖ１５７が降下し始める一方
で、ＶＯＵＴの電圧はほとんど固定された状態に留まる
が、これはＶＯＵＴに対しては何等の放電経路も与えら
れないからである。従って、ＶＯＵＴは所望の値、（Ｖ
ＤＤ−ＶＢＥ）より高い値に留まる。図２のデータ入力
バッファ３９のような、いくつかの回路のアプリケーシ
ョンにおいては、ＶＯＵＴに対するそのような論理ハイ
の電圧はメモリの動作にとって有害となり得る。

【００４０】図９は、本発明に関わる論理回路１６０の
１つの実施例を部分的な回路図形式で示す。論理回路１
６０はＮＰＮトランジスタ１６１、抵抗１６２、Ｐチャ
ネルトランジスタ１６３、Ｎチャネルトランジスタ１６
４，１６５，および１６６、インバータ１６７、ＮＰＮ
トランジスタ１６８および１６９を具備する。トランジ
スタ１６１はＶＤＤに接続されたコレクタ、“ＶＲ１”
と名付けられた基準電圧を受けるためのベース、そして
ノード１７０に結合されたエミッタを有する。抵抗１６
２は“ＶＲ２”と名付けられた基準電圧を受けるための
第一の端子、およびノード１７０においてトランジスタ
１６１のエミッタに接続された第二の端子を有する。ト
ランジスタ１６３はトランジスタ１６１のエミッタに接
続されたソース、“＊ＤＡＴＡＩＮ”と名付けられた信
号を受けるためのゲート、そしてノード１７１に接続さ
れたドレインを有する。トランジスタ１６４はトランジ
スタ１６３のドレインに接続されたドレイン、＊ＤＡＴ
ＡＩＮを受けるためのゲート、そしてＶＳＳに接続され
たソースを有する。トランジスタ１６５はドレイン、＊
ＤＡＴＡＩＮを受けるためのゲート、そしてソースを有
する。トランジスタ１６６はトランジスタ１６５のソー
スに接続されたドレイン、ゲート、そしてＶＳＳに接続
されたソースを有する。インバータ１６７は＊ＤＡＴＡ
ＩＮを受けるための入力端子、そしてトランジスタ１６
６のゲートに接続された出力端子を有する。トランジス
タ１６８はＶＤＤに接続されたコレクタ、トランジスタ
１６３のドレインに接続されたベース、そしてトランジ
スタ１６５のドレインに接続され、かつ“ＷＧＤＬ”と
名付けられた信号を提供するエミッタを有する。トラン
ジスタ１６９はトランジスタ１６８のエミッタに接続さ
れたコレクタ、トランジスタ１６５のソースに接続され
たベース、そしてＶＳＳに接続されたエミッタを有する
。

【００４１】＊ＤＡＴＡＩＮが論理ハイの場合、トラン
ジスタ１６３は非導通になる。トランジスタ１６４は導
通しており、かつ＊ＤＡＴＡＩＮはＶＳＳよりずっと大
きいから、トランジスタ１６４のＶＤＳはほぼゼロに等
しくかつノード１７１はほぼＶＳＳに結合される。トラ
ンジスタ１６５は導通し、トランジスタ１６９のコレク
タをトランジスタ１６９のベースに接続し、かつトラン
ジスタ１６６は非導通になる。従って、ＷＧＤＬはＶＳ
ＳよりＶＢＥ１つ分高い論理ローで与えられる。トラン
ジスタ１６３は非導通であるから、何等の電流も抵抗１
６２を通って流れず、かつノード１７０の電圧はＶＲ２
に等しい。＊ＤＡＴＡＩＮが次に論理ローで与えられ、
トランジスタ１６５が非導通になり、かつトランジスタ
１６６が導通になりそして本質的にトランジスタ１６９
のベースをＶＳＳに結合する。トランジスタ１６４は非
導通になり、かつトランジスタ１６３は導通になる。＊
ＤＡＴＡＩＮはＶＲ２よりずっと低いから、トランジス
タ１６３のＶＤＳはほぼゼロである。ノード１７１の電
圧はベース電流が流れ始めるに応じて上昇し始める。し
かしながら、ベース電流が流れ始めると、ノード１７０
の電圧は減少する。ノード１７０の電圧はＶＲ２マイナ
ス抵抗１６２の電流×抵抗による電圧降下（ＩＲ降下）
がＶＲ１マイナストランジスタ１６１のＶＢＥに等しく
なるまで低下する。トランジスタ１６１のＶＢＥは電流
が流れる場合のノード１７０の最小電圧、すなわち（Ｖ
Ｒ１−ＶＢＥ）を決定する。

【００４２】図９は、ＷＧＤＬが＊ＤＡＴＡＩＮの論理
的反転に応じて与えられる実施例を示していることに注
意を要する。もし該論理操作の結果が真（＊ＤＡＴＡＩ
Ｎが論理ロー）であれば、トランジスタ１６８は導通と
なりＷＧＤＬに論理ハイの出力電圧を提供する。もし該
論理操作の結果が偽（＊ＤＡＴＡＩＮが論理ハイ）であ
れば、トランジスタ１６９のコレクタがトランジスタ１
６９のベースに結合されかつＶＳＳよりベース−エミッ
タ電圧１つ分高い論理ローの電圧がＷＧＤＬに与えられ
る。しかしながら、本発明の範囲内で他の論理的操作も
考えられている。たとえば、それぞれ第一および第二の
アクティブロー入力信号を受信する２つのＰチャネルト
ランジスタをノード１７０および１７１の間に直列に接
続し、ノード１７１およびＶＳＳの間に互いに並列に結
合された第一および第二の入力信号をそれぞれ受ける２
つのＮチャネルトランジスタを用いて、２入力ＮＯＲゲ
ートを形成することができる。もし該ＮＯＲ操作の結果
が真（双方の入力が論理ロー）であれば、前記２つのＰ
チャネルトランジスタは導通となりかつノード１７０が
ノード１７１に結合されてＷＧＤＬに論理ハイを提供す
る。もし第一または第二の入力信号のいずれかが論理ハ
イ（論理ＮＯＲの結果が偽）であれば、トランジスタ１
６８は非導通とされかつＷＧＤＬが論理ローで与えられ
る。そのような回路において、本発明は同様にトランジ
スタ１６８のベースの自己ブーストを防止する。

【００４３】ノード１７１の電圧はトランジスタ１６１
が導通するためそれが（ＶＲ１−ＶＢＥ）に等しくなる
まで急速に増大する。ノード１７１の電圧が（ＶＲ１−
ＶＢＥ）に到達すると、トランジスタ１６１が非導通に
なりかつ、今や抵抗１６２を通って供給されている、ト
ランジスタ１６８のためのベース電流が低減される。抵
抗１６２を通り供給されるものより多くのトランジスタ
１６８のための余分のベース電流が次にトランジスタ１
６８のベース−エミッタ接合容量により供給される。自
己ブースト現象がノード１７１の電圧を（ＶＲ１−ＶＢ
Ｅ）を超えて増大させるよう作用する。しかしながら、
ノード１７１の電圧が（ＶＲ１−ＶＢＥを超えて上昇し
始めると、ベース電流がもはやトランジスタ１６１を通
って供給されなくなり、かつＶＲ２およびノード１７１
の間のインピーダンスがトランジスタ１６１が導通して
いた場合のＶＲ１とノード１７１との間のインピーダン
スよりずっと大きくなる。図１０は、ノード１７１およ
びＶＲ１またはＶＲ２の間の“Ｚ”と名付けられた特性
インピーダンスを縦軸に、ＶＲ１およびノード１７１の
間の電圧差を横軸にプロットしている。“ｖ１”として
示された電圧の右側に、該インピーダンスがＶＲ２とノ
ード１７１との間に示されておりかつトランジスタ１６
３、すなわちトランジスタ１６３のオン抵抗、により決
定される。しかしながら、ノード１７１の電圧（Ｖ１７
１）が自己ブーストにより上昇するに応じて、電圧差（
ＶＲ１−Ｖ１７１）が減少し、かつ結局はトランジスタ
１６１が非導通になりかつＺが抵抗１６２およびＶＲ２
によって決定されるようになる。（ＶＲ１−ＶＢＥ）の
電圧差に等しい、ｖ１の左側では、Ｚは抵抗１６２によ
って決定される。このインピーダンスはずっと大きく、
かつトランジスタ１６８に供給されるベース電流を低減
する。トランジスタ１６８に供給されるベース電流の減
少とともに、ベース−エミッタ容量が放電し始め、残り
のベース電流を供給し、これは自己ブーストを停止させ
る。

【００４４】好ましい実施例においては、図９の論理回
路１６０は図２のメモリ３０の対応する書き込みグロー
バルデータラインに入力データ信号を提供する。好まし
い実施例では、ＶＲ１＝ＶＲ２＝ＥＱＢＩＡＳ（バイア
ス信号はいくらかＶＤＤより低く設定され、かつ実質的
にＶＤＤの変動に無関係とされる）、＊ＤＡＴＡＩＮは
対応するデータビットまたは対応するデータビットの補
数に等しく（図９には示されていない制御信号により決
定される）、そしてＷＧＤＬはグループＷＧＤＬ０−Ｗ
ＧＤＬ７および＊ＷＧＤＬ０−＊ＷＧＤＬ７の対応する
書き込みグローバルデータライン信号に等しくなる。＊
ＤＡＴＡＩＮおよびＷＧＤＬの双方は包括的に示されて
いるが、その理由は各々の対応する入力データビットお
よび該入力データビットの補数に対し同じ回路が存在す
るからである。ＤＡＴＡの各ビットに対し、２つの対応
する論理回路がそれぞれ真および補数の書き込みグロー
バルデータライン信号を提供する。好ましい実施例にお
いては、ノード１７０は真および補数の書き込みグロー
バルデータライン信号を提供する論理回路の間で共用さ
れ、他の実施例では、ノード１７０は単一の論理回路に
特有のものとされ、あるいはいくつかの論理回路により
共用することができる。好ましい実施例おいてはＶＲ１
＝ＶＲ２であるが、異なる基準電圧を用いた場合には横
軸上のｖ１の位置が変化する。ＶＲ１が減少すると、ｖ
１は右側にシフトし、かつ特性インピーダンスが増大す
る電圧差は劇的に増大する。

【００４５】図１１は、本発明を理解する上で有用な図
９に関連する信号のタイミング図を示す。縦軸は電圧を
示し、かつ横軸は時間を示す。図１１においては＊ＤＡ
ＴＡＩＮは“ｔ４”として示された時間の前に論理ハイ
から論理ロー（図示せず）に変化する。ベース電流がト
ランジスタ１６８を通って流れると、ノード１７０の電
圧はそれが（ＶＲ１−ＶＢＥ）の所望の値に到達するま
で降下し始める。ノード１７１の電圧が時間ｔ４におい
て（ＶＲ１−ＶＢＥ）に到達するや否や、ＶＲ２および
ノード１７１の間のインピーダンスは劇的に増大しかつ
トランジスタ１６８に供給されるベース電流を減少させ
る。従って、時間ｔ４におけるＶＲ１およびノード１７
１の間の特性インピーダンスは図１０の電圧ｖ１に対応
する。ｔ４の後、電圧差（ＶＲ１−Ｖ１７１）はｖ１よ
り低下し、かつ自己ブーストが停止される。Ｖ１７１は
ＶＲ２に到達し、かつＷＧＤＬは、所望の電圧である、
（ＶＲ１−ＶＢＥ）に到達するが、これを超えることは
ない。

【００４６】以上の説明により、出力信号の自己ブース
トを防止する論理回路が与えられたことが明らかであろ
う。該論理回路は出力トランジスタのベースに電流を供
給するために抵抗およびバイポーラトランジスタの並列
接続を使用する。該抵抗および該バイポーラトランジス
タの組み合わされた作用は出力トランジスタのベースの
電圧が基準電圧のＶＢＥの範囲内に上昇した後出力トラ
ンジスタに供給されるベース電流を減少させる。該論理
回路は論理ハイの電圧が所定のレベルに限定されなけれ
ばならないアプリケーションにおいて有用である。たと
えば、該論理回路はビットライン対の電圧が部分的に対
応する書き込みグローバルデータライン対の電圧を制限
することにより制限されなければならないメモリにおい
て有用である。

【００４７】本発明が好ましい実施例に関して説明され
たが、当業者には本発明は種々の方法で変更することが
できかつ上に特に述べられたもの以外の多くの実施例を
取り得ることが明らかであろう。たとえば、前記論理回
路は自己ブーストが回路動作にとって有害な他のタイプ
の回路の用途において用いることができる。従って、添
付の請求の範囲は本発明の真の精神および範囲内にある
すべての変更を含むことを意図するものである。

【００４８】本発明の１つの観点は、論理回路（１６０
）が第二のトランジスタ（１６３）の第二の電流電極に
結合された第一の電流電極、入力信号を受けるための制
御電極、および第二の電源電圧端子に結合された第二の
電流電極を有する第四のトランジスタ（１６４）を具備
することである。

【００４９】本発明の他の観点は、論理回路（１６０）
がさらに第三のトランジスタ（１６８）のエミッタに結
合され出力信号を入力信号に応じて負の電源電圧端子に
結合するための放電部（１６５，１６６，１６７，１６
９）を具備することである。１つの実施例においては、
該放電部は第五のトランジスタ（１６５）、第六のトラ
ンジスタ（１６９）、インバータ（１６７）、および第
七のトランジスタ（１６６）を具備する。前記第五のト
ランジスタ（１６５）は前記第三のトランジスタのエミ
ッタに結合された第一の電流電極、入力信号に結合され
た制御電極、および第二の電流電極を有する。第六のト
ランジスタ（１６９）は第三のトンジスタ（１６８）の
エミッタに結合されたコレクタ、第五のトランジスタ（
１６５）の第二の電流電極に結合されたベース、および
負の電源電圧端子に結合されたエミッタを有する。イン
バータ（１６７）は入力信号を受けるための入力端子、
および出力端子を有する。第七のトランジスタ（１６６
）は第五のトランジスタ（１６５）の第二の電流電極に
結合された第一の電流電極、インバータ（１６７）の出
力端子に結合された制御電極、および負の電源電圧端子
に結合された第二の電流電極を有する。

【００５０】本発明のさらに他の観点は、自己ブースト
に対する耐性を提供するための方法は少なくとも１つの
入力信号に対する論理操作の誤った結果に応じて負の電
源電圧端子に出力信号を放電する段階を具備することで
ある。さらに他の観点は、前記所定の論理操作は論理的
反転であることである。

【図面の簡単な説明】

【図１】従来技術に関わるビットライン負荷およびその
ための制御回路を示す部分的電気回路図である。

【図２】本発明を導入したメモリを示すブロック図であ
る。

【図３】図２のメモリのメモリブロックの一部を示すブ
ロック図である。

【図４】図３のメモリブロックに示されるビットライン
負荷および共通の電圧駆動回路を示す電気回路図である
。

【図５】図４に関連する信号を示すタイミング図である
。

【図６】図４のビットライン負荷とともに使用するため
の図３のビットライン負荷制御回路を示す部分的電気回
路図である。

【図７】従来技術に関わるＢＩＣＭＯＳ論理回路を示す
電気回路図である。

【図８】図７の従来技術のＢＩＣＭＯＳ論理回路に関連
する自己ブースト現象を説明するためのタイミング図で
ある。

【図９】本発明の１つの実施例を示す部分的電気回路図
である。

【図１０】本発明を説明するためのインピーダンス対電
圧差の関係を示すグラフである。

【図１１】本発明を理解する上で有用な図９に関連する
信号を示すタイミング図である。

【符号の説明】

１６０　　ＢＩＣＭＯＳ論理回路 １６１　　第一のトランジスタ １６２　　抵抗 １６３，１６４　　スイッチング部のトランジスタ１６
５，１６６　　放電部のトランジスタ１６７　　インバ
ータ １６８　　第二のトランジスタ １６９　　放電部のトランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　自己ブースト耐性を備えたＢＩＣＭＯ
   Ｓ論理回路（１６０）であって、第一の基準電圧端子に
   結合された第一の端子、および第二の端子を有する抵抗
   （１６２）、第一の電源電圧端子に結合されたコレクタ
   、第二の基準電圧端子に結合されたベース、および前記
   抵抗（１６２）の前記第二の端子に結合されたエミッタ
   を有する第一のトランジスタ（１６１）、前記第一の電
   源電圧端子に結合されたコレクタ、ベース、および出力
   信号を提供するためのエミッタを有する第二のトランジ
   スタ（１６８）、少なくとも１つの入力信号に対する論
   理操作の真の結果に応じて前記抵抗（１６２）の前記第
   二の端子を前記第二のトランジスタ（１６８）の前記ベ
   ースに結合し、かつ前記論理操作の偽の結果に応じて前
   記第二のトランジスタ（１６８）の前記ベースを第二の
   電源電圧端子に結合するためのスイッチング手段（１６
   ３，１６４）、そして前記第二のトランジスタ（１６８
   ）の前記エミッタに結合され、前記少なくとも１つの入
   力信号に対する前記論理操作の偽の結果に応じて前記出
   力信号を第二の電源電圧端子に結合するための放電手段
   （１６５，１６６，１６７，１６９）、を具備すること
   を特徴とする自己ブースト耐性を有するＢＩＣＭＯＳ論
   理回路（１６０）。
2. 【請求項２】　　第一の基準電圧端子に結合された第一
   の端子、および第二の端子を有する抵抗（１６２）、第
   一の電源電圧端子に結合されたコレクタ、第二の基準電
   圧端子に結合されたベース、および前記抵抗（１６２）
   の前記第二の端子に結合されたエミッタを有する第一の
   トランジスタ（１６１）、前記抵抗（１６２）の前記第
   二の端子に結合された第一の電流電極、入力信号を受け
   るための制御電極、および第二の電流電極を有する第二
   のトランジスタ（１６３）、前記第二のトランジスタ（
   １６３）が前記入力信号に応じて非導通となった時前記
   第二のトランジスタ（１６３）の第二の電流電極を第二
   の電源電圧端子に結合するための手段（１６４）、そし
   て前記第一の電源電圧端子に結合されたコレクタ、前記
   第二のトランジスタ（１６３）の前記第二の電流電極に
   結合されたベース、そして出力信号を提供するためのエ
   ミッタを有する第三のトランジスタ（１６８）、を具備
   することを特徴とする論理回路（１６０）。
3. 【請求項３】　　論理回路（１６０）の第一のバイポー
   ラトランジスタ（１６８）のベースの電圧のある所定の
   電圧より上への自己ブーストを防止する方法であって、
   前記第一のバイポーラトランジスタ（１６８）は前記論
   理回路の出力信号を提供するためのエミッタおよび正の
   電源電圧端子に結合されたコレクタを有し、前記方法は
   、抵抗（１６２）の第一の端子を第一の基準電圧端子に
   結合する段階、正の電源電圧端子に結合されたコレクタ
   、第二の基準電圧を受けるためのベース、そして前記抵
   抗（１６１）の第二の端子に結合されたエミッタを有す
   る第二のバイポーラトランジスタ（１６１）を提供する
   段階、前記抵抗（１６２）の前記第二の端子に結合され
   たソース、ゲート、および前記第一のバイポーラトラン
   ジスタ（１６８）のベースに結合されたドレインを有す
   るＭＯＳトランジスタ（１６３）を提供する段階、そし
   て少なくとも１つの入力信号に対する論理操作の真の結
   果に応じて前記ＭＯＳトランジスタ（１６３）の前記ゲ
   ートを導通するようバイアスする段階、を具備すること
   を特徴とする自己ブーストを防止する方法。
4. 【請求項４】　　複数のメモリセル（７０）を具備する
   メモリにおいて、前記メモリセル（７０）は各々読み出
   しサイクルの間に選択された時一対の相補ビットライン
   信号をビットライン対（７２，７３）に提供し、かつ書
   き込みサイクルの間に前記ビットライン対（７２，７３
   ）において受信されたデータビットを記憶し、該データ
   ビットは前記メモリにより受信されるデータ入力信号に
   より表され、各ビットライン（７２，７３）は書き込み
   サイクルの間に選択された時対応する書き込みグローバ
   ルデータライン（８２，８３）に結合され、かつ対応す
   るビットライン対（７２，７３）の電圧をプリチャージ
   するための複数のビットライン負荷（７４）に結合され
   、各ビットライン負荷（７４）はそれぞれ対応するビッ
   トライン対（７２，７３）の真（７２）および相補（７
   ３）ビットラインに結合されるエミッタを有する第一（
   １０３）および第二（１０４）のバイポーラトランジス
   タを有するものにおいて、書き込みサイクルの間に書き
   込みグローバルデータライン（８２，８３）における電
   圧を提供するための論理回路（１６０）であって、第一
   の基準電圧端子に結合された第一の端子、および第二の
   端子を有する抵抗（１６２）、第一の電源電圧端子に結
   合されたコレクタ、第二の基準電圧端子に結合されたベ
   ース、および前記抵抗（１６２）の前記第二の端子に結
   合されたエミッタを有する第一のトランジスタ（１６１
   ）、前記抵抗（１６２）の前記第二の端子に結合された
   第一の電流電極、前記データ入力信号を受けるための制
   御電極、および第二の電流電極を有する第二のトランジ
   スタ（１６３）、前記データ入力信号に応じて前記第二
   のトランジスタ（１６３）が非導通である場合に前記第
   二のトランジスタの前記第二の電流電極を第二の電源電
   圧端子に結合するための手段（１６４）、そして前記第
   一の電源電圧端子に結合されたコレクタ、前記第二のト
   ランジスタ（１６３）の前記第二の電流電極に結合され
   たベース、そして対応する書き込みグローバルデータラ
   イン（８２，８３）に結合されたエミッタを有する第三
   のトランジスタ（１６８）、を具備することを特徴とす
   る論理回路（１６０）。