JPH04229630A - アナログ信号電圧の標本化装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明の一つの分野は、アナログ
信号電圧を標本化して、その大きさが継起的な標本を代
表している電荷の束を供給するための標本化装置であっ
て、所与の導電形を持つ半導体基板であり且つその表面
の内側に表面に隣接して反対向きの導電形を持つ電荷担
体ソース領域を具えた半導体基板と、電荷担体を上記ソ
ース領域から移送するためのチャネル領域とを有して成
り、該チャネル領域は所与の導電形又は反対向きの導電
形を持ち、またこれの上に絶縁的に位置して電荷担体の
移送を制御するための複数のゲート電極を持ち、これら
の電極は、メータリング・ポテンシャル・ウェルを上記
チャネル領域の内部に形成するための１番目のゲート電
極と、１番目の電位障壁を上記チャネル領域の内部の上
記メータリング・ポテンシャル・ウェルと上記ソース領
域との間に形成するための２番目のゲート電極と、電荷
の束の上記メータリング・ポテンシャル・ウェルから出
力点に向かっての移送を制御するための３番目のゲート
電極とを含み、また、上記１番目のゲート電極に結合し
ている上記アナログ信号電圧のための入力点を有して成
り、更にまた上記アナログ信号電圧と共にバイアス電圧
を上記１番目のゲート電極に加えて上記メータリング・
ポテンシャル・ウェルを造り出すため、バイアス電圧を
上記２番目のゲート電極に加えて上記１番目の電位障壁
を造り出すため、及びほぼ同じ位相を持つクロック信号
を上記ソース領域と３番目のゲート電極との双方に与え
て、ソース領域の電位と３番目のゲート電極の電位とを
　（ａ）上記メータリング・ポテンシャル・ウェルが上
記１番目の電位障壁を越えて上記ソース領域の電位によ
り定まるレベルにまで上記ソース領域からの電荷担体で
満たされ且つ上記３番目のゲート電極が上記電荷担体の
上記メータリング・ポテンシャル・ウェルを離れること
を妨げるように働く２番目の電位障壁を造り出す値と　
（ｂ）上記１番目の電位障壁が電荷担体のソース領域か
らメータリング・ポテンシャル・ウェルに入ることを妨
げるように働き且つ上記３番目のゲート電極が電荷担体
の上記メータリング・ポテンシャル・ウェルを離れるこ
とを妨げるように働くいかなる電位障壁も最早造り出さ
ない値との間に制御するために、上記ソース領域に結合
し且つ上記１番目、２番目及び３番目のゲート電極に結
合する制御信号発生器を有して成る標本化装置に関する
。

【０００２】本発明のもう一つの分野は、アナログ信号
電圧を標本化して、その大きさが継起的な標本を代表し
ている電荷の束を供給するための標本化の方法であって
、所与の導電形を持つ電荷担体ソース領域であり且つ反
対向きの導電形を持つ半導体基板の表面の内側に表面に
隣接して設けられた電荷担体ソース領域と、上記ソース
領域から上記チャネル領域を通る電荷担体の移送を制御
するために上記基板の内部に上記表面に隣接して定義さ
れている所与の導電形又は反対向きの導電形を持つ電荷
担体移送チャネル領域の上に絶縁的に位置する複数のゲ
ート電極とは、次のようなやり方すなわちその深さは上
記アナログ信号電圧に依存するメータリング・ポテンシ
ャル・ウェルが、上記チャネル領域内に１番目の上記ゲ
ート電極を用いて造り出され、１番目の電位障壁が、上
記チャネル領域内に且つ上記ウェルと上記ソース領域と
の間に、２番目の上記ゲート電極を用いて造り出され、
２番目の電位障壁が、上記チャネル領域内に且つ上記メ
ータリング・ポテンシャル・ウェルに隣接して、３番目
の上記ゲート電極を用いて造り出され、上記ソース領域
と上記３番目のゲート電極とが、ほぼ同じ位相を持つク
ロック・パルスにより制御されて、それにより交互に　
（ａ）上記メータリング・ポテンシャル・ウェルは、上
記１番目の電位障壁を越えて上記ソース領域のその時の
電位により定まる電位レベルにまで上記ソース領域から
の電荷担体で満たされ、一方、２番目の電位障壁は、ソ
ース領域からのそのような担体がウェルを離れることを
妨げる程に十分高く維持され、また　（ｂ）電荷担体が
ウェルからソース領域へ１番目の電位障壁を越えて引き
戻され、ほぼ同時に２番目の電位障壁が低くなり、ウェ
ル中に残った電荷担体がウェルを離れて出力点に向かう
ことを許すと云うやり方で制御されて成る方法に関する
。

【０００３】

【従来の技術】この様な装置や方法は、例えば、“Ｅｌ
ｅｃｔｒｏｎｉｃｓ　Ｌｅｔｔｅｒｓ　”第１２巻第５
号（１９７６年１２月９日）６８２　ページ所載の　Ｄ
．Ｖ．　ＭｃＣａｕｇｈａｎ　と　Ｊ．Ｇ．Ｈａｒｐに
よる“Ｐｈａｓｅ−　Ｒｅｆｅｒｒｅｄ　Ｉｎｐｕｔ　
：　Ａ　Ｓｉｍｐｌｅ　Ｎｅｗ　Ｌｉｎｅａｒ　Ｃ．　
Ｃ．　Ｄ．　Ｉｎｐｕｔ　ｍｅｔｈｏｄ”と題する論文
から既知である。この既知の装置と方法は所謂「満たし
てこぼす」　（“ｆｉｌｌａｎｄ　ｓｐｉｌｌ　”）　
インプットの方法を用いる。そして、論文の表題から明
らかであるように電荷結合素子（ＣＣＤ）　に電荷をイ
ンプットするために用いられる。「満たしてこぼす」イ
ンプット方法を用いている他の装置や方法と比較してこ
の既知の装置や方法の利点は、それは特別のクロック信
号を必要としないことである。ソース領域と３番目のゲ
ート電極に加えられるクロック信号は同一（仮にもう一
つに関して一つの上に多分直流のバイアスを持っている
とはいえ）であってよい。そしてその信号は単純な一対
一の断続比を持っている。ところが１番目と２番目のゲ
ート電極に加えられるバイアス電圧は各々単純な直流バ
イアスでよい。

【０００４】既知の装置は理想的な動作の色々な段階を
それについて説明している図１のＢ、図１のＣ及び図１
のＤを伴っている概略図である図１のＡに概要的に示さ
れる。

【０００５】図１のＡで概略の断面図に示される半導体
本体或いは基板１は主要な表面２を持ち、そしてその上
に電気的絶縁層３が用意される。これらの電極は与えら
れた導電形、例えばｐ形に属している基板１の表面２に
決められた電荷担体移送チャネル領域の夫々の部分の上
に横たわるように層３の上に１番目、２番目及び３番目
のゲート電極４，５及び６が夫々用意される。領域７に
隣接している基板の電荷担体ソース領域１０は反対の導
電形、即ち提供する例ではｎ形に属する。そして領域７
より移送される電荷担体を用意する。クロック信号発生
器１１は正の極性（基板１のｐ形領域に関係がある）を
持っているクロック信号を出力１８から電極６と領域１
０に供給する。直流電圧源１２は正の直流バイアス　（
基板のｐ形領域に関係がある）を出力２３から電極５に
供給する。発生器１１と電源１２は共に制御電圧発生器
１３を構成する。アナログ入力信号源１４の出力２４は
電極５に関係がある電極４に正の極性の入力信号を供給
する。

【０００６】図１のＢでクロック信号発生器１１の出力
が低い　（最小の正の）　時の状況を説明する。電極４
と５に加えられた正の電位は電極４の下の領域７の部分
にメータリングポテンシャルウエル８と電極５の下の領
域７の部分に１番目の電位障壁９の創造を夫々結果とし
て生ずる。障壁９の頂上は電位Ｖｒｅｆ　（バイアス電
圧源１２の出力電圧により決定される）　と一致する。 そしてウエル８の底は電位Ｖｒｅｆ　＋Ｖｓｉｇ　（ア
ナログ信号源１４の出力電圧と共に電源１２の出力電圧
によって決定される）　と一致する。ｎ形領域１０の電
位Ｖ１０は、電極４の下のメータリングポテンシャルウ
エル８が領域１０から少数の電荷担体　（この場合は電
子、これらは影をつけた区域１６によって表されている
）　で電極５の下の１番目の電位障壁９を越えて満たさ
れるようにＶｒｅｆ　よりも低い電位であり、Ｖ１０の
水準になって一杯になる。このときに電極６の下に形成
される２番目の電位障壁の頂上の電位Ｖ１５は水準Ｖ１
０よりもＶｘ　低い正の価であることが示されているで
あろう、それ故この電位障壁は電子が領域１０を離れる
のを妨げる役目を演ずる。

【０００７】その中の破線で書いた線１７を差し当たり
無視する、図１のＣはクロック信号発生器１１の出力信
号が低から高への推移の上の一点における状態、もっと
詳しくは領域１０の電位Ｖ１０が電極５の下の電位障壁
９の頂上のそれ（Ｖｒｅｆ　）に増えてしまったとき得
ている状態を説明する。電極４の下のメータリングポテ
ンシャルウエル８には水準Ｖｒｅｆ　に満たされたメー
タリングポテンシャルウエルを去るためのそれらの電子
を前もって十分もっているので、この障壁の上に前もっ
て横たわっているすべての電子は領域１０の中にこぼさ
れてしまう。メータリングポテンシャルウエル８の中に
残っている電子の数はそれゆえに関連した瞬間における
電源１４の出力信号の価Ｖｓｉｇ　を代表する。２番目
の電位障壁１５の頂上の電位Ｖ１５はそれでもＶ１０の
水準よりもＶＸ　低い正の価であることが示されるであ
ろう、それゆえに障壁１５はそれでも電子がウエル８か
らでて行くのを妨げる役目を演ずる。

【０００８】図１のＤはクロック信号発生器１１の出力
が高く（もっとも高い正の価に）　なってしまったとき
の状態を説明する。電極６の下に形づくられる“障壁”
１５の頂上の電位Ｖ１５は今やこの障壁が最早ウエル８
の中に生じさせたどのような電子もこのウエルを去って
行くのを妨げないことを確実にするために十分な正の価
である。 前もってメータリングポテンシャルウエルの中にあるす
べての電子は電極６の下の領域の中に排除されてしまう
。（この議論の目的のためポテンシャルウエルが今電極
６の下に存在するように、その上の電位障壁をこの領域
の右に与えられることが憶測される、これは実際の場合
電極６の下の領域から電荷を移送するために利用されて
いる技術に頼っているかも知られないし或いは頼ってい
ないのかも知れない）。この様にして電荷の束の大きさ
は図１のＣが符合する瞬間に電源１４の出力電圧の価を
代表する、電荷の束は、要求されているように、今電極
６の下の領域７の部分に与えられる、そして上述の色々
な運転は今くり返すことができる。

【０００９】図１のＤに説明されている状態において、
領域１０の電位は１番目の電位障壁９の頂上の電位Ｖｒ
ｅｆ　よりももっと正であり、それゆえに障壁９はこの
ときに電子が領域１０からメータリングウエル８に入る
ことを妨げる役目を演ずることは注目されるだろう。

【００１０】電位Ｖ１５とＶ１０との間の差Ｖｘ　は、
本体１と電極などに組み合わされているそれとのために
採用されている特殊な構造によって得られるかも知れな
い、或いは図１のＡの中の電極６から領域１０への接続
に直流電圧電源（示していない）を包含していることに
よって得られるかも知れない。

【００１１】

【発明が解決しようとする課題】前もって記述したよう
に、図１のＢ、図１のＣ及び図１のＤは理想的な状態を
説明している。各々の状態から次の状態へうまく移行す
るために、もしも十分な時間を利用できるなら、この様
な理想的な状態に事実上近づかせることだけができる、
それは何とならば各々の移行は本体或いは基板１の領域
の間の電子の活動を含んでおり、そして電子は、もちろ
ん、無限の可動性をもっていないからである。そのよう
な十分な時間を得られるようにするには発生器１１によ
って造られるクロックパルスの関連した縁の急勾配に制
限を負わせることが必要である。そしてその故にそれの
最大周波数も制限を負う。もしもこれが為されないなら
ば、その時には、例えば米国特許第４１７８５１９　号
明細書の第１段と第２段にまたがっている節に指摘され
ているように、電源１４の出力の不正確な標本化が結果
として生じる。この不便さを和らげることが本発明の目
的である。

【００１２】

【課題を解決するための手段】本発明の一つの分野によ
れば、第１の段落〔０００１〕に記した装置は、上記複
数のゲート電極は、上記チャネル領域の内部の上記メー
タリング・ポテンシャル・ウエルと上記１番目の電位障
壁との間に３番目の電位障壁を形成するための４番目の
ゲート電極を含むことを特徴とし、また、ソース領域と
３番目のゲート電極とに与えられたクロック信号とはほ
ぼ逆位相で４番目のゲート電極にクロック信号を与えて
、上記４番目のゲート電極の電位を、３番目の電位障壁
が上記１番目の電位障壁と少なくとも同じ低さにある１
番目の値と３番目の電位障壁が上記１番目の電位障壁よ
りも高い２番目の値との間に制御するために、上記制御
信号発生記は上記４番目のゲート電極に結合しているこ
とを特徴とする。

【００１３】クロックパルスの立ち上がりの縁が比較的
急勾配であるときに、既知の装置の中に起こっている上
記の不正確な標本化の主な原因は、電極５の下の領域７
の部分の中のそれらが、領域１０の下の部分の中か電極
４の下の部分のどちらかにまだ流れることができるとき
にそのような状態のなかで電子が電極６の下に横たわっ
ている基板領域７（図１のＡ）の部分に流れ始めること
であるということが今認められる。こうして、例えば、
図１のＣの中に説明される状態のなかで、領域１０と電
極５，４そして６の下の電位のプロフィールは、実際に
は、領域１０と電極５と４の下では一定のＶ１０ではな
くまた電極６の下では一定のＶ１５ではなくてその代わ
りとして破線で書いた線１７によって示されるそれに近
似するであろう。これは、クロックパルスが低から高に
行くとき電極６の下の領域７の部分の中を流れている全
電荷は特別の時間の瞬間（領域１０の下の領域７の部分
と電極５の下の領域７の部分との間の接合にピンチオフ
が起こる瞬間）における電極４の電圧の価によって決定
されず、むしろ電荷が電極６の下の領域７の部分になが
れ始める瞬間から前述のピンチオフが起こる瞬間までの
時間の間の前述の電圧の平均によって決定されることを
意味する。 これは事実上既知の装置の高周波応答を限定する。要求
されていることは、電極４の下の領域７の部分をクロッ
クパルスが立ち上がる時間の中の比較的早くに、即ち電
荷の実質的な総量が電極６の下の領域７の部分の中にこ
ぼされてしまう前に、電極５の下の部分から実質的に絶
縁する、いくらかの方法である。これは前に示した方法
の中にクロック計時された４番目のゲート電極を用意す
ることにより成就されることができることがさらに認め
られる。

【００１４】４番目のゲート電極の長さは１番目や２番
目のゲート電極の長さと比べてむしろ小さい、例えばそ
れの三分の１より小さい、この障壁の高さが増える各々
の時間に３番目の電位障壁の上から前後にそそがれる電
荷の総量を最小にするため技術の許すかぎり小さくされ
る。

【００１５】３番目のゲート電極は対応するクロック信
号を受けるため前述の３番目ゲート電極と前述の４番目
の電極に接続されている残りの電極の各々の組の二相電
荷移送ゲート電極構造の１番目の電極で構成するかも知
れない。この様にして個々のクロック信号の数と移送ゲ
ート電極構造が用意されたときに要求される対応する接
続を最小にさせることができる。

【００１６】本発明のもう一つの分野によれば、第２段
落〔０００２〕に記した方法は、３番目の電位障壁が１
番目の障壁とウエルとの間に４番目の上記ゲート電極を
用いて造り出され、また４番目のゲート電極はクロック
・パルスにより制御されて、それにより３番目の障壁は
、２番目の障壁が低くなったり高くなったりするのとほ
ぼ同時に、交互に高くなったり低くなったりして、上記
３番目の障壁の高さは、該３番目の障壁がその低くなっ
た状態にある時には上記１番目の電位障壁と少なくとも
同じ低さであり、該３番目の障壁がその高くなった状態
にある時には上記１番目の電位障壁よりも高くなってい
ることを特徴とする。

【００１７】

【実施例】発明の具体化されたものは、実施例により、
その中に添えられている概略の図面を用いて以下に説明
する。

【００１８】図２の中の対応している項目は図１の中の
それらの対応する物と同じ引用数字が与えられている。 図２のＡに示される発明の実施例は図１のＡに示される
既知の装置と異なっている、それは比較的短い（電極か
ら電極までの方向に）４番目の電極２０が電極５と電極
４の間の絶縁層３の上に用意される、そしてクロックパ
ルス発生器１１は電極２０に接続されている第２の入力
１９を供給する。出力１９で造られるクロックパルスは
出力１８で造られるそれらと逆位相である、そして電極
２０の上に結果として生ずる電圧は電極２０の下の領域
７の部分、即ち電極５の下に創造された１番目の電位障
壁と電極４の下に創造されたメータリングポテンシャル
ウエルの間に３番目の電位障壁を創造させる原因となる
。これは図１のＢ−図１のＤに説明される図１のＡの既
知の装置の運転中の段階に対応している図２のＡの実施
例の運転中の段階を説明する図２のＢ−図２のＤに関し
て今記述されるであろう。

【００１９】図２のＢと図１のＢとの比較は差異がない
ことを表す。これは何故ならば電極２０に加えられるク
ロックパルスの高い（もっとも多い正の）レベルは電源
１２の出力電圧に関連して選ばれるので、図２のＢの状
態で電極２０の下に創造される電位障壁２１の高さＶ２
１は電極５の下の電位障壁９の高さＶｒｅｆ　と実質的
に同じであるというふりをしてしまうからである。これ
は望ましいが必ずしも必要な事情ではない。障壁２１の
高さは実際はより低い　（より多い正の）　かも知れな
い、がこの状態の中の障壁９の高さよりもより高く（よ
り多い負の）なくすべきである。

【００２０】図２のＣと図１のＣを比較すると図２のＣ
で電極２０は障壁９とメータリングウエル８の間に電位
障壁２１を創造してしまっていることを示す。障壁２１
は障壁９よりもより高く（より多い負の）なっている。 （実際は障壁２１の高さＶ２１は関連した時間において
障壁Ｖ１５の高さと同じに示されるがこれは一般にその
状態はないであろう）。領域１０の下の領域７と電極５
，２０，　４そして６の中の電位のプロフィールはこの
状態の中の破線で書いた線２２によって示されるようで
あるかも知れない、即ちこんなその障壁２１は、要求さ
れるように、既に電極５と４の下に横たわっている領域
７の部分の間の電荷の移動を妨げている。（この様なも
のを転写した図１のＣの線１７は遮断をしないことを参
照）　。

【００２１】図２のＤで説明される状態では電位障壁２
１は非常に高い　（ほとんど全く正でない）　、がしか
し装置の運転には影響がない、なぜならば領域１０と電
極６の下の領域７の部分はどのような場合においても電
位障壁８と９によってお互いに隔離されているからであ
る。しかしながら、図２のＣで説明される状態から図２
のＤで説明される状態に移行する間、障壁２１の増加し
ている高さが電子を電極６の下に横たわっている部分の
ほうへ電極４の下に横たわっている領域７の部分に駆り
立てる役目を演ずる、そしてそれはそれの自己の権利に
有益であることができる。

【００２２】もう一度図１のＢ−図１のＣに説明される
理想的な状態に言及して、既知の所謂「満たしてそして
こぼす」標本化の方法の基礎的な原理はメータリングポ
テンシャルウエル８は始めに電位障壁９の上を越えた電
荷担体で過度に満たされることであるということが認め
られるであろう。それから過剰の担体はウエル８の中の
電圧レベルを障壁９のレベルに正確に固定されるように
電位障壁の上を越えて後ろに引き戻され或いはそそがれ
る、それによってウエル８に残っている電荷の量は入力
信号の瞬間の値Ｖｓｉｇ　に正確に比例させられる（あ
るいはもしも入力信号がない場合のウエル８の深さと障
壁９の高さの間を相殺した有効な或いは現実の直流があ
るならばこの値は絶えず続いて正である）図１のＣ参照
。もしも今図２のＣに言及するなら、領域１０への担体
の流出がウエル８の中のレベルがＶｒｅｆ　に到達して
しまう前に止められたときにこのウエル８の中の電圧レ
ベルを正確に固定することは失われてしまう、というこ
とが生ずることもある。ただ単に部分的な後ろへこぼす
ことが起こってしまう（高いクロック周波数において既
知の装置にも本当にまた起こるように、図１のＣ参照）
。しかしながら、更に進んで考えてみるとこの喪失は実
際は起こってしまわない。実際に必要とされているとこ
ろのすべては、過剰の電荷担体の正確に定義された量が
各々の時間に領域１０の中にはかされ或いはこぼされて
返されるということである。これはウエル８の中の電位
を離れるのがＶｒｅｆ　と正確に同じであるか或いはよ
り高い（より少ない正の）値であるかどうかなどといっ
たことは実体のないことである、後者の場合には出力に
相殺された直流を単に生ずるだろう。若しもクロックパ
ルスの波形が安定しているならば、障壁２１の高さの中
に同時に起こる増加　（より少ない正即ちより多い負の
方向に）　と領域１０の電位低下　（より多い正即ちよ
り少ない負の方向に）　は、十分に正確に定義された電
荷担体の量を多くの適用の為の各々の時間に引き戻し或
いはこぼすことを引き起こすことができるということが
わかる、そして特に関連した時間においてはアナログ電
圧の値は電源１４から実質上独立している。

【００２３】図２に関して記述されている標本化装置は
電荷移送素子、例えば電荷結合遅延素子の電荷入力部分
を構成するかも知れない。この様な遅延素子はそれ自体
がよく知られておりそして二相、三相、或いはもっと多
相の移送電極を使うかも知れない（例えば、セークイン
〔Ｓｅｑｕｉｎ〕とテムプセット〔Ｔｅｍｐｓｅｔｔ〕
による「電荷位相素子」〔“Ｃｈａｒｇｅ　Ｔｒａｎｓ
ｆｅｒ　Ｄｅｖｉｃｅｓ　”〕１９７５年発行という本
の　１９−４２ページを見よ）　。若しも図２に関して
記述されている装置が二相の移送電極構造を使っている
電荷結合遅延素子の電荷入力部分として使われるならば
（その場合には電極６は少なくとも第一の移送セルの表
の部分を形づくるであろう）クロックパルス発生器１１
の二つの出力信号もまた関連した移送電極を制御する二
つの相として用いられるかも知れない。入力部分、第一
の数少ない移送電極、及びわずかに修正されたそのよう
な素子の例の電極の間の色々な相互連絡は図面の図３に
非常に概略的に示す。

【００２４】図３において電極６（図２のＡ参照）は電
極２５と共に素子の第一の移送セルの表を形づくる、そ
して電極２８と２９は裏を形づくる。同様に電極２８と
２９は第二の移送セルの表を形づくる。各々の移送セル
の表の１番目の電極は図２のクロックパルス発生器１１
の出力１８につながれており、そして各々の移送セルの
表の２番目の電極は、電圧源３０を経由して出力１９に
つながれている。同様に各々の移送セルの裏の１番目の
電極は図２のクロックパルス発生器１１の出力１９につ
ながれており、そして各々の移送セルの裏の２番目の電
極は電圧源３１を経由して出力１９に繋がれる。電極４
と５はアナログ信号源１４　（図２のＡ）の出力２４と
バイアス電圧源１２の出力２３にそれぞれ繋がれる。領
域１０は直流電圧源３３を経由してクロックパルス源１
１の出力１８に繋がれる。図２の素子とは著しく違って
、図３の遅延素子は埋め込みチャネル形の物である。そ
して、結果として、図２の（シリコン）半導体基板１の
ｐ形の電荷移送チャネル領域７は基板１の基本的にｐ形
の物質と絶縁している酸化物の層３との間に点在するｎ
形の電荷移送チャネル領域３２によりとって代わられて
しまう。電荷の輸送は、バルクチャネル素子を用いるの
が普通であるので、領域３２の範囲内でありそして輸送
される電荷はふたたび電子、即ち此の場合は少数電荷担
体、である。特別の手段で、基板１の基本的にｐ形の物
質に立方センチメーター当たり５×１０１４の濃度にア
クセプター原子でドープされ又ｎ形領域３２はドナー原
子でドープされた、それの濃度は領域３２が絶縁層３に
隣接するところの５×１０１５／ｃｍ３から領域３２が
基板１のｐ形物質に隣接するところの実質的に０まで分
類された。領域３２は２μｍ　の厚さであった。電荷担
体ソース領域１０はｎ＋でドープされた。そして（酸化
されたポリシリコン）電極５，２０，　４そして６（一
つの電極から次への方向へ）の長さは夫々３μｍ　、０
．８　μｍ　、３．５　μｍ　そして３μｍ　であった
、（酸化物で覆われた）電極５と４の間の間隔は　１．
８μｍ　でありそして酸化物の層３の厚さは　０．１μ
ｍ　である。直流電圧源３０，　３１と３３の出力電圧
は夫々２Ｖ，２Ｖと８Ｖであった、ソース１２の出力電
圧は領域７に比例して５Ｖであった、ソース１１によっ
て生起されるクロックパルスは領域７に比例して夫々０
Ｖと６Ｖのところに夫々ピークを持っていた。この具体
例はほぼ正確に１ＧＨｚ　の帯域幅を標本化することが
できた、そして非直線性は１％よりも少なかった。

【００２５】本発明による装置が電荷移送素子の電荷入
力部分として使われることは勿論本質ではない、若しも
望むならばそれらは純粋にサンプル−アンド−ホールド
装置として使われてもよい。このように、例えば、図３
に関し記述される装置はゲート電極２７を拡散１０に似
たｎ＋拡散と取り替え、ゲート電極２８，　２９と電圧
源３１を省き、そして１９からゲート電極２６への接続
を電極２６からそれによって基本的にｐ形の基板１に比
例した正のバイアスを電極２６にかける直流電圧源の出
力への接続と置き換えることによって修正されるかも知
れない、そしてそうする事によって、電極２６は電極５
と似た直流ゲート電極として働くようになる。若しもこ
れが為されたならば、ゲート電極２７と置き換えられた
ｎ＋拡散はドレイン電極として働くだろう、そして電荷
結合素子出力増幅器として普通に使われているような電
流あるいは電圧に感知する増幅器の入力に接続されるか
も知れない。図２に関し記述される装置は類似の方法で
使われるかも知れない。

【００２６】記述される発明の実施例は、すべてｎ形の
電荷担体ソース領域とｐ形或いはｎ形の電荷担体輸送チ
ャネル領域を持つ基本的にｐ形の半導体本体を使用する
が、それは亦ｐ形のソース領域とｎ形或いはｐ形のチャ
ネル領域を持つ基本的にｎ形である半導体本体に適用で
きることは明らかであろう、その為にはただ色々なバイ
アス、クロックパルス、そして使用されているアナログ
電圧源の極性を反対にすることが必要である。すべての
場合において４番目の電極２０の長さ（電極５から電極
４への方向に）は使われている技術が認めるように小さ
い事が望ましい、これは電極２０に加えられた各々のク
ロックパルスの縁が下がりつつある間この障壁の高さが
増えるよう相当する電位障壁のどちらかの側に区分され
た電荷の量を最小にするためである。

【００２７】記述された実施例のすべてのなかで電荷担
体は伝統的な方法、例えば電界遮蔽電極、酸化物ステッ
プ、或いはチャネルストップ拡散によって電荷移送チャ
ネルの中に横方向に閉じ込められるかも知れない。その
ような方法は、平明と簡単のために、図面の中に示され
ていない。

【００２８】提供する公開する事実を読んで、当業者に
はこれ以外の変更が明らかであろう。そのような変更に
は設計、標本化装置及び方法の製造及び使用、そしてそ
れの構成部品に既に知られているほかの特徴を包含する
かも知れない、そしてそれは此の中に記述されている既
に特徴とすることの代わりに或いは付加して用いられる
かも知れない。請求には、特徴の特有の組合せをこの出
願の中に明確に述べられてしまっているけれども、当出
願の公開する事実の範囲は、どんな新しい特徴或いはこ
のなかで明白に或いは絶対的に公開される特徴のどのよ
うな新しい組み合わせ或いはそれのどのような一般化、
それはどのような請求が現在請求した同じ発明に関連す
るかしないか、そしてそれは当発明を為す時の同じ技術
的問題のいくらか或いは全てを緩和するかしないかをも
亦含むことを理解すべきである。この結果出願者は本出
願或いはそれから導き出される如何なる更に進んだ出願
を遂行する間にはそのような特徴及び或いはそのような
特徴の組み合わせについて明確に述べられるかもしれな
いという注意を与える。

【図面の簡単な説明】

【図１】図１は、従来の技術による既知の装置及びその
動作中の各段階を示す図である。

【図２】図２は、本発明の第１の実施例及びその動作中
の各段階を対応して示す図である。

【図３】図３は、本発明の第１の実施例を示す図である
。

【符号の説明】

１　　基板 ２　　基板の主表面 ３　　電気的絶縁層 ４，５，６　　１番目、２番目、３番目のゲート電極７
　　チャネル領域 ８　　メータリング・ポテンシャル・ウェル９，１５　
　１番目、２番目の電位障壁１０　　電荷担体ソース領
域 １１　　クロック信号発生器 １２　　直流電圧源 １３　　制御電圧発生器 １４　　アナログ入力信号源 ２０　　４番目のゲート電極 ２１　　３番目の電位障壁

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　アナログ信号電圧を標本化して、その
   大きさが継起的な標本を代表している電荷の束を供給す
   るための標本化装置であって、所与の導電形を持つ半導
   体基板であり且つその表面の内側に表面に隣接して反対
   向きの導電形を持つ電荷担体ソース領域を具えた半導体
   基板と、電荷担体を上記ソース領域から移送するための
   チャネル領域とを有して成り、該チャネル領域は所与の
   導電形又は反対向きの導電形を持ち、またこれの上に絶
   縁的に位置して電荷担体の移送を制御するための複数の
   ゲート電極を持ち、これらの電極は、メータリング・ポ
   テンシャル・ウェルを上記チャネル領域の内部に形成す
   るための１番目のゲート電極と、１番目の電位障壁を上
   記チャネル領域の内部の上記メータリング・ポテンシャ
   ル・ウェルと上記ソース領域との間に形成するための２
   番目のゲート電極と、電荷の束の上記メータリング・ポ
   テンシャル・ウェルから出力点に向かっての移送を制御
   するための３番目のゲート電極とを含み、また、上記１
   番目のゲート電極に結合している上記アナログ信号電圧
   のための入力点を有して成り、更にまた上記アナログ信
   号電圧と共にバイアス電圧を上記１番目のゲート電極に
   加えて上記メータリング・ポテンシャル・ウェルを造り
   出すため、バイアス電圧を上記２番目のゲート電極に加
   えて上記１番目の電位障壁を造り出すため、及びほぼ同
   じ位相を持つクロック信号を上記ソース領域と３番目の
   ゲート電極との双方に与えて、ソース領域の電位と３番
   目のゲート電極の電位とを　（ａ）上記メータリング・
   ポテンシャル・ウェルが上記１番目の電位障壁を越えて
   上記ソース領域の電位により定まるレベルにまで上記ソ
   ース領域からの電荷担体で満たされ且つ上記３番目のゲ
   ート電極が上記電荷担体の上記メータリング・ポテンシ
   ャル・ウェルを離れることを妨げるように働く２番目の
   電位障壁を造り出す値と　（ｂ）上記１番目の電位障壁
   が電荷担体のソース領域からメータリング・ポテンシャ
   ル・ウェルに入ることを妨げるように働き且つ上記３番
   目のゲート電極が電荷担体の上記メータリング・ポテン
   シャル・ウェルを離れることを妨げるように働くいかな
   る電位障壁も最早造り出さない値との間に制御するため
   に、上記ソース領域に結合し且つ上記１番目、２番目及
   び３番目のゲート電極に結合する制御信号発生器を有し
   て成る標本化装置において、上記複数のゲート電極は、
   上記チャネル領域の内部の上記メータリング・ポテンシ
   ャル・ウェルと上記１番目の電位障壁との間に３番目の
   電位障壁を形成するための４番目のゲート電極を含むこ
   とを特徴とし、また、ソース領域と３番目のゲート電極
   とに与えられたクロック信号とはほぼ逆位相で４番目の
   ゲート電極にクロック信号を与えて、上記４番目のゲー
   ト電極の電位を、３番目の電位障壁が上記１番目の電位
   障壁と少なくとも同じ低さにある１番目の値と３番目の
   電位障壁が上記１番目の電位障壁よりも高い２番目の値
   との間に制御するために、上記制御信号発生器は上記４
   番目のゲート電極に結合していることを特徴とする標本
   化装置。
2. 【請求項２】　　上記４番目のゲート電極の長さは、１
   番目のゲート電極及び２番目のゲート電極の長さに較べ
   て小さいことを特徴とする請求項１に記載の標本化装置
   。
3. 【請求項３】　　３番目のゲート電極は、二相電荷移送
   ゲート電極構造の第１電極を構成し、その残りのそれぞ
   れの組は対応するクロック信号を受信するために上記３
   番目のゲート電極と４番目のゲート電極とに接続してい
   ることを特徴とする請求項１又は２に記載の標本化装置
   。
4. 【請求項４】　　アナログ信号電圧を標本化して、その
   大きさが継起的な標本を代表している電荷の束を供給す
   るための標本化の方法であって、所与の導電形を持つ電
   荷担体ソース領域であり且つ反対向きの導電形を持つ半
   導体基板の表面の内側に表面に隣接して設けられた電荷
   担体ソース領域と、上記ソース領域から上記チャネル領
   域を通る電荷担体の移送を制御するために上記基板の内
   部に上記表面に隣接して定義されている所与の導電形又
   は反対向きの導電形を持つ電荷担体移送チャネル領域の
   上に絶縁的に位置する複数のゲート電極とは、次のよう
   なやり方すなわちその深さは上記アナログ信号電圧に依
   存するメータリング・ポテンシャル・ウェルが、上記チ
   ャネル領域内に１番目の上記ゲート電極を用いて造り出
   され、１番目の電位障壁が、上記チャネル領域内に且つ
   上記ウェルと上記ソース領域との間に、２番目の上記ゲ
   ート電極を用いて造り出され、２番目の電位障壁が、上
   記チャネル領域内に且つ上記メータリング・ポテンシャ
   ル・ウェルに隣接して、３番目の上記ゲート電極を用い
   て造り出され、上記ソース領域と上記３番目のゲート電
   極とが、ほぼ同じ位相を持つクロック・パルスにより制
   御されて、それにより交互に　（ａ）上記メータリング
   ・ポテンシャル・ウェルは、上記１番目の電位障壁を越
   えて上記ソース領域のその時の電位により定まる電位レ
   ベルにまで上記ソース領域からの電荷担体で満たされ、
   一方、２番目の電位障壁は、ソース領域からのそのよう
   な担体がウェルを離れることを妨げる程に十分高く維持
   され、また　（ｂ）電荷担体がウェルからソース領域へ
   １番目の電位障壁を越えて引き戻され、ほぼ同時に２番
   目の電位障壁が低くなり、ウェル中に残った電荷担体が
   ウェルを離れて出力点に向かうことを許すと云うやり方
   で制御されて成る方法において、３番目の電位障壁が１
   番目の障壁とウェルとの間に４番目の上記ゲート電極を
   用いて造り出され、また４番目のゲート電極はクロック
   ・パルスにより制御されて、それにより３番目の障壁は
   、２番目の障壁が低くなったり高くなったりするのとほ
   ぼ同時に、交互に高くなったり低くなったりして、上記
   ３番目の障壁の高さは、該３番目の障壁がその低くなっ
   た状態にある時には上記１番目の電位障壁と少なくとも
   同じ低さであり、該３番目の障壁がその高くなった状態
   にある時には上記１番目の電位障壁よりも高くなってい
   ることを特徴とする標本化の方法。