JPH04229662A - 縦型ｍｏｓトランジスタとその製造方法 - Google Patents
縦型ｍｏｓトランジスタとその製造方法Info
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- JPH04229662A JPH04229662A JP3141834A JP14183491A JPH04229662A JP H04229662 A JPH04229662 A JP H04229662A JP 3141834 A JP3141834 A JP 3141834A JP 14183491 A JP14183491 A JP 14183491A JP H04229662 A JPH04229662 A JP H04229662A
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- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
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- H10D62/156—Drain regions of DMOS transistors
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- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
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- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は縦型ＭＯＳトランジスタ
とその製造方法に関し、特に、オン抵抗を下げると共に
ゲート電極のコーナーでの耐圧を上げることのできる縦
型ＭＯＳトランジスタとその製造方法に関するものであ
る。
とその製造方法に関し、特に、オン抵抗を下げると共に
ゲート電極のコーナーでの耐圧を上げることのできる縦
型ＭＯＳトランジスタとその製造方法に関するものであ
る。
【０００２】
【従来の技術】縦型ＭＯＳトランジスタは、高い駆動能
力を備え、かつ基板上の占有面積が少なく高集積度が得
やすいという点で、今後とも期待できるデバイスの一つ
である。図１２に従来の縦型ＭＯＳトランジスタの一例
を示す。これは特開平１−１９２１７４号に記載されて
いるものである。
力を備え、かつ基板上の占有面積が少なく高集積度が得
やすいという点で、今後とも期待できるデバイスの一つ
である。図１２に従来の縦型ＭＯＳトランジスタの一例
を示す。これは特開平１−１９２１７４号に記載されて
いるものである。
【０００３】この従来の縦型ＭＯＳトランジスタは、ｎ
＋ 型の半導体基板１０１上にエピタキシャル成長によ
って形成されたｎ− 型の不純物半導体から成るドレイ
ン領域１０３と、上記ドレイン領域１０３内に設けられ
たＰ型の不純物半導体から成るチャネル領域１０５と、
上記チャネル領域１０５の上方に形成されたｎ＋ 型の
不純物半導体から成るソース領域１０７と、上記ソース
領域１０７、チャネル領域１０５およびドレイン領域１
０３を貫いて形成されたトレンチ１２３内にゲート絶縁
膜１０９を介して設けられたゲート電極１１７と、上記
ゲート電極１１７上に絶縁膜１２１を介して設けられた
ソース電極１１９とを有している。
＋ 型の半導体基板１０１上にエピタキシャル成長によ
って形成されたｎ− 型の不純物半導体から成るドレイ
ン領域１０３と、上記ドレイン領域１０３内に設けられ
たＰ型の不純物半導体から成るチャネル領域１０５と、
上記チャネル領域１０５の上方に形成されたｎ＋ 型の
不純物半導体から成るソース領域１０７と、上記ソース
領域１０７、チャネル領域１０５およびドレイン領域１
０３を貫いて形成されたトレンチ１２３内にゲート絶縁
膜１０９を介して設けられたゲート電極１１７と、上記
ゲート電極１１７上に絶縁膜１２１を介して設けられた
ソース電極１１９とを有している。
【０００４】そして、上記トレンチ１２３内のゲート絶
縁膜１０９は、トレンチ１２３の底面で厚いゲート絶縁
膜１２９となっている。
縁膜１０９は、トレンチ１２３の底面で厚いゲート絶縁
膜１２９となっている。
【０００５】上記構成の縦型ＭＯＳトランジスタは、セ
ル密度すなわち集積度を上げてオン抵抗を小さくするた
めに有利である。ここで、上記トレンチ１２３の底面で
ゲート絶縁膜が厚くなっているが、これは、トレンチの
深さと、オン抵抗および耐圧との関係による。すなわち
、トレンチ深さを深くするとオン抵抗は減少するが耐圧
は低下する。従って、オン抵抗を下げるためにトレンチ
を深くした場合、耐圧が低下してしまい、その低下した
耐圧を所定値（例えば６０Ｖ系を保証する値）まで向上
させるためトレンチ底面でのゲート絶縁膜１２９を厚く
しているものである。
ル密度すなわち集積度を上げてオン抵抗を小さくするた
めに有利である。ここで、上記トレンチ１２３の底面で
ゲート絶縁膜が厚くなっているが、これは、トレンチの
深さと、オン抵抗および耐圧との関係による。すなわち
、トレンチ深さを深くするとオン抵抗は減少するが耐圧
は低下する。従って、オン抵抗を下げるためにトレンチ
を深くした場合、耐圧が低下してしまい、その低下した
耐圧を所定値（例えば６０Ｖ系を保証する値）まで向上
させるためトレンチ底面でのゲート絶縁膜１２９を厚く
しているものである。
【０００６】この従来の縦型ＭＯＳトランジスタの製造
方法は、図１３に示す如くに行われる。先ず、ソース領
域１０７、チャネル領域１０５およびドレイン領域１０
３を貫いて形成されたトレンチ１２３の表面に酸化膜１
２５と窒化膜１２７を形成し、窒化膜１２７はトレンチ
１２３の側面のみを残して除去する（図１３Ａ）。次ぎ
に、全体の熱酸化を行いトレンチ１２３の底部の酸化膜
を厚くし、トレンチ１２３の底面で厚いゲート絶縁膜１
２９（ＬＯＣＯＳ）を得る（図１３Ｂ）。その上で、ポ
リシリコンを埋め込みゲート電極１１７を形成し、ソー
ス電極１１９等の必要な配線を行う（図１３Ｃ）。上述
した縦型ＭＯＳトランジスタの構成は、前述した如くに
耐圧を向上させるべくトレンチ１２３の底面において厚
いゲート酸化膜１２９を得ているためゲート電極の一部
に電界が集中することを防止するのに有利である。すな
わち、ゲート絶縁膜が底部でも薄いと、図１４に示した
等電界面から分かる様に、ゲート電極１１７のコーナー
すなわち、トレンチ１２３のコーナーで電界が集中して
耐圧が低下してしまうのである。図１２に示した従来例
は、上述したトレンチのコーナーでの電界集中を防止す
る様にしたものであるが、以下に述べる如きの欠点があ
った。
方法は、図１３に示す如くに行われる。先ず、ソース領
域１０７、チャネル領域１０５およびドレイン領域１０
３を貫いて形成されたトレンチ１２３の表面に酸化膜１
２５と窒化膜１２７を形成し、窒化膜１２７はトレンチ
１２３の側面のみを残して除去する（図１３Ａ）。次ぎ
に、全体の熱酸化を行いトレンチ１２３の底部の酸化膜
を厚くし、トレンチ１２３の底面で厚いゲート絶縁膜１
２９（ＬＯＣＯＳ）を得る（図１３Ｂ）。その上で、ポ
リシリコンを埋め込みゲート電極１１７を形成し、ソー
ス電極１１９等の必要な配線を行う（図１３Ｃ）。上述
した縦型ＭＯＳトランジスタの構成は、前述した如くに
耐圧を向上させるべくトレンチ１２３の底面において厚
いゲート酸化膜１２９を得ているためゲート電極の一部
に電界が集中することを防止するのに有利である。すな
わち、ゲート絶縁膜が底部でも薄いと、図１４に示した
等電界面から分かる様に、ゲート電極１１７のコーナー
すなわち、トレンチ１２３のコーナーで電界が集中して
耐圧が低下してしまうのである。図１２に示した従来例
は、上述したトレンチのコーナーでの電界集中を防止す
る様にしたものであるが、以下に述べる如きの欠点があ
った。
【０００７】
【発明が解決しようとする課題】すなわち、図１７に拡
大して示す如くに、熱酸化によってトレンチ１２３の底
面の酸化膜を厚くする工程（図１３Ｂ）で、トレンチ１
２３のコーナーにおける酸化膜１３１がバーズピーク構
造となるが、この時、前記トレンチ１２３の側面の窒化
膜１２７を押し上げ、トレンチコーナーにおける酸化膜
１３１に応力が加わり、転移を起こし、上記コーナー部
において電気的パスが起こり易くなり、耐圧が下ってし
まうという問題があった。すなわち、上記トレンチ１２
３のコーナーでの電界の集中という問題が依然として残
っているものであった。
大して示す如くに、熱酸化によってトレンチ１２３の底
面の酸化膜を厚くする工程（図１３Ｂ）で、トレンチ１
２３のコーナーにおける酸化膜１３１がバーズピーク構
造となるが、この時、前記トレンチ１２３の側面の窒化
膜１２７を押し上げ、トレンチコーナーにおける酸化膜
１３１に応力が加わり、転移を起こし、上記コーナー部
において電気的パスが起こり易くなり、耐圧が下ってし
まうという問題があった。すなわち、上記トレンチ１２
３のコーナーでの電界の集中という問題が依然として残
っているものであった。
【０００８】また、従来技術では、窒化膜１２７をトレ
ンチ側面のみに形成しなければならず、引用例の製造法
の場合、これはＲＩＥによって水平面に形成された膜を
除去することで、側面の膜のみを残すことになっている
が、この方法は実際上極めて困難である。というのは、
ＲＩＥの選択性はさほど高くないうえに、トレンチ側面
が正確に垂直にはなっていないため、特別な工夫なしに
は、トレンチ側面の窒化膜もエッチングされてしまうも
のであった。従って、その製造において歩留まりが低下
したり、出来上がったＭＯＳトランジスタの信頼性が低
下したりするものであった。
ンチ側面のみに形成しなければならず、引用例の製造法
の場合、これはＲＩＥによって水平面に形成された膜を
除去することで、側面の膜のみを残すことになっている
が、この方法は実際上極めて困難である。というのは、
ＲＩＥの選択性はさほど高くないうえに、トレンチ側面
が正確に垂直にはなっていないため、特別な工夫なしに
は、トレンチ側面の窒化膜もエッチングされてしまうも
のであった。従って、その製造において歩留まりが低下
したり、出来上がったＭＯＳトランジスタの信頼性が低
下したりするものであった。
【０００９】また、トレンチ側面が傾斜した構造となっ
ているＶ型トレンチにはトレンチ側面の窒化膜が完全に
エッチングされてしまうため適用できない等の不都合が
あった。
ているＶ型トレンチにはトレンチ側面の窒化膜が完全に
エッチングされてしまうため適用できない等の不都合が
あった。
【００１０】本発明は、上述の如き問題点を解決するた
めになされたもので、その目的は十分な耐圧を得ると共
に、オン抵抗を下げることができる縦型ＭＯＳトランジ
スタとその製造方法を提供することである。
めになされたもので、その目的は十分な耐圧を得ると共
に、オン抵抗を下げることができる縦型ＭＯＳトランジ
スタとその製造方法を提供することである。
【００１１】本発明の他の目的は、トレンチのコーナー
における電界の集中を防止することができる縦型ＭＯＳ
トランジスタとその製造方法を提供することである本発
明のさらに他の目的は、高い歩留まりで信頼性の高い縦
型ＭＯＳトランジスタを製造することができる製造方法
を提供することである。
における電界の集中を防止することができる縦型ＭＯＳ
トランジスタとその製造方法を提供することである本発
明のさらに他の目的は、高い歩留まりで信頼性の高い縦
型ＭＯＳトランジスタを製造することができる製造方法
を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成する為に
、本発明の第１の特徴は、縦型ＭＯＳトランジスタにお
いて、半導体基板と、この半導体基板の表面に設けられ
た第１の不純物領域と、この第１の不純物領域の下方に
形成され、これとは反対の導電型をもった第２の不純物
領域と、前記半導体基板の表面から前記第１および第２
の不純物領域域を貫いて、少なくとも前記第２の不純物
領域の底部よりも深く形成されたトレンチと、このトレ
ンチの内部にゲート絶縁膜を介して形成されたゲート電
極とを具備し、前記ゲート絶縁膜が、上記トレンチの底
面とそれに連続した側面の一部とにおいて厚くなってい
ることである。
、本発明の第１の特徴は、縦型ＭＯＳトランジスタにお
いて、半導体基板と、この半導体基板の表面に設けられ
た第１の不純物領域と、この第１の不純物領域の下方に
形成され、これとは反対の導電型をもった第２の不純物
領域と、前記半導体基板の表面から前記第１および第２
の不純物領域域を貫いて、少なくとも前記第２の不純物
領域の底部よりも深く形成されたトレンチと、このトレ
ンチの内部にゲート絶縁膜を介して形成されたゲート電
極とを具備し、前記ゲート絶縁膜が、上記トレンチの底
面とそれに連続した側面の一部とにおいて厚くなってい
ることである。
【００１３】本発明の第２の特徴は、縦型ＭＯＳトラン
ジスタにおいて、半導体基板と、この半導体基板の表面
に設けられた第１の不純物領域と、この第１の不純物領
域の下方に形成され、これとは反対の導電型をもった第
２の不純物領域と、前記半導体基板の表面から前記第１
および第２の不純物領域を貫いて、少なくとも前記第２
の不純物領域の底部よりも深く形成されたトレンチと、
このトレンチの底部に第１のゲート絶縁膜を介して形成
された第１のゲート電極と、上記トレンチ内の上記第１
のゲート電極の上部に第２のゲート絶縁膜を介して形成
された第２のゲート電極とを具備し、少なくとも上記第
１のゲート絶縁膜が上記第２のゲート絶縁膜よりも厚く
構成されていることである。
ジスタにおいて、半導体基板と、この半導体基板の表面
に設けられた第１の不純物領域と、この第１の不純物領
域の下方に形成され、これとは反対の導電型をもった第
２の不純物領域と、前記半導体基板の表面から前記第１
および第２の不純物領域を貫いて、少なくとも前記第２
の不純物領域の底部よりも深く形成されたトレンチと、
このトレンチの底部に第１のゲート絶縁膜を介して形成
された第１のゲート電極と、上記トレンチ内の上記第１
のゲート電極の上部に第２のゲート絶縁膜を介して形成
された第２のゲート電極とを具備し、少なくとも上記第
１のゲート絶縁膜が上記第２のゲート絶縁膜よりも厚く
構成されていることである。
【００１４】本発明の第３の特徴は、縦型ＭＯＳトラン
ジスタにおいて、半導体基板と、この半導体基板の表面
に設けられた第１の不純物領域と、この第１の不純物領
域の下方に形成され、これとは反対の導電型をもった第
２の不純物領域と、前記半導体基板の表面から前記第１
および第２の不純物領域を貫いて、少なくとも前記第２
の不純物領域の底部よりも深く形成されたトレンチと、
このトレンチの底部に第１のゲート絶縁膜を介して形成
されたフローティングゲート電極と、このフローティン
グゲート電極の上部にキャパシタンス用絶縁膜を介して
形成され、前記第１および第２の不純物領域に第２のゲ
ート絶縁膜を挟んで隣接する主ゲート電極とを具備し、
上記第１のゲート絶縁膜が上記第２のゲート絶縁膜より
厚く構成されていることである。
ジスタにおいて、半導体基板と、この半導体基板の表面
に設けられた第１の不純物領域と、この第１の不純物領
域の下方に形成され、これとは反対の導電型をもった第
２の不純物領域と、前記半導体基板の表面から前記第１
および第２の不純物領域を貫いて、少なくとも前記第２
の不純物領域の底部よりも深く形成されたトレンチと、
このトレンチの底部に第１のゲート絶縁膜を介して形成
されたフローティングゲート電極と、このフローティン
グゲート電極の上部にキャパシタンス用絶縁膜を介して
形成され、前記第１および第２の不純物領域に第２のゲ
ート絶縁膜を挟んで隣接する主ゲート電極とを具備し、
上記第１のゲート絶縁膜が上記第２のゲート絶縁膜より
厚く構成されていることである。
【００１５】本発明の第４の特徴は、縦型ＭＯＳトラン
ジスタの製造方法にして、半導体基板の表面に第１の不
純物領域と、この第１の不純物領域の下方に位置しこれ
とは反対の導電型をもった第２の不純物領域とを形成す
る工程と、前記半導体基板の表面から前記第１および第
２の不純物領域を貫いて、少なくとも前記第２の不純物
領域の底部よりも深く延びたトレンチを形成する工程と
、ゲート絶縁膜が上記トレンチの底面とそれに連続した
側面の一部とにおいて厚くなる様に上記トレンチ内にゲ
ート絶縁膜を介してゲート電極を形成する工程とを有す
ることである。
ジスタの製造方法にして、半導体基板の表面に第１の不
純物領域と、この第１の不純物領域の下方に位置しこれ
とは反対の導電型をもった第２の不純物領域とを形成す
る工程と、前記半導体基板の表面から前記第１および第
２の不純物領域を貫いて、少なくとも前記第２の不純物
領域の底部よりも深く延びたトレンチを形成する工程と
、ゲート絶縁膜が上記トレンチの底面とそれに連続した
側面の一部とにおいて厚くなる様に上記トレンチ内にゲ
ート絶縁膜を介してゲート電極を形成する工程とを有す
ることである。
【００１６】本発明の第５の特徴は、縦型ＭＯＳトラン
ジスタの製造方法にして、半導体基板の表面に第１の不
純物領域と、この第１の不純物領域の下方に位置しこれ
とは反対の導電型をもった第２の不純物領域とを形成す
る工程と、前記半導体基板の表面から前記第１および第
２の不純物領域を貫いて、少なくとも前記第２の不純物
領域の底部よりも深く延びたトレンチを形成する工程と
、上記トレンチ内に比較的厚い第１の絶縁膜を形成し、
その第１の絶縁膜の形成されたトレンチ内に導電性物質
を埋め込み、上記トレンチ内において、上記埋め込まれ
た導電性物質の前もって決められた第１の位置よりも上
部および第１の絶縁膜の前もって決められた第２の位置
よりも上部を除去することによって、比較的厚い第１の
ゲート絶縁膜および第１のゲート電極を形成する工程と
、上記トレンチ内の第１のゲート電極の上部およびトレ
ンチの上側部に上記比較的厚い第１のゲート絶縁膜より
も薄い第２の絶縁膜を形成し、その第２の絶縁膜の上部
に導電性物質を形成することによって、比較的薄い第２
のゲート絶縁膜および第２のゲート電極を形成する工程
とを有することを特徴とする。
ジスタの製造方法にして、半導体基板の表面に第１の不
純物領域と、この第１の不純物領域の下方に位置しこれ
とは反対の導電型をもった第２の不純物領域とを形成す
る工程と、前記半導体基板の表面から前記第１および第
２の不純物領域を貫いて、少なくとも前記第２の不純物
領域の底部よりも深く延びたトレンチを形成する工程と
、上記トレンチ内に比較的厚い第１の絶縁膜を形成し、
その第１の絶縁膜の形成されたトレンチ内に導電性物質
を埋め込み、上記トレンチ内において、上記埋め込まれ
た導電性物質の前もって決められた第１の位置よりも上
部および第１の絶縁膜の前もって決められた第２の位置
よりも上部を除去することによって、比較的厚い第１の
ゲート絶縁膜および第１のゲート電極を形成する工程と
、上記トレンチ内の第１のゲート電極の上部およびトレ
ンチの上側部に上記比較的厚い第１のゲート絶縁膜より
も薄い第２の絶縁膜を形成し、その第２の絶縁膜の上部
に導電性物質を形成することによって、比較的薄い第２
のゲート絶縁膜および第２のゲート電極を形成する工程
とを有することを特徴とする。
【００１７】
【作用】上述の如くにゲート絶縁膜が、上記トレンチの
底面とそれに連続した側面の一部とにおいて厚くなって
いる構成としたため、特にトレンチのコーナーでの耐圧
が著しく向上し、トレンチ深さを深くしてオン抵抗を下
げても、電界の集中という問題が防止でき、パンチスル
ー等も防止できるものである。
底面とそれに連続した側面の一部とにおいて厚くなって
いる構成としたため、特にトレンチのコーナーでの耐圧
が著しく向上し、トレンチ深さを深くしてオン抵抗を下
げても、電界の集中という問題が防止でき、パンチスル
ー等も防止できるものである。
【００１８】これは、特に、６０Ｖ系品種のパワーＭＯ
Ｓ低耐圧品に適用する場合に有効となる。
Ｓ低耐圧品に適用する場合に有効となる。
【００１９】
【実施例】図１に、本発明に従う縦型ＭＯＳトランジス
タの一実施例の断面図を示す。このトランジスタはｎ＋
型単結晶シリコン基板１と、この半導体基板上にエピ
タキッシャル成長したｎ− 型の不純物半導体からなる
ドレイン領域３と、この不純物半導体領域３内に設けら
れたｐ型の不純物半導体からなる深さ方向の厚みが１．
５ミクロンのチャネル領域５と、その上方に形成された
ｎ＋ 型の不純物半導体からなる深さ方向の厚みが０．
５ミクロンのソース領域７と、これらを貫いて形成され
たトレンチ２３と、このトレンチ２３内部に比較的厚い
第１のゲート絶縁膜９を介して上記ソース領域７の上部
にまで伸びる様に形成されたフローティングゲート電極
すなわち第１のゲート電極１１と、このフローティング
ゲート電極１１およびフローティングゲート電極１１の
約上半分とトレンチ２３の側壁との間においてキャパシ
タンス用絶縁膜１３を介して形成され、前記チャネル領
域５とソース領域７に比較的薄い第２のゲート絶縁膜１
５によって絶縁されて隣接する主ゲート電極すなわち第
２のゲート電極１７とからなっている。ここで、第１の
ゲート絶縁膜９の厚みは０．５〜１．５ミクロン、例え
ば０．８ミクロンであり、第２のゲート絶縁膜１５の厚
みはこれよりもずっと薄く３００〜１０００オングスト
ローム、例えば５００オングストロームに選ばれている
。一般には、第１のゲート絶縁膜９は第２のゲート絶縁
膜１５より、１０倍以上又は２０００オングストローム
以上厚くするのが好ましい。また、ここで、上記第１の
ゲート絶縁膜９の上端はドレイン領域３の内部にあって
前記第１のゲート電極１１の下端から上方へ所定距離Ｘ
おいた位置となっている。この場合、所定距離Ｘは３μ
ｍとなっている。
タの一実施例の断面図を示す。このトランジスタはｎ＋
型単結晶シリコン基板１と、この半導体基板上にエピ
タキッシャル成長したｎ− 型の不純物半導体からなる
ドレイン領域３と、この不純物半導体領域３内に設けら
れたｐ型の不純物半導体からなる深さ方向の厚みが１．
５ミクロンのチャネル領域５と、その上方に形成された
ｎ＋ 型の不純物半導体からなる深さ方向の厚みが０．
５ミクロンのソース領域７と、これらを貫いて形成され
たトレンチ２３と、このトレンチ２３内部に比較的厚い
第１のゲート絶縁膜９を介して上記ソース領域７の上部
にまで伸びる様に形成されたフローティングゲート電極
すなわち第１のゲート電極１１と、このフローティング
ゲート電極１１およびフローティングゲート電極１１の
約上半分とトレンチ２３の側壁との間においてキャパシ
タンス用絶縁膜１３を介して形成され、前記チャネル領
域５とソース領域７に比較的薄い第２のゲート絶縁膜１
５によって絶縁されて隣接する主ゲート電極すなわち第
２のゲート電極１７とからなっている。ここで、第１の
ゲート絶縁膜９の厚みは０．５〜１．５ミクロン、例え
ば０．８ミクロンであり、第２のゲート絶縁膜１５の厚
みはこれよりもずっと薄く３００〜１０００オングスト
ローム、例えば５００オングストロームに選ばれている
。一般には、第１のゲート絶縁膜９は第２のゲート絶縁
膜１５より、１０倍以上又は２０００オングストローム
以上厚くするのが好ましい。また、ここで、上記第１の
ゲート絶縁膜９の上端はドレイン領域３の内部にあって
前記第１のゲート電極１１の下端から上方へ所定距離Ｘ
おいた位置となっている。この場合、所定距離Ｘは３μ
ｍとなっている。
【００２０】ソース領域７にはソース電極１９が、又主
ゲート電極１７にはゲート制御電極２１が接続される様
に形成されており、ゲート電極１７に正の制御電圧を加
えることによって、チャネルが形成されソース電極１９
と基板１が電気的に接続される。このトランジスタの等
価回路図を模式的に図２に示す。
ゲート電極１７にはゲート制御電極２１が接続される様
に形成されており、ゲート電極１７に正の制御電圧を加
えることによって、チャネルが形成されソース電極１９
と基板１が電気的に接続される。このトランジスタの等
価回路図を模式的に図２に示す。
【００２１】フローティングゲート電極１１は、ゲート
電極１７と基板１との間に、夫々キャパシタＣ１ ，Ｃ
２ を介して接続されている。キャパシタＣ１ および
キャパシタＣ２ は、夫々第１のゲート絶縁膜９と第２
のゲート絶縁膜１５を横切って形成されるので、これら
の厚みが反映してＣ１ 《Ｃ２ となっている。従って
、フローティングゲート電極１１の電位は主ゲート電位
１７の電位に近い値となり、このトランジスタの駆動に
於いてはやはりチャネルの形成に寄与する。
電極１７と基板１との間に、夫々キャパシタＣ１ ，Ｃ
２ を介して接続されている。キャパシタＣ１ および
キャパシタＣ２ は、夫々第１のゲート絶縁膜９と第２
のゲート絶縁膜１５を横切って形成されるので、これら
の厚みが反映してＣ１ 《Ｃ２ となっている。従って
、フローティングゲート電極１１の電位は主ゲート電位
１７の電位に近い値となり、このトランジスタの駆動に
於いてはやはりチャネルの形成に寄与する。
【００２２】そして、この実施例では、第１のゲート絶
縁膜９がトレンチ２３の底面およびそれに連続した側面
の一部で厚くなっているため、トレンチコーナーでの耐
圧が著しく向上する。
縁膜９がトレンチ２３の底面およびそれに連続した側面
の一部で厚くなっているため、トレンチコーナーでの耐
圧が著しく向上する。
【００２３】次に、図３Ａ〜図５Ｃを参照しつつ、この
トランジスタの製造工程を説明する。
トランジスタの製造工程を説明する。
【００２４】先ず、図３Ａに示したようにｎ＋ 型単結
晶シリコン半導体基板１の表面にｎ− 型シリコン半導
体層３をエピタキッシャル成長させる。この層３内に、
通常の拡散技術を用いて、ｐ＋ 型半導体領域５とｎ＋
型半導体領域７を形成する。夫々深さ方向の厚みは０
．５ミクロン、１．５ミクロンである。この二つの領域
５，７を貫いて、半導体層３内の一部に達するトレンチ
２３をＲＩＥ等の異方性エッチングを用いて幅２ミクロ
ン、深さ３．０ミクロンまで形成する（図３Ｂ）。次に
、図３Ｃに示した様に、トレンチ２３の内部を含めて、
熱酸化によって、厚い（約８０００オングストローム）
酸化シリコン膜２５を形成する。次に、トレンチ２３の
内部にＬＰ・ＣＶＤ法によりポリシリコン２７を埋め込
み、エッチバックによってソース領域７の上端の位置ま
でを残してその上部を除去する（図４Ａ）。これにより
、第１のゲート電極すなわちフローティングゲート電極
１１が形成される。
晶シリコン半導体基板１の表面にｎ− 型シリコン半導
体層３をエピタキッシャル成長させる。この層３内に、
通常の拡散技術を用いて、ｐ＋ 型半導体領域５とｎ＋
型半導体領域７を形成する。夫々深さ方向の厚みは０
．５ミクロン、１．５ミクロンである。この二つの領域
５，７を貫いて、半導体層３内の一部に達するトレンチ
２３をＲＩＥ等の異方性エッチングを用いて幅２ミクロ
ン、深さ３．０ミクロンまで形成する（図３Ｂ）。次に
、図３Ｃに示した様に、トレンチ２３の内部を含めて、
熱酸化によって、厚い（約８０００オングストローム）
酸化シリコン膜２５を形成する。次に、トレンチ２３の
内部にＬＰ・ＣＶＤ法によりポリシリコン２７を埋め込
み、エッチバックによってソース領域７の上端の位置ま
でを残してその上部を除去する（図４Ａ）。これにより
、第１のゲート電極すなわちフローティングゲート電極
１１が形成される。
【００２５】次に、酸化シリコン膜２５を、ドレイン領
域３の内部の所定位置より下の部分を残してその上部を
除去する（図４Ｂ）。これにより、比較的に厚い第１の
ゲート絶縁膜（約８０００オングストローム）９が形成
される。これは、フッ化アンモニウムを用いたウエット
エッチングで行う。
域３の内部の所定位置より下の部分を残してその上部を
除去する（図４Ｂ）。これにより、比較的に厚い第１の
ゲート絶縁膜（約８０００オングストローム）９が形成
される。これは、フッ化アンモニウムを用いたウエット
エッチングで行う。
【００２６】次に、ポリシリコン１１の露出している部
分を含めトレンチ２３の内面と、ソース領域７の表面を
熱酸化して薄い酸化シリコン膜２９（約５００オングス
トローム）を形成する（図４Ｃ）。これにより、キャパ
シタンス用絶縁膜１３および薄い第２のゲート絶縁膜１
５（約５００オングストローム）が形成される。
分を含めトレンチ２３の内面と、ソース領域７の表面を
熱酸化して薄い酸化シリコン膜２９（約５００オングス
トローム）を形成する（図４Ｃ）。これにより、キャパ
シタンス用絶縁膜１３および薄い第２のゲート絶縁膜１
５（約５００オングストローム）が形成される。
【００２７】トレンチ２３の内部も含め、全体にポリシ
リコン膜３１をＬＰ・ＣＶＤで５０００オングストロー
ム形成し、表面を熱酸化し酸化シリコン膜３３を０．１
ミクロン形成する（図５Ａ）。この上に再度、ポリシリ
コン膜３５を１ミクロン形成し（図５Ｂ）、トレンチ内
の部分を除いてエッチングで除去する。この際、酸化シ
リコン膜３３の存在によって、ポリシリコン膜３１はそ
のまま残る。この酸化シリコン膜３３を従来のフォトリ
ソグラフィでパターニングして、これをマスクにポリシ
リコン膜３１をパターンニングする（図５Ｃ）。これに
より、第２のゲート電極１７が形成される。これに、従
来の方法にて、ゲート制御電極２１とソース電極１９を
形成して、トランジスタが完成する（図１）。
リコン膜３１をＬＰ・ＣＶＤで５０００オングストロー
ム形成し、表面を熱酸化し酸化シリコン膜３３を０．１
ミクロン形成する（図５Ａ）。この上に再度、ポリシリ
コン膜３５を１ミクロン形成し（図５Ｂ）、トレンチ内
の部分を除いてエッチングで除去する。この際、酸化シ
リコン膜３３の存在によって、ポリシリコン膜３１はそ
のまま残る。この酸化シリコン膜３３を従来のフォトリ
ソグラフィでパターニングして、これをマスクにポリシ
リコン膜３１をパターンニングする（図５Ｃ）。これに
より、第２のゲート電極１７が形成される。これに、従
来の方法にて、ゲート制御電極２１とソース電極１９を
形成して、トランジスタが完成する（図１）。
【００２８】なお、上記の説明は好ましい実施例につい
て行ったもので、当業者であれば夫々の対応例に応じて
一部を変えたり、追加することは容易に為しえることは
言うまでもない。例えば、上述した第１実施例の場合、
第１のゲート電極１１と第２のゲート電極１７との間に
キャパシタンスが形成されていたが、製造後に上記第１
のゲート電極と第２のゲート電極とを電気的に接続する
こともできる。すなわち、上記第１のゲート電極にコン
タクト電極を設け、メタル配線によって第２のゲート電
極と上記コンタクト電極とを接続することによって達成
できるものである。
て行ったもので、当業者であれば夫々の対応例に応じて
一部を変えたり、追加することは容易に為しえることは
言うまでもない。例えば、上述した第１実施例の場合、
第１のゲート電極１１と第２のゲート電極１７との間に
キャパシタンスが形成されていたが、製造後に上記第１
のゲート電極と第２のゲート電極とを電気的に接続する
こともできる。すなわち、上記第１のゲート電極にコン
タクト電極を設け、メタル配線によって第２のゲート電
極と上記コンタクト電極とを接続することによって達成
できるものである。
【００２９】また、図３Ｂ〜図４Ｂに示す製造工程にお
いて、トレンチ２３の深さ、ポリシリコン２７、すなわ
ち第１のゲート電極１１の上端の位置、および第１のゲ
ート絶縁膜９の上端の位置は、対応例に応じてさまざま
に変えることができる。すなわち、図６および図７の概
略図に示す如くに、トレンチの深さをｎ− 型のドレイ
ン領域３を貫いて、ｎ＋ 型のシリコン基板１に達する
様にしても良い。この図６および図７の変形例の条件と
して、第１のゲート絶縁膜９の上端の位置は上記基板１
の上端から１ミクロンより大きい値とする。この変形例
の場合、ＲＡ積（オン抵抗）を小さく、耐圧を向上させ
るためＵＭＯＳＦＥＴのゲート酸化膜厚を部分的にかえ
た構造を考える。そして、第２ゲート酸化膜とトレンチ
深さをパラメータに、Ｖｄｓ耐圧、ＲＡ積、Ｃｇｓ（ゲ
ート・ドレイン）容量を求める。パラメータ範囲として
は、第２ゲート酸化膜厚が２０００オングストローム，
３０００オングストローム，４０００オングストローム
のときのトレンチ深さは１０．５ｕｍとする。また、ト
レンチ深さはＶｄｓ耐圧８０Ｖから得られる第２ゲート
酸化膜厚を使って８ｕｍ，１０ｕｍ，１２ｕｍとする。 そして、上記条件において、この図６および図７に示す
変形例と図８に示す従来の縦型ＭＯＳトランジスタの概
略デバイス構造とのオン抵抗および耐圧を実験比較した
場合の結果を図９〜図１２に示す。
いて、トレンチ２３の深さ、ポリシリコン２７、すなわ
ち第１のゲート電極１１の上端の位置、および第１のゲ
ート絶縁膜９の上端の位置は、対応例に応じてさまざま
に変えることができる。すなわち、図６および図７の概
略図に示す如くに、トレンチの深さをｎ− 型のドレイ
ン領域３を貫いて、ｎ＋ 型のシリコン基板１に達する
様にしても良い。この図６および図７の変形例の条件と
して、第１のゲート絶縁膜９の上端の位置は上記基板１
の上端から１ミクロンより大きい値とする。この変形例
の場合、ＲＡ積（オン抵抗）を小さく、耐圧を向上させ
るためＵＭＯＳＦＥＴのゲート酸化膜厚を部分的にかえ
た構造を考える。そして、第２ゲート酸化膜とトレンチ
深さをパラメータに、Ｖｄｓ耐圧、ＲＡ積、Ｃｇｓ（ゲ
ート・ドレイン）容量を求める。パラメータ範囲として
は、第２ゲート酸化膜厚が２０００オングストローム，
３０００オングストローム，４０００オングストローム
のときのトレンチ深さは１０．５ｕｍとする。また、ト
レンチ深さはＶｄｓ耐圧８０Ｖから得られる第２ゲート
酸化膜厚を使って８ｕｍ，１０ｕｍ，１２ｕｍとする。 そして、上記条件において、この図６および図７に示す
変形例と図８に示す従来の縦型ＭＯＳトランジスタの概
略デバイス構造とのオン抵抗および耐圧を実験比較した
場合の結果を図９〜図１２に示す。
【００３０】また、他の例として、図１３に示す如くに
、第１実施例を変形して、第１ゲート電極１１の上端の
位置を低くし、さらに第１のゲート絶縁膜９の上端の位
置を上げる様に構成することもできる。
、第１実施例を変形して、第１ゲート電極１１の上端の
位置を低くし、さらに第１のゲート絶縁膜９の上端の位
置を上げる様に構成することもできる。
【００３１】また、図３Ａ〜図５Ｃに示した製法は、実
質的にそのままＶ型トレンチを持ったトランジスタにも
応用可能である。
質的にそのままＶ型トレンチを持ったトランジスタにも
応用可能である。
【００３２】
【発明の効果】上述の如くに本発明によれば、ゲート絶
縁膜が上記トレンチの底面とそれに連続した側面の一部
とにおいて厚くなっている構造としたため、特にトレン
チのコーナーでの耐圧が著しく向上し、トレンチ深さを
深くしてオン抵抗を下げても、電界の集中と言う問題が
防止でき、パンチスルー等も防止できるものである。
縁膜が上記トレンチの底面とそれに連続した側面の一部
とにおいて厚くなっている構造としたため、特にトレン
チのコーナーでの耐圧が著しく向上し、トレンチ深さを
深くしてオン抵抗を下げても、電界の集中と言う問題が
防止でき、パンチスルー等も防止できるものである。
【００３３】これは、特に、６０Ｖ系品種のパワーＭＯ
Ｓ低耐圧品に適用する場合に有効となる。
Ｓ低耐圧品に適用する場合に有効となる。
【図１】本発明に従う縦型ＭＯＳトランジスタの一実施
例の断面図である。
例の断面図である。
【図２】図１に示す縦型ＭＯＳトランジスタの等価回路
図である。
図である。
【図３】図１に示す縦型ＭＯＳトランジスタの製造工程
図である。
図である。
【図４】図１に示す縦型ＭＯＳトランジスタの製造工程
図である。
図である。
【図５】図１に示す縦型ＭＯＳトランジスタの製造工程
図である。
図である。
【図６】図１に示す実施例の変形例の概略構成図である
。
。
【図７】図１に示す実施例の変形例の概略構成図である
。
。
【図８】従来の縦型ＭＯＳトランジスタの概略構成図で
ある。
ある。
【図９】図６および図７に示す変形例と図８に示す従来
例との実験比較結果を示す図である。
例との実験比較結果を示す図である。
【図１０】図６および図７に示す変形例と図８に示す従
来例との実験比較結果を示す図である。
来例との実験比較結果を示す図である。
【図１１】図６および図７に示す変形例と図８に示す従
来例との実験比較結果を示す図である。
来例との実験比較結果を示す図である。
【図１２】図６および図７に示す変形例と図８に示す従
来例との実験比較結果を示す図である。
来例との実験比較結果を示す図である。
【図１３】図１に示す実施例のさらに他の変形例の構成
図てある。
図てある。
【図１４】従来の縦型ＭＯＳトランジスタの断面図であ
る。
る。
【図１５】図１４に示す従来の縦型ＭＯＳトランジスタ
の製造工程を示す図である。
の製造工程を示す図である。
【図１６】図１４に示す従来の縦型ＭＯＳトランジスタ
のトレンチコーナーでの電界の集中を説明する図である
。
のトレンチコーナーでの電界の集中を説明する図である
。
【図１７】図１５に示す従来の縦型ＭＯＳトランジスタ
の製造工程における問題点を説明する図である。
の製造工程における問題点を説明する図である。
１ シリコン基板
３ ドレイン領域
５ チャンネル領域
７ ソース領域
９ 第１のゲート絶縁膜
１１ フローティングゲート電極
１５ 第２のゲート絶縁膜
１７ 第２のゲート電極
１９ ソース電極
２１ ゲート制御電極
Claims (19)
- 【請求項１】 縦型ＭＯＳトランジスタにして、半導
体基板と、前記半導体基板の表面に設けられた第１の不
純物領域と、前記第１の不純物領域の下方に形成された
第２の不純物領域と、前記半導体基板の表面から少なく
とも前記第１の不純物領域を貫いて形成されたトレンチ
と、前記トレンチの内部にゲート絶縁膜を介して形成さ
れたゲート電極と、を具備し、前記ゲート絶縁膜が前記
トレンチの底面とその底面に連続した側面の一部とにお
いて厚くなっていることを特徴とする縦型ＭＯＳトラン
ジスタ。 - 【請求項２】 前記第２の不純物領域が、前記第１不
純物領域とは逆の導電型を有していることを特徴とする
請求項１に記載の縦型ＭＯＳトランジスタ。 - 【請求項３】 前記トレンチが、前記第１および第２
の不純物領域を貫いて、前記第２の不純物領域の底部よ
りも深く形成されていることを特徴とする請求項２に記
載の縦型ＭＯＳトランジスタ。 - 【請求項４】 前記トレンチが、前記半導体基板に達
するまでの深さで形成されていることを特徴とする請求
項３に記載の縦型ＭＯＳトランジスタ。 - 【請求項５】 縦型ＭＯＳトランジスタにして、半導
体基板と、前記半導体基板の表面に設けられた第１の不
純物領域と、前記第１の不純物領域の下方に形成され、
前記第１の不純物領域とは反対の導電型を持った第２の
不純物領域と、前記半導体基板の表面から前記第１およ
び第２の不純物領域を貫いて、少なくとも前記第２の不
純物領域の底部よりも深く形成されたトレンチと、前記
トレンチの底部に第１のゲート絶縁膜を介して形成され
た第１のゲート電極と、上記トレンチ内の上記第１のゲ
ート電極の上部において第２のゲート絶縁膜を介して形
成された第２のゲート電極と、を具備し、少なくとも上
記第１のゲート絶縁膜が上記第２のゲート絶縁膜よりも
厚く構成されていることを特徴とする縦型ＭＯＳトラン
ジスタ。 - 【請求項６】 前記トレンチが、前記半導体基板に達
するまでの深さで形成されていることを特徴とする請求
項５に記載の縦型ＭＯＳトランジスタ。 - 【請求項７】 前記第１のゲート電極と第２のゲート
電極との間にキャパシタンス用絶縁膜が形成されている
ことを特徴とする請求項５に記載の縦型ＭＯＳトランジ
スタ。 - 【請求項８】 前記第１のゲート電極と第２のゲート
電極とが電気的に接続されていることを特徴とする請求
項５に記載の縦型ＭＯＳトランジスタ。 - 【請求項９】 縦型ＭＯＳトランジスタにして、半導
体基板と、前記半導体基板の表面に設けられた第１の不
純物領域と、前記第１の不純物領域の下方に形成され、
これとは反対の導電型をもった第２の不純物領域と、前
記半導体基板の表面から前記第１および第２の不純物領
域を貫いて、少なくとも前記第２の不純物領域の底部よ
りも深く形成されたトレンチと、前記トレンチの底部に
第１のゲート絶縁膜を介して形成されたフローティング
ゲート電極と、前記フローティングゲート電極の上部に
キャパシタンス用絶縁膜を介して形成され、前記第１お
よび第２の不純物領域に第２のゲート絶縁膜を挟んで隣
接する主ゲート電極と、を具備し、上記第１のゲート絶
縁膜が上記第２のゲート絶縁膜より厚く構成されている
ことを特徴とする縦型ＭＯＳトランジスタ。 - 【請求項１０】 前記トレンチが、前記半導体基板に
達するまでの深さで形成されていることを特徴とする請
求項９に記載の縦型ＭＯＳトランジスタ。 - 【請求項１１】 前記第１のゲート電極と第２のゲー
ト電極とが電気的に接続されていることを特徴とする請
求項９に記載の縦型ＭＯＳトランジスタ。 - 【請求項１２】 縦型ＭＯＳトランジスタの製造方法
にして、半導体基板の表面に第１の不純物領域と、この
第１の不純物領域の下方に位置しこれとは反対の導電型
をもった第２の不純物領域とを形成する工程と、前記半
導体基板の表面から前記第１および第２の不純物領域を
貫いて、少なくとも前記第２の不純物領域の底部よりも
深く延びたトレンチを形成する工程と、ゲート絶縁膜が
上記トレンチの底面とそれに連続した側面の一部とにお
いて厚くなる様に、上記トレンチ内にゲート絶縁膜を介
してゲート電極を形成する工程とを具備することを特徴
とする縦型ＭＯＳトランジスタの製造方法。 - 【請求項１３】 前記トレンチが、前記半導体基板に
達するまでの深さで形成されていることを特徴とする請
求項１２に記載の縦型ＭＯＳトランジスタの製造方法。 - 【請求項１４】 縦型ＭＯＳトランジスタの製造方法
にして、半導体基板の表面に第１の不純物領域と、この
第１の不純物領域の下方に位置しこれとは反対の導電型
をもった第２の不純物領域とを形成する工程と、前記半
導体基板の表面から前記第１および第２の不純物領域を
貫いて、少なくとも前記第２の不純物領域の底部よりも
深く延びたトレンチを形成する工程と、上記トレンチ内
に比較的厚い第１の絶縁膜を形成し、その第１の絶縁膜
の形成されたトレンチ内に導電性物質を埋め込み、上記
トレンチ内において、上記埋め込まれた導電性物質の前
もって決められた第１の位置よりも上部および第１の絶
縁膜の前もって決められた第２の位置よりも上部を除去
することによって、比較的厚い第１のゲート絶縁膜およ
び第１のゲート電極を形成する工程と、上記トレンチ内
の第１のゲート電極の上部およびトレンチの上側部に上
記比較的厚い第１のゲート絶縁膜よりも薄い第２の絶縁
膜を形成し、その第２の絶縁膜の上部に導電性物質を形
成することによって、比較的薄い第２のゲート絶縁膜お
よび第２のゲート電極を形成する工程とを具備すること
を特徴とする縦型ＭＯＳトランジスタの製造方法。 - 【請求項１５】 前記埋め込まれた導電性物質の前も
って決められた第１の位置が、ほぼ前記第１の不純物領
域の上面と一致することを特徴とする請求項１４に記載
の縦型ＭＯＳトランジスタの製造方法。 - 【請求項１６】 前記第１の絶縁膜の前もって決めら
れた第２の位置が、前記第２の不純物領域より下端位置
と前記第１のゲート電極の下端から上方へ所定距離おい
た位置との間であることを特徴とする請求項１５に記載
の縦型ＭＯＳトランジスタの製造方法。 - 【請求項１７】 前記トレンチが、前記半導体基板に
達するまでの深さで形成されていることを特徴とする請
求項１５に記載の縦型ＭＯＳトランジスタの製造方法。 - 【請求項１８】 前記第１のゲート電極と第２のゲー
ト電極との間にキャパシタンス用絶縁膜が形成されてい
ることを特徴とする請求項１５に記載の縦型ＭＯＳトラ
ンジスタの製造方法。 - 【請求項１９】 前記第１のゲート電極と第２のゲー
ト電極とが電気的に接続されていることを特徴とする請
求項１５に記載の縦型ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141834A JP2753155B2 (ja) | 1990-06-13 | 1991-06-13 | 縦型ｍｏｓトランジスタとその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-152652 | 1990-06-13 | ||
| JP15265290 | 1990-06-13 | ||
| JP3141834A JP2753155B2 (ja) | 1990-06-13 | 1991-06-13 | 縦型ｍｏｓトランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229662A true JPH04229662A (ja) | 1992-08-19 |
| JP2753155B2 JP2753155B2 (ja) | 1998-05-18 |
Family
ID=26474001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141834A Expired - Fee Related JP2753155B2 (ja) | 1990-06-13 | 1991-06-13 | 縦型ｍｏｓトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753155B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463241A (en) * | 1993-09-01 | 1995-10-31 | Kabushiki Kaisha Toshiba | Insulated-gate semiconductor device with a buried insulation layer |
| JP2002083963A (ja) * | 2000-06-30 | 2002-03-22 | Toshiba Corp | 半導体素子 |
| JP2006511932A (ja) * | 2002-08-23 | 2006-04-06 | フェアチャイルド・セミコンダクター・コーポレーション | ミラー容量及びスイッチング損失を低減するために改良されたｍｏｓゲートを有する装置およびその製造方法 |
| JP2007165380A (ja) * | 2005-12-09 | 2007-06-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7834407B2 (en) | 2005-05-20 | 2010-11-16 | Renesas Electronics Corporation | Semiconductor device |
| JP2011055017A (ja) * | 2010-12-17 | 2011-03-17 | Toshiba Corp | 半導体装置 |
| JP2012164916A (ja) * | 2011-02-09 | 2012-08-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN104247026A (zh) * | 2012-04-19 | 2014-12-24 | 株式会社电装 | 碳化硅半导体装置及其制造方法 |
| JP2024043638A (ja) * | 2022-09-20 | 2024-04-02 | 株式会社東芝 | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167373A (ja) * | 1984-02-09 | 1985-08-30 | Matsushita Electronics Corp | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| JPS61234066A (ja) * | 1985-04-10 | 1986-10-18 | Hitachi Ltd | 半導体装置 |
| JPH0251279A (ja) * | 1988-08-15 | 1990-02-21 | Nec Corp | 縦型電界効果トランジスタ |
-
1991
- 1991-06-13 JP JP3141834A patent/JP2753155B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167373A (ja) * | 1984-02-09 | 1985-08-30 | Matsushita Electronics Corp | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| JPS61234066A (ja) * | 1985-04-10 | 1986-10-18 | Hitachi Ltd | 半導体装置 |
| JPH0251279A (ja) * | 1988-08-15 | 1990-02-21 | Nec Corp | 縦型電界効果トランジスタ |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463241A (en) * | 1993-09-01 | 1995-10-31 | Kabushiki Kaisha Toshiba | Insulated-gate semiconductor device with a buried insulation layer |
| JP2002083963A (ja) * | 2000-06-30 | 2002-03-22 | Toshiba Corp | 半導体素子 |
| JP2006511932A (ja) * | 2002-08-23 | 2006-04-06 | フェアチャイルド・セミコンダクター・コーポレーション | ミラー容量及びスイッチング損失を低減するために改良されたｍｏｓゲートを有する装置およびその製造方法 |
| US8604563B2 (en) | 2005-05-20 | 2013-12-10 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US9478530B2 (en) | 2005-05-20 | 2016-10-25 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US11107912B2 (en) | 2005-05-20 | 2021-08-31 | Renesas Electronics Corporation | Trench gate semiconductor device with dummy gate electrode and manufacturing method of the same |
| US8232610B2 (en) | 2005-05-20 | 2012-07-31 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US10211332B2 (en) | 2005-05-20 | 2019-02-19 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US9837528B2 (en) | 2005-05-20 | 2017-12-05 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US7834407B2 (en) | 2005-05-20 | 2010-11-16 | Renesas Electronics Corporation | Semiconductor device |
| US9013006B2 (en) | 2005-05-20 | 2015-04-21 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US9245973B2 (en) | 2005-05-20 | 2016-01-26 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| JP2007165380A (ja) * | 2005-12-09 | 2007-06-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2011055017A (ja) * | 2010-12-17 | 2011-03-17 | Toshiba Corp | 半導体装置 |
| US9184261B2 (en) | 2011-02-09 | 2015-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device having field plate electrode and method for manufacturing the same |
| JP2012164916A (ja) * | 2011-02-09 | 2012-08-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN104247026A (zh) * | 2012-04-19 | 2014-12-24 | 株式会社电装 | 碳化硅半导体装置及其制造方法 |
| JP2024043638A (ja) * | 2022-09-20 | 2024-04-02 | 株式会社東芝 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
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