JPH04229720A

JPH04229720A - プログラマブル論理装置

Info

Publication number: JPH04229720A
Application number: JP3099321A
Authority: JP
Inventors: Robert D Norman; ロバート・ディ・ノーマン; Sai-Keung Lee; サイ・キュング・リー; Om P Agrawal; オム・ピィ・アグラワル
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-04-30
Filing date: 1991-04-30
Publication date: 1992-08-19
Also published as: ATE145305T1; EP0455428A3; EP0455428A2; DE69123077D1; EP0455428B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】

【０００２】

【発明の分野】この発明はプログラマブル論理装置およ
び遅延線の組合わせに関するものである。

【０００３】

【関連技術の説明】デジタル電子回路設計に対しては、
同期式および非同期式の２つの基本方法がある。同期式
方法はレジスタおよびほかの素子を固定時間期間ごとに
１回クロックすることを伴い、他方非同期式方法におい
ては、クロックがないかまたはに多くのクロックが異な
る時間で動作するかのどちらかである。同期式回路はタ
イミングが常に固定されるので信頼でき、かつ簡単に設
計できるが、いくらかの速度はクロック期間がシステム
における最も遅いコンポーネントのためにセットされな
ければならないため犠牲にされる。非同期式方法におい
ては、ユーザはどんなに最小タイミングが各それぞれの
コンポーネントに対して特定化されても、システムにお
ける各コンポーネントに連続する信号を与え得る。たと
えば、典型的なＤＲＡＭ制御装置設計においては、信号
はまずＤＲＡＭに与えられるべき行アドレスを選択する
ために、マルチプレクサに与えられる。一旦行アドレス
が安定すれば、／ＲＡＳ信号はＤＲＡＭに与えられ得る
。信号はそれから、信号に列アドレスを選択させるため
にマルチプレクサに与えられ、かつ列アドレスが安定す
れば、／ＣＡＳ信号はＤＲＡＭに与えられる。その後は
、ある時間の期間でＤＲＡＭのデータ出力は安定し、か
つデータレジスタにクロックされるだろう。完全な同期
式設計においては、ＤＲＡＭ読出プロセス全体が完了す
るまでにはいくつかのクロックサイクルを必要とするで
あろうし、他方非同期式設計においては、制御信号はず
っと短いタイミングでそれぞれのコンポーネントに与え
られることができ、それによって効果的なＤＲＡＭアク
セス速度は著しく改善する。

【０００４】精密タイミング制御はしばしば、任意に間
隔付けられたタイミング信号を発生するためにタップさ
れた遅延線を用いることにより、非同期式設計において
達成される。遅延線は電気的コンポーネントであり、予
め定められた時間遅延を信号入力から信号出力へ与える
。受動遅延線は通常は、能動コンポーネントを有さない
単純ＬＣ回路網から構成され、他方能動遅延線は信頼度
を向上させ、タイミング信号を方形（ｓｑｕａｒｅ　ｕ
ｐ　）にし、かつ信号減衰を減少させるために能動ドラ
イバを含む。タップされた遅延線はいくつかのタップを
有する遅延線であり、各タップは信号が初めに遅延線入
力に与えられた時から連続的に増加する時間期間で信号
を与える。タップされた遅延線の例は、ダラスセミコン
ダクタ（Ｄａｌｌａｓ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
により製造されたＤＳ１００、ＤＳ１００５、ＤＳ１０
０７およびＤＳ１０１０シリーズのシリコン遅延線であ
る。

【０００５】先行技術の遅延線の１つの問題は、それら
が典型的には製造の際に固定され、かつユーザによって
調整可能ではないということである。標準的な部品で手
に入れられるものとは別の遅延を必要とするユーザはし
たがって、カスタムの遅延線を製造させるか、または最
適でない遅延で満足するかのどちらかでなけれはならな
い。ダラスセミコンダクタは顧客の仕様に従ってそのＤ
Ｓ１００７の遅延時間をセットするであろうが、このセ
ッティングは工場でなされなければならない。ユーザが
フィールドにおいて遅延を変えることができないことは
、設計サイクルを遅くし、かつユーザが変化を必要とす
れば無駄にされる装置を生じ得る。ユーザはまたすべて
の応用をカバーするために種々の異なる遅延線を購入す
ることが必要であり、そのことは開発および製造費用を
増加させる。どの遅延タップがゲートアウトされるべき
かを選択するユーザ−アドレスされたマルチプレクサを
有する固定タップされた遅延線を含む装置が利用可能で
ある。この方法はより柔軟性を提示するがピン集中（ｐ
ｉｎ−ｉｎｔｅｎｓｉｖｅ　）であり、さらに複数個の
異なる遅延された信号を得るためには多数の装置を必要
とする。ユーザ−調整可能なＶＣＯベースのアナログ遅
延発生器もまたあるが、それらは一連の遅延素子よりも
はるかにより複雑で、費用がかかる。

【０００６】先行技術の遅延線の別の問題はそれらが所
望の信号をつくるために外部論理と結合されなければな
らないということである。外部論理は基板のスペースを
無駄にし、既に大きい電流要求を増し、かつ容易に不所
望なスキューを生じ得る。スキューは不所望である、な
ぜならばユーザが最悪の場合の速度パラメータを設計す
るのに、通常はスキューに適応させるために速度指定に
２０−３０％マージンを加えなければならないからであ
る。

【０００７】さらに、第３の問題は現存のタップされた
遅延線が分解能、または総合遅延のどちらかにより制限
されるということである。細かい分解能および限られた
数の出力ピンでは、限られた数のタップしか配置できず
、したがって総合遅延は小さくなるであろう。一方、総
合遅延が長ければ、分解能は荒すぎるかもしれない。したがって、細かい分解能と長い遅延とが所望されれば
通常はいくつかの遅延線装置が必要とされる。多重遅延
線は費用がかかり、スキューを増やし、基板のスペース
および電力消費問題を増すことがあり、かつ単調性（ｍ
ｏｎｏｔｏｎｉｃｉｔｙ）問題を引起こすであろう。

【０００８】

【発明の概要】この発明は先のおよび別の問題を克服す
ることに向けられる。概略で、この発明の１つの局面は
出力回路にエッジトリガフリップフロップを有する単一
チップ上のプログラマブル論理アレイを供給するタップ
された遅延線を含む。フリップフロップは好ましくは多
重セット、多重リセット、エッジトリガセット／リセッ
トフリップフロップを含み、その入力の各々はそれぞれ
のアレイ出力に接続される。好ましくはフリップフロッ
プは各々２つのセットおよび２つのリセット入力を有す
る。エッジトリガ出力を有することは出力信号を遅延線
を下って伝播するパルスの幅から独立させる。それらを
セット／リセットフリップフロップとして有することは
アサート／否定論理の実現化を容易にし、多重セットお
よび多重リセット入力を含むことは１のセットされた（
リセットされた）状態が、次が起こる前にオフされるこ
とを確認する必要をなくす。

【０００９】この発明の別の局面において、タップされ
た遅延はプログラマブル論理アレイを供給し、その出力
は遅延線の入力に供給され得る。遅延線のトリガ入力は
アレイの出力から、または外部ソースからのどちらかか
ら引出すことができ、もしくはそれらのソースの間で選
択可能である。アレイ出力からの遅延線トリガを駆動す
る能力を与えることは、トリガ信号に対して経済的かつ
低いスキュー論理の両方を許容し、かつまた遅延信号を
再循環することを許容する。再循環遅延信号は分解能の
損失をなくして非常に長い遅延を発生するために用いら
れ得る。

【００１０】プログラマブルアレイは好ましくは、プロ
グラマブル組合わせアレイであり、かつ好ましくは固定
ＯＲアレイによって従われるプログラマブルＡＮＤアレ
イである。このことは、遅延線の選択されたタップから
のおよび／またはアレイへの外部入力信号からのタイミ
ング信号の結果として、すべて最小のスキューで、ほぼ
任意の所望の機能のプログラミングを可能にする。

【００１１】遅延線は多数の細かく間隔付けられるタッ
プを有してもよく、かつアレイに供給するある数の出力
を有する遅延線マクロセルに含まれてもよい。遅延線マ
クロセルは、遅延線においてタップがあるよりも少ない
出力を有する。プログラマブル接続アレイはそれから、
遅延線マクロセル出力の任意のものを遅延線の任意の所
望のタップに接続するために設けられてもよい。第２の
遅延線がまた、遅延線マクロセルにおいて含まれてもよ
く、そのタップは付加的な入力を接続アレイに与えるで
あろう。カスケード論理は２つの遅延線を一緒にカスケ
ード、または、選択的に、別々の入力信号を第２の遅延
線のトリガに与えるため遅延線マクロセルに含まれても
よい。第１の遅延線に対するトリガのように、第２の遅
延線に対するトリガは外部ソースから、またはアレイの
出力から選択されてもよい。

【００１２】遅延線出力はアレイに直接に与えられても
よく、またはアレイ駆動回路を介して予め処理されても
よい。アレイ駆動回路は好ましくは、２−入力ＡＮＤゲ
ートを含み、その入力の一方はマクロセル出力の第１の
１つに接続される非反転入力である。他方のＡＮＤゲー
ト入力は反転入力であり、マクロセル出力の第２の１つ
にプログラム可能に接続される。したがって、第２の入
力が第２のマクロセル出力に接続するためにプログラム
されれば、ＡＮＤゲート出力は精密に規定されたウイン
ドゥパルスになるであろう。第２の入力がそのようにプ
ログラムされ、かつ第１のマクロセル出力がＶｃｃ（論
理ハイまたは１）への接続アレイ内でプログラムされれ
ば、ＡＮＤゲートの出力は第２のマクロセル出力上の信
号の反転されたものである。かつＡＮＤゲートの第２の
入力が第２のマクロセル出力から切離されれば、第１の
マクロセル出力は効果的にアレイを直接駆動する。

【００１３】この発明はこの特定の実施例に関して説明
されるであろうし、かつ参照は図面に対してなされるで
あろう。

【００１４】

【実施例の詳細な説明】

図１において示されるのはこの発明に従う装置のブロッ
ク図である。それは単一チップ１０上に製造され、かつ
プログラマブル組合わせ論理アレイ１２と、出力回路１
４と、遅延線マクロセル１６と、アレイ駆動回路１８と
を含む。組合わせアレイ１２は固定ＯＲアレイ２２によ
り従われるプログラマブルＡＮＤアレイ２０を含むが、
ＯＲアレイ２２はその代わりにプログラム可能につくら
れることができる。プログラマブル組合わせ論理アレイ
は、アーキテクチャまたは論理レベルではＡＮＤ／ＯＲ
アレイとして説明されてもよいが、トランジスタレベル
における現実の実現化例はＮＡＮＤ／ＮＡＮＤ、ＮＯＲ
／ＮＯＲまたはいくつかの他の関連の組合わせであって
もよいということが技術において周知である。プログラ
マブル組合わせ論理アレイはまた、その入力上に相補ド
ライバを含んでもよいし、または含まなくてもよい。

【００１５】組合わせアレイ１２への複数個の入力線２
４はパッケージリード２５に接続し、かつＡＮＤアレイ
２０に与えられる前にそれぞれの複数個の相補ドライバ
２６を通過する。ＡＮＤアレイへの他の入力は以下に説
明される。ＯＲアレイ２２は出力回路１４に供給される
複数個の出力を有し、その出力は線２８を介してパッケ
ージリード２９に接続される。出力回路１４はまた、複
数個のフィードバック信号を線３０を介して発生し、Ａ
ＮＤアレイ２０にそれぞれ相補ドライバ３２を介してフ
ィードバックされる。組合わせアレイ１２の別の出力は
、この出力はＡＮＤアレイ２０から直接とられ、出力回
路１４のＩＮＩＴ入力に与えられ、かつ以下に説明され
る機能を実行する。

【００１６】遅延線マクロセル１６は３つの入力および
複数個の出力を有する。遅延線マクロセル１６のＴＲ１
は２：１マルチプレクサ４０に接続され、その一方の入
力４２はＯＲアレイ２２の出力に接続される。マルチプ
レクサ４０の他方の入力は線４４を介してパッケージピ
ン４５に接続され、また相補ドライバ４６を介してＡＮ
Ｄアレイ２０の入力に接続される。マルチプレクサ４０
によってなされた選択は、プログラマブルヒューズ４８
によって制御される。

【００１７】遅延線マクロセル１６への入力ＴＲ２は別
の２：１マルチプレクサ５０の出力に接続され、その一
方の入力５２はＯＲアレイ２２の別の出力に接続される
。マルチプレクサ５０の他方の入力は、線５４を介して
パッケージリード５５に接続され、また相補ドライバ５
６を介してＡＮＤアレイ２０の入力に接続される。マル
チプレクサ５０によってなされた選択はプログラマブル
ヒューズ５８によって制御される。図１の実施例におけ
るすべてのプログラマブルヒューズは実際ＥＥＣＭＯＳ
フローティングゲートセルであるが、ヒューズ、非ヒュ
ーズ、別のフローティングゲート技術、マスクまたはＲ
ＡＭおよびラッチのような揮発性の技術を含むが、それ
に制限されない任意の他の技術がその代わりに用いられ
てもよい。便宜上、すべてのこれらの技術はここでは“
ヒューズ”として称される。さらに、組合わせアレイ１
２の外部の種々の選択がヒューズプログラマブルである
ように示されるが、それらのほとんどはその代わりにア
レイ１２の出力により選択され得る。装置１０上のプロ
グラマブル素子は従来のプログラミング回路９０の使用
を通じてプログラムされる。

【００１８】遅延線マクロセル１６へのＢＬＫ入力はＡ
ＮＤアレイ２０から直接出され、アレイ出力６０に接続
される。（ＢＬＫ入力はその代わりにＯＲゲートの出力
から来ることができるということに注目せよ）。ＢＬＫ
入力の機能は以下に説明される。

【００１９】遅延線マクロセル１６の出力はアレイ駆動
回路１８の入力に接続され、その出力は線６４を介して
ＡＮＤアレイ２０の入力に接続される。遅延線マクロセ
ル１６の出力の１つ、６５はまた３ステートバッファ６
６を介して２方向性パッケージピン６７に接続され、こ
れはまた線７０を介して、かつ相補ドライバ７２を介し
て、ＡＮＤアレイ２０の入力に接続される。プログラマ
ブルヒューズ６８は３ステートバッファ６６の出力の能
動化を制御する。バッファ６６が能動化されれば、パッ
ケージリード６７は直接信号を遅延線マクロセル出力６
５上に出力する。信号はまたＡＮＤアレイ２０にドライ
バ７２を介してフィードバックされる。バッファ６６が
不能化されれば、パッケージリード６７はドライバ７２
を介してＡＮＤアレイへの別の入力になる。

【００２０】組合わせアレイ１２は、ＡＮＤアレイへの
いくつかの相補およびいくつかの非相補入力を有する、
固定ＯＲアレイによって従われるプログラマブルＡＮＤ
アレイとして図１に示される。しかしながら、他のヒュ
ーズ、またはマスクプログラマブル論理構造もまた十分
であるであろう。ＡＮＤ／ＯＲアレイ文脈においてクロ
ックスキューを最小にするために、各和項において用い
られる積項の数を最小にすることが望ましい。また各和
項に与えられる積項の数が積項の間でできるだけ一貫し
たものになることが望ましい。

【００２１】動作において、マルチプレクサ４０は遅延
線マクロセル１６の第１のトリガ入力（ＴＲ１）に与え
るために、パッケージリード４５から直接、またはアレ
イ出力４２からトリガ信号を選択する。ここに示される
選択はヒューズプログラマブルであるが、選択はその代
わりに組合わせアレイ１２の出力に応答し得る。遅延線
マクロセル１６は複数個のシーケンシャルに結合される
能動遅延素子を含み、そこからのタップは遅延線マクロ
セル１６の出力に結合される。遅延線マクロセル１６に
対する好ましい実施例は以下に説明される。遅延線マク
ロセル１６の出力は、それぞれの公知の遅延の後ＴＲ１
入力上の信号を反復する波形である。以下により詳細に
説明されるように、遅延線マクロセル１６はまた第２の
独立遅延線を含み、そのタップはまた遅延線マクロセル
１６の出力に結合され得る。ＴＲ２は第２の遅延線のた
めのトリガ入力である。

【００２２】遅延線マクロセル１６の出力は、組合わせ
アレイ１２の入力への線６４上に与えられる前に、選択
アレイ駆動回路１８を通過する。アレイ駆動回路１８に
対する種々の実施例は以下に説明されるが本質的には、
アレイ駆動回路１８はアレイ１２におけるそれらの有用
性を向上させるために、遅延線マクロセル１６から遅延
された信号のある量の予備処理を与える。

【００２３】遅延線マクロセル１６の１つの出力６５は
、遅延線マクロセル１６から直接出力を与えるために、
パッケージリードに直接３ステートバッファ６６を介し
て経路付けられ得る。この出力は非常に小さいスキュー
を有する、なぜならばそれはリードに与えられる前に最
小量の論理を通過するからであり、かつ過度に時間−感
知可能エッジのために有用である。直接出力はまた遅延
線ＰＬＤを一緒にカスケードするために有用である。Ｘ
ＯＲゲートのような極性選択手段は所望されれば、いく
つかの付加的なスキューの危険を冒してもこの出力経路
に加えられ得る。

【００２４】出力回路１４は好ましくは、複数個のエッ
ジトリガ装置を含み、その出力は有効エッジが組合わせ
アレイ１２の１つの出力から達すれば“アサート”され
、かつ組合わせアレイ１２の異なる出力の有効エッジが
達すれば“否定”される。このようにして、線２８上の
各出力信号のアサートおよび否定の両方のタイミングは
、組合わせアレイ１２における論理により制御され得る
。信号の否定のタイミングが重要でなければ、組合わせ
経路は組合わせアレイ出力を直接、線２８の１つ上の出
力リードの１つに与えるために、出力回路１４に含まれ
てもよい。

【００２５】出力回路１４はまた、組合わせアレイにフ
ィードバックされる信号を線３０上に発生する。フィー
ドバック特徴は、出力信号が現実に過去におけるある点
で否定され、またはアサートされたとき依存されるべき
出力信号のアサートまたは否定を許容する。フィードバ
ック特徴はまた、アレイが遅延線マクロセル１６に与え
られるトリガ信号のタイミングを変えることを許容し、
かつアレイがある状態に基づいて有効遅延を延ばすこと
を許容し、かつ遅延線マクロセルを再びトリガするかど
うか、かついつそうするかを限定する。

【００２６】

【出力回路】図２において、組合わせアレイ１２の一部
分と一緒に出力回路１４の詳細が示される。出力回路１
４は複数個のエッジトリガセット／リセットフリップフ
ロップ１００Ａおよび１００Ｂを含み、各々は２つのエ
ッジトリガセット入力（Ｓ１およびＳ２）および２つの
エッジトリガリセット入力（Ｒ１およびＲ２）ならびに
出力（Ｑ）を有する。セット／リセットフリップフロッ
プ１００Ａへのエッジトリガ入力の各々は、ＯＲアレイ
２２におけるそれぞれのＯＲゲート１０２Ａの出力に接
続され、かつセット／リセットフリップフロップ１００
Ｂへのエッジトリガ入力は、ＯＲアレイ２２におけるそ
れぞれのＯＲゲート１０２Ｂの出力に接続される。ＯＲ
ゲート１０２Ａは各々につき３つの積項を合計し、他方
ＯＲゲート１０２Ｂは各々２つの積項を合計する。図２
において示されない他のものと同様に、セット／リセッ
トフリップフロップ１００Ａおよび１００Ｂの他のエッ
ジトリガ入力はまた、ＯＲアレイ２２における２−およ
び３−入力ＯＲゲートの集まりの出力（図示せず）に接
続される。セット／リセットフリップフロップ１００Ａ
および１００Ｂの各々はまたＩＮＩＴ入力を有し、かつ
ＩＮＩＴ入力のすべては共通に、ＡＮＤアレイ２０の積
項出力３６に接続される。（ＩＮＩＴ入力はまたＯＲゲ
ート出力から来ることができるということを注目せよ）
。積項３６が活性化されれば、フリップフロップ１００
Ａおよび１００Ｂの各々はそのそれぞれのＡＰ／０Ａ０
Ｃ入力上に特定化される値に非同期的に初期設定される
。ＡＰ／０Ａ０Ｃ入力はそれぞれのヒューズ１０４によ
り、フリップフロップ１００Ａおよび１００Ｂの各々に
対して別々に決定される。フリップフロップ１００Ａお
よび１００Ｂの各々のＱ出力は、それぞれのドライバ１
０６Ａおよび１０６Ｂを介してそれぞれのパッケージリ
ード２９に接続される。Ｑ出力はまた線３０を介して、
かつ相補ドライバ３２を介して、ＡＮＤアレイ２０の入
力にフィードバックされる。図２において示されないフ
リップフロップ１００のほかのものはフィードバック信
号を省く。０Ｑはフリップフロップ１００に対して必要
とされない、なぜならば活性ロー出力が所望されれば、
ユーザはセット／リセットフリップフロップのセット入
力のための積項公式を、フリップフロップのリセット入
力のための積項公式と交換し、かつＡＰ／０Ａ０Ｃヒュ
ーズを適当にプログラムすることが必要なだけだからで
ある。他の先行技術の特徴をまた出力回路１４に加え得
るということが注目されるべきである。たとえば、ドラ
イバ１０６Ａおよび１０６Ｂは３ステートにつくられる
ことができ、その能動化はヒューズにより制御されるこ
とができ、かつアレイにフィードバックするためにフリ
ップフロップのＱ出力またはピン２９上の信号のいずれ
かを選択するためにフィードバックマルチプレクサはフ
ィードバック経路３０に配置され得る。

【００２７】セット／リセットフリップフロップの各々
は種々のエッジトリガ入力の間のスキューを最小にする
ために設計される。つまり、Ｑ出力への４つのエッジト
リガ入力のいずれかのエッジからの時間遅延は事実上、
エッジトリガ入力のいずれかに等しい。このようにして
、Ｑ出力上の立下りエッジは立上りエッジと同様に図１
の回路により正確に時間決めされ得る。回路はまた、２
つのトリガエッジが互いに短い時間内で起これば生じる
であろういかなる不確実さをも避けるために、少しの静
止時間を有するように設計される。さらに回路は、Ｑ出
力がローの間に、たとえ他方のセット入力が先行の立上
りエッジからずっとハイであっても、一方のセット入力
の立上りエッジがＱ出力の立上りエッジを引きおこすよ
うに設計される。同様に、Ｑ出力が高い間いずれかのリ
セット入力立上がりエッジは、他のリセット入力が先の
立上りエッジからまだ高くても、Ｑ出力上に立下りエッ
ジを引起こすであろう。先の基準を満たすジュアルエッ
ジトリガセット／リセットフリップフロップは図３に示
される。出力ドライバ１０６Ａおよび１０６Ｂは、立上
がりおよび立下りエッジの間のスキューを最小にするた
めに、最小出力電圧からしきい値電圧への立上り時間が
最大出力電圧からしきい値電圧への立下り時間に等しい
ようにバランスをとるべきである。また、エッジトリガ
出力フリップフロップ上のトリガが、立上りエッジ感知
可能でしかないため、立上りおよび立下りエッジの間の
妥協のため設計されているよりも、立上りエッジのため
組合わせアレイ１２において速度が強調されるべきであ
る。組合わせアレイ１２はまた、アレイ関連スキューを
避けるためにできるだけ速くするべきである。一般に、
装置が速いほどそれが有するであろうスキューは少ない
。

【００２８】多数の他の可能性が出力回路１４に対して
ある。図４は１つの選択を示し、組合わせアレイの２つ
の出力１２０および１２２は、シングル−セット／シン
グル−リセットエッジトリガフリップフロップ１３２の
セットおよびリセット入力にそれぞれ与えられる前に、
それぞれのヒューズ１２８および１３０により制御され
るそれぞれのＸＯＲゲート１２４および１２６によって
初めに選択的に反転される。ＩＮＩＴ入力は組合わせア
レイ１２から与えられ、かつヒューズ１３４はフリップ
フロップ１３２のＡＰ／ＯＡＯＣに結合される。ヒュー
ズ１３４はＩＮＩＴ入力がフリップフロップ１３２のＱ
出力の非同期プリセットとして、またはその非同期クリ
アとして動作するかどうかを選択する。フリップフロッ
プ１３２のＱ出力はドライバ１３６を介してパッケージ
リード２８に与えられる。

【００２９】ＸＯＲゲート１２４および１２６を含むこ
とは、ユーザがセット／リセットフリップフロップの各
エッジトリガ入力に対してトリガする立上がりまたは立
下がりエッジトリガのどちらかを選択することを許容す
る。他方で、それは遅延線出力とエッジトリガフリップ
フロップ入力との間に論理の付加的な層を加える、した
がってスキューの危険を増加させる。組合わせＡＮＤ／
ＯＲアレイ出力上の極性制御はまた、トリガ状態のため
に必要とされる積項の数を減少させるために有用であり
、そのためデモーガン（ＤｅＭｏｒｇａｎ）の定理を用
いることにより、より複雑な論理機能が限られた数の積
項により実現され得る。

【００３０】図５は出力回路１４に対する別の配列を示
し、２Ｔエッジトリガフリップフロップ１４０は、図３
および図４のジュアルまたはシングルエッジトリガセッ
ト／リセットフリップフロップの代わりに用いられてい
る。２Ｔエッジトリガフリップフロップにおいて、トリ
ガ入力のどちらかの立上がりエッジは、他方のＴ入力の
状態にかかわらずＱ出力をトグル動作させる。図４にお
ける配列のように、ヒューズプログラマブルＸＯＲゲー
トはアレイ出力とフリップフロップ１４０のエッジトリ
ガ入力との間に設けられ、ＩＮＩＴ入力は組合わせアレ
イ出力に接続され、ヒューズプログラマブルＡＰ／ＯＡ
ＯＣ入力が設けられ、かつＱ出力はドライバ１４２を介
してパッケージリード２８に結合される。さらに、フリ
ップフロップ１４０へのＡＳおよびＡＲ入力は、Ｑ出力
を非同期的にセットし、またはリセットするため、組合
わせアレイのそれぞれの出力に接続される。２Ｔエッジ
トリガフリップフロップは多重出力パルスをつくるため
に有用であるが一般に、望ましくないトグル動作を避け
るために、または先行状態にかかわらずアサートもしく
は否定を強制するためにフリップフロップの状態を保持
するために、ＡＳおよびＡＲ入力を必要とする。

【００３１】出力回路１４は、２つまたはそれ以上の異
なるタイプの出力フリップフロップを含み得ることを注
目せよ。もしそうであれば、１つの出力から別のものへ
のスキューを最小にするためにそれらすべてが単一の基
本回路設計の変形であることが望ましい。出力回路１４
はまた、Ｄフリップフロップおよびラッチのような別の
タイプのレジスタを含み得る。

【００３２】

【遅延線マクロセル】図６には遅延線マクロセル１６（
図１）の詳細が示される。それはそれぞれ直列結合され
た遅延素子２００Ａ−２００Ｎおよび２０２Ａ−２０２
Ｎを含むストリング２００および２０２を含む。各スト
リングは３０の遅延素子を含み、かつ各遅延素子は非常
に正確に補償された５ナノ秒の時間遅延を表わす。

【００３３】多くの応用は少しの選択された遅延しか必
要としないので、かつ主組合わせアレイ１２に多数の遅
延タップを与えることは、アレイの寸法を不必要に増加
し得るため、遅延線マクロセル１６はさらに接続アレイ
２１０を含み、これは任意のタップを２つの遅延線のス
トリング２００および２０２のいずれかから、８つの遅
延線マクロセル出力ＤＥＬＡＹ０−ＤＥＬＡＹ７のいず
れにもプログラム可能に接続し得る。他の数の出力、た
とえば１６個がまた与えられてもよい。タップは各々の
ストリングにおける第１の遅延素子２００Ａおよび２０
２Ａの入力からと同様に、２つのストリング２００およ
び２０２の各々における各遅延素子の出力からとられる
。タップとして利用可能である２つの遅延線のトリガ入
力を有することは、いつトリガエッジが遅延線を下がり
始めるかを示す基準エッジを与えるために有用である。後続の遅延線タップ上のエッジの出現はそれから、遅延
線入力上のエッジの出現に精密に基準とされるであろう
。遅延線出力ＤＥＬＡＹ０−ＤＥＬＡＹ７の各々はまた
Ｖｃｃに対する接続アレイ２１０において接続され得る
。この特徴は後に説明されるアレイ駆動回路１８の代替
物のいくつかのため有用である。

【００３４】接続アレイ２１０において、遅延線２００
および２０２からの各タップは遅延線出力ＤＥＬＡＹ０
−ＤＥＬＡＹ７のうちの１つにのみ結合されることがで
き、かつ遅延線出力ＤＥＬＡＹ０−ＤＥＬＡＹ７の各々
は信号源のうちの１つにのみ（つまり、遅延線タップの
うちの１つにのみ、またはＶｃｃ）に結合され得る。代
替の実施例において、１つ以上の遅延線タップは遅延線
出力のうちの任意の所与の１つにプログラム可能に結合
され得る。そのような状況において、選択された遅延線
タップは、遅延線出力信号を生じるために論理的にＯＲ
をとられるべきである。異なる実施例におけると同様に
、１つ以上の遅延線出力は単一信号源にプログラム可能
に結合され得るが、この柔軟性は同等の柔軟性がマクロ
セルの外部に与えられていれば、マクロセルの内部には
必要とされない。

【００３５】接続アレイ２１０に与えられていることに
加えて、ストリング２００における遅延素子２００Ｎの
出力はまた、第２のストリング２０２のため入力信号を
与えるために、カスケード論理２２０を介して結合され
る。カスケード論理２２０において、遅延素子２００Ｎ
の出力は２−入力ＡＮＤゲート２２２の一方の入力に接
続され、その他方の入力はインバータ２２４の出力に接
続される。インバータ２２４の入力は遅延線マクロセル
１６のＢＬＫ入力（図１）に接続される。ＡＮＤゲート
２２２の出力は２−入力ＯＲゲート２２６の一方の入力
に接続され、その他方の入力は遅延線マクロセル１６の
ＴＲ２入力（図１）に接続される。ＯＲゲート２２６の
出力はカスケード論理２２０の出力であり、かつ遅延素
子２０２Ａの入力に接続される。

【００３６】動作において、遅延線マクロセル１６への
ＢＬＫ入力が高ければ、遅延素子２００Ｎの信号出力は
ブロックされ、かつ遅延素子２０２Ａの入力に与えられ
ない。その代わりに、遅延線マクロセル１６のＴＲ２入
力からの信号はＯＲゲート２２６を介して結合され、か
つ遅延素子２０２Ａの入力に与えられる。他方、ＢＬＫ
が低ければ、第１の遅延線２００の出力はＡＮＤゲート
２２２およびＯＲゲート２２６を介して第２の遅延線２
０２の入力に結合される。このことは効果的に２つの遅
延線を一緒にカスケードし、それによって遅延線マクロ
セル１６において利用可能な総合遅延を伸張する。遅延
線マクロセル１６のＴＲ２入力からの信号はまた、ＯＲ
ゲート２２６を介して結合され、かつまた第２の遅延線
２０２を下って信号を開始するであろう。

【００３７】図６において示されるカスケード論理２２
０は２つの遅延線を一緒に結合するためのカスケード論
理の一例であり、かつ多くの別の設計が可能である。た
とえば、カスケード論理２２０の別の可能な実現化例は
単純マルチプレクサとしてであり、外部選択入力が第２
の遅延線２０２への入力が第１の遅延線２００の出力か
らか、または遅延線マクロセル１６のＴＲ２入力から来
るかを選択する。しかしながら、図６におけるカスケー
ド論理２２０に対して示される実施例が好ましい、なぜ
なら２つの遅延線をカスケードすることを許容しながら
、それはさらに別のソース（ＴＲ２）からトリガパルス
を潜在的に受けることができるからである。

【００３８】図６において示される遅延線マクロセル１
６は選択的に一緒にカスケードされた２つの遅延線を含
むが、異なる実施例は１つの遅延線のみを含んでもよく
、または２つ以上を含んでもよい。なんらかの非対称と
関連付けられる危険を減少させるために、タップ遅延の
すべては等しくあるべきであり、かつ遅延線マクロセル
１６における遅延線の各々における遅延素子の数は等し
くあるべきである。しかしながら、異なる実施例におい
て、異なるタップ遅延または異なる数の遅延素子が与え
られてもよい。

【００３９】遅延線素子２００Ａ−２００Ｎおよび２０
２Ａ−２０２Ｎは、ユーザが先の信号が線の端部に達す
る前に線を下って新しい信号を開始することを許容する
ように、個別の能動遅延素子であるべきである。これは
パイプライン化された非同期式制御機構のために有用な
技術である。また、各遅延素子の出力のための立上がり
および立下がり時間は、パルスが遅延を下って伝送され
るに従ってパルスの減少または増加を防ぐために、同じ
であるべきである。さらに、遅延線はより短いパイプラ
インタイミングを容易にするために、ハイおよびローの
持続時間のため短いトリガを受けることができるべきで
ある。最後に、遅延素子の時間遅延は温度変化またはチ
ップからチップへのプロセス変化のどちらかの結果とし
て変化してはならない。

【００４０】図７および８において示される装置は先の
基準を満たす。遅延素子２００Ｂ−２００Ｎおよび２０
２Ｂ−２０２Ｎの各々は同一であり、かつ図７の回路に
従って構成される。遅延素子２００および２０２のすべ
てに対する電圧基準２５４および２５６は、図８におい
て示されるようにプログラマブル基準電流源により発生
される。図７および８の回路両方は関連出願において詳
細に説明され、かつここでさらに説明されないであろう
。しかしながら、図８のプログラマブル基準電流源が本
質的に温度補償し、かつ各チップは電気的に消去可能な
ヒューズＦ１、Ｆ２およびＦ３をプログラムすることに
より、プロセス変化に対して個々に補償され得ることに
注目されたい。図１の装置における他のヒューズはいず
れもマスクプログラム可能につくられ得るが、ヒューズ
Ｆ１、Ｆ２およびＦ３はそれらが異なるチップの間のプ
ロセス変化を補償するために用いられるべきであれば、
マスクプログラム可能につくられないであろう。

【００４１】遅延線マクロセル１６全体は好ましくは、
スキューを避けるようにしっかりと結合され、非常に規
則正しい態様でレイアウトされるべきである。マクロセ
ルは雑音減少のため回路の残りから分離されるべきであ
り、かつマクロセルのまわりに雑音ガードを含むこと、
および大きい接地およびＶｃｃバスをさらに組込むこと
が望ましいであろう。

【００４２】図６において示される遅延線マクロセル１
６は、この発明により使用可能な遅延線マクロセルのほ
んの１つの例である。別の実施例においては、３０個の
遅延素子の１つの遅延線しか含まれず、かつ単一トリガ
入力しか与えられない。キル入力（図６において点線で
示される）はまた、遅延線を下って伝搬する任意の信号
を公知の電圧（たとえばゼロ）に強制するために与えら
れてもよい。与えられれば、キル入力は組合わせアレイ
１２の出力のうちの１つに接続されるべきである。キル
能力はユーザがある応用におけるシステムの速度を上げ
ることを許容するであろうし、かつ１つ以上のパルスが
同時に線を下って伝搬されることを許容しない遅延線実
現化例において最も有用である。キル特徴はまた、それ
が遅延線においてプログラム可能に選択可能なタップを
越える信号のさらなる伝搬を容易にブロックするような
方法で実現されてもよい。図１に戻って、先に説明され
たように、遅延線マクロセル１６へのＴＲ１またはＴＲ
２入力への可能な入力のうちの１つは、組合わせアレイ
１２の出力から来る。組合わせアレイ１２がプログラマ
ブルＡＮＤおよび固定ＯＲアレイとして編成されれば、
これらのトリガ入力信号をそれぞれの和項から出すのが
望ましい。和のための１つの（二次の）積項は別の（一
次の）積項上に現われるかもしれないなんらかの故障を
マスクするようにプログラムされるべきであり、それに
よって第１の積項による遅延線マクロセル１６の誤った
トリガを避ける。付加的な積項はまた、それが１つ以上
の状態で遅延線を下ってパルスを開始できることが望ま
れれば有用である。

【００４３】また図１を参照すると、先に説明されたよ
うに、遅延線マクロセル１６の出力の１つ６５はアレイ
駆動回路１８に結合されていることに加えて、また３ス
テートバッファ６６を介してパッケージリードに結合可
能である。そのような直接出力タップは通常は必要では
ない、なぜならばそうでなければそれが接続されるであ
ろうすべての論理は、今組合わせアレイ１２にプログラ
ム可能であるはずだからである。しかしながら、直接出
力タップは多重遅延線ＰＬＤをテストするため、かつカ
スケード可能にするため有用である。

【００４４】

【アレイ駆動回路】アレイ駆動回路１８に対する１つの
選択は、各遅延線マクロセル出力を組合わせアレイ１２
のそれぞれの入力に結合する単純、活性−ハイドライバ
を有することである。この選択はスキューを最小にする
が、すべての信号処理を組合わせアレイ１２に対して残
す。図９（Ａ）−（Ｅ）はアレイ駆動回路１８に対する
いくつかの他の可能な実施例を示す。図９（Ａ）におい
ては、アレイ駆動回路は各遅延線マクロセル出力を組合
わせアレイ１２への相補入力のそれぞれの複数対に結合
する相補ドライバを含む。

【００４５】別の選択は図９（Ｂ）に示され、複数個の
２−入力ＸＯＲゲートを含み、それらの入力は遅延線マ
クロセル出力のそれぞれの複数対に結合される。ＸＯＲ
ゲートの各々の出力はそれから、相補ドライバを介して
組合わせアレイ１２への入力のそれぞれの対に結合され
る。図９（Ｂ）の配列は正確な幅を有するパルスを発生
するために有用である。特定的には、ユーザは遅延線マ
クロセル出力のうちの２つ（たとえばＤＥＬＡＹ０およ
びＤＥＬＡＹ１）が遅延線のうちの１つの選択されたタ
ップに接続されるように接続アレイ２１０をプログラム
するであろう。エッジが遅延線を下って伝搬するに従っ
て、遅延線マクロセル出力のうちの１つは他のものの前
に切換わるであろう。アレイ駆動回路１８におけるＸＯ
Ｒゲートはそれから、２つの選択されたタップの間の時
間期間のみに論理１を出力する。しかしながら、ユーザ
は注意しなければならない、なぜならば遅延線を下って
伝搬するパルスのトレーリングエッジにまた応答して、
パルスがＸＯＲゲートの出力上に現われるであろうから
である。

【００４６】図９（Ｄ）において示される実施例は複数
個の２入力ＡＮＤゲートを含み、そのうちの一方の入力
は反転し、かつその他方の入力は非反転し、かつその出
力はそれぞれの相補ドライバを介して組合わせアレイ１
２に結合される。ＡＮＤゲートへの入力は遅延線マクロ
セル１６の出力のそれぞれの複数対に接続される。図９
（Ｂ）の配列のように、この配列はまた、正確な持続時
間を有するパルスを発生するために有用である。この配
列はしかしながら、遅延線を下って伝搬するパルスの１
つのエッジ上にのみそのようなパルスを発生する。

【００４７】図９（Ｃ）において示される実施例は複数
個のＡＮＤゲートを含み、各々は反転および非反転入力
を有し、ＡＮＤゲートの各々の出力はそれぞれの非反転
バッファを介して組合わせアレイを駆動する。遅延線マ
クロセルの出力の各々は、ＤＥＬＡＹ０およびＤＥＬＡ
Ｙ７を除いて、ＡＮＤゲートの各々の非反転入力が１の
遅延線マクロセルの出力に接続されその反転入力が別の
ものに接続されるように、ＡＮＤゲートの１つの非反転
入力を別のＡＮＤゲートの反転入力との両方に接続され
る。遅延線マクロセル１６のＤＥＬＡＹ０はその反転入
力がＤＥＬＡＹ１出力に接続されているＡＮＤゲートの
非反転入力にのみ接続され、、かつ遅延線マクロセル１
６のＤＥＬＡＹ７はその非反転入力がＤＥＬＡＹ６出力
に接続されているＡＮＤゲートの反転入力にのみ接続さ
れる。遅延線マクロセル１６のＤＥＬＡＹ７出力はまた
、その専用の非反転バッファを介して組合わせアレイの
入力に結合される。図９（Ｃ）の配列は本質的には図９
（Ｄ）のそれと同じであり、３つの付加的なＡＮＤゲー
トにより与えられるいくつかの機能が加えられる。３つ
の加えられたＡＮＤゲートの出力は組合わせアレイ１２
への付加的な入力として与えられる。

【００４８】図９（Ｅ）はアレイ駆動回路１８に対する
さらに別の実施例を示す。それは遅延線マクロセル出力
の各々とＡＮＤゲートの反転入力との間の接続がプログ
ラム可能であることを除いて、図９（Ｃ）の配列と同一
である。特定的には、ヒューズが切離されれば、論理０
はＡＮＤゲートの反転入力に与えられ、それが効果的に
非反転入力信号を直接通過させる。このように、ユーザ
がヒューズの１つ、たとえばヒューズ２８０を切離せば
、ＡＮＤゲート２８２およびバッファ２８４はＤＥＬＡ
Ｙ１出力信号を遅延線マクロセル１６から直接組合わせ
アレイ１２に通過させるであろう。ヒューズ２８０が接
続されたままであれば、ＡＮＤゲート２８２はパルスを
ＤＥＬＡＹ１の立上がりエッジからＤＥＬＡＹ２の立上
がりエッジに発生させるために用いられ得る。最後に、
ヒューズ２８０をそのまま（接続されたまま）残すこと
により、かつ遅延線マクロセル１６のＤＥＬＡＹ１出力
がＶｃｃに接続されるように接続アレイ２１０（図６）
をプログラムすることにより、ＡＮＤゲート２８２およ
びバッファ２８４は、遅延線マクロセル１６のＤＥＬＡ
Ｙ２上の信号の論理の反転により組合わせアレイを駆動
するであろう。図９（Ｅ）の配列はアレイ駆動回路１８
に対して先に説明された配列の最も柔軟なものである、
なぜならばその配列はユーザが他の実施例により実行さ
れ得る機能の多くを実行するようにそれをプログラムす
ることを許容するからである。特に、遅延信号の立下り
エッジに敏感なトリガに対しては、付加的なスキューの
危険という形でかねあいが存在する。しかしながら、出
力回路１４が図２において示されるそれらのような立上
がりエッジトリガフリップフロップしか含まなければ、
立下がりエッジスキューは通常は問題ではない。

【００４９】この発明はこの特定的な実施例に関して説
明されたが、種々の変形はこの発明の範囲から逸脱する
ことなく可能であるということが理解されるであろう。たとえば、直列に結合された個々の遅延素子を有する遅
延線が好ましいが、この発明のある利点が重要でなけれ
ば他のタイプの遅延線が用いられ得る。これらのおよび
ほかの変形はこの発明の範囲内に存在するように意図さ
れる。

【図面の簡単な説明】

【図１】この発明に従う遅延線プログラマブル論理装置
のブロック図である。

【図２】図１の出力回路の詳細を含むブロック図である
。

【図３】図２の回路における使用に適したジュアルセッ
ト、ジュアルリセット、エッジトリガセット／リセット
フリップフロップの論理レベル概略図である。

【図４】代替の出力回路実施例の一部分のブロック図で
ある。

【図５】代替の出力回路実施例の一部分のブロック図で
ある。

【図６】図１の遅延線マクロセルの論理レベル図である
。

【図７】図６の遅延線マクロセルの一部分のトランジス
タレベルの概略図である。

【図８】図６の遅延線マクロセルの一部分のトランジス
タレベルの概略図である。

【図９】図１のアレイ駆動回路に対する代替の実施例の
図である。

【符号の説明】

（１０）　　単一チップ（１２）　　プログラマブル組合わせ論理アレイ（２５
）　　パッケージリード（３２）　　相補ドライバ（４８）　　ヒューズ

Claims

【特許請求の範囲】

【請求項１】　　回路入力および回路出力を有するプロ
グラマブル論理回路と、遅延線入力、複数個の遅延線タ
ップ、複数個の遅延線出力および前記遅延線出力の各々
を前記遅延線タップの選択された１つに結合するための
手段を有する遅延線マクロセルと、前記遅延線出力を前
記回路入力のサブセットに結合するための回路駆動手段
とを含む、プログラマブル論理装置。
【請求項２】　　前記プログラマブル論理回路はプログ
ラマブル組合わせ論理回路であり、少なくとも１つのエ
ッジトリガセット入力、少なくとも１つのエッジトリガ
リセット入力および出力とを有するセット／リセットフ
リップフロップをさらに含み、前記セット／リセットフ
リップフロップの前記入力の各々は前記回路出力のそれ
ぞれの１つに結合されている、請求項１記載の装置。
【請求項３】　　前記セット／リセットフリップフロッ
プは２つのエッジトリガセット入力および２つのエッジ
トリガリセット入力を有し、前記セット／リセットフリ
ップフロップの前記入力の各々は前記回路出力のそれぞ
れの１つに結合されており、前記セット／リセットフリ
ップフロップは予め定められたエッジが前記フリップフ
ロップがリセットされる間前記セット入力のどちらかに
受けられれば、その出力をセットし、かつ予め定められ
たエッジが前記フリップフロップがセットされる間、前
記リセット入力のどちらかに受けられれば、その出力を
リセットする、請求項２記載の装置。
【請求項４】　　前記回路出力の１つを前記遅延線入力
に結合するための遅延線入力結合手段をさらに含む、請
求項１記載の装置。
【請求項５】　　前記遅延線入力結合手段は、前記回路
出力の１つを前記遅延線入力に別の信号とともに選択的
に結合する、請求項４記載の装置。
【請求項６】　　前記回路入力の１つに結合されるパッ
ケージリードと、前記遅延線入力を前記パッケージリー
ドに、または前記回路出力の１つに選択的に結合するた
めの遅延線入力結合手段とをさらに含む、請求項１記載
の装置。
【請求項７】　　前記遅延線マクロセルは、第１の複数
個の直列に結合された第１の遅延素子を含み、各々は入
力および出力を有し、前記第１の遅延素子の第１のもの
の入力は前記遅延線入力を受けるように結合されており
、さらに前記遅延線出力の各々を少なくとも前記第１の
遅延素子のいずれか１つの出力に選択的に結合するため
の接続手段とを含む、請求項１記載の装置。
【請求項８】　　前記接続手段はさらに、前記遅延線出
力の各々を前記遅延線入力に選択的に結合するためのも
のである、請求項７記載の装置。
【請求項９】　　前記接続手段はさらに、前記遅延線出
力の各々を論理１に選択的に結合するためのものである
、請求項７記載の装置。
【請求項１０】　　前記遅延線マクロセルは、第２の複
数個の直列に結合された第２の遅延素子をさらに含み、
各々は入力および出力を有し、かつ前記接続手段はさら
に、前記遅延線出力の各々を前記第２の遅延素子のいず
れか１つの出力に選択的に結合するためのものである、
請求項７記載の装置。
【請求項１１】　　前記遅延線マクロセルは、第１およ
び第２の複数個の直列に結合された遅延素子を含み、前
記遅延素子の各々は入力および出力を有し、前記第１の
複数個における第１の遅延素子の入力は前記遅延線入力
を受けるように結合されており、前記遅延線出力の各々
を前記遅延線素子のいずれか１つの出力に選択的に結合
するための接続手段と、前記第１の複数個における最後
の遅延素子の出力を、前記第２の複数個における第１の
遅延素子の入力に結合するためのカスケード手段とを含
む、請求項１記載の装置。
【請求項１２】　　前記カスケード手段は、前記第１の
複数個における最後の遅延素子の出力を、前記第２の複
数個における第１の遅延素子の入力に別の信号とともに
選択的に結合する、請求項１１記載の装置。
【請求項１３】　　前記遅延線マクロセルはブロッキン
グ入力をさらに有し、かつ前記カスケード手段は前記ブ
ロッキング入力上の信号に応答して、前記第１の複数個
における最後の遅延素子の出力が、前記第２の複数個に
おける第１の遅延素子の入力に達することからブロック
する、請求項１１記載の装置。
【請求項１４】　　前記遅延線マクロセルは、キル入力
と、前記遅延線タップの各々を、前記キル入力上の信号
に応答して、予め定められた値に強制するための手段と
をさらに含む、請求項１記載の装置。
【請求項１５】　　前記キル入力は前記回路出力の１つ
に結合される、請求項１４記載の装置。
【請求項１６】　　パッケージリードと、前記遅延線出
力の１つを前記パッケージリードに結合するためのプロ
グラマブル手段とをさらに含む、請求項１記載の装置。
【請求項１７】　　前記回路駆動手段は前記遅延線出力
の各々および前記遅延線出力の各々の相補出力（ｃｏｍ
ｐｌｅｍｅｎｔ）を前記回路入力のそれぞれの１つに結
合するための手段を含む、請求項１記載の装置。
【請求項１８】　　前記回路駆動手段は、複数個の論理
ゲートを含み、各々は複数個の入力および出力を有し、
前記論理ゲートの前記入力の各々は、前記遅延線出力の
それぞれの１つに結合されており、さらに前記論理ゲー
トの出力を回路入力の前記サブセットに結合するための
手段を含む、請求項１記載の装置。
【請求項１９】　　前記論理ゲートはＸＯＲゲートであ
る、請求項１８記載の装置。
【請求項２０】　　前記論理ゲートの各々は１の反転入
力と１の非反転入力とを有するＡＮＤゲートである、請
求項１８記載の装置。
【請求項２１】　　前記回路駆動手段は、複数個の論理
ゲートを含み、各々は複数個の入力および出力を有し、
前記遅延出力の各々は前記論理ゲートの少なくとも２つ
の入力に結合されており、さらに前記論理ゲートの出力
を回路入力の前記サブセットに結合するための手段を含
む、請求項１記載の装置。
【請求項２２】　　前記論理ゲートの各々は１の反転入
力と１の非反転入力とを有するＡＮＤゲートであり、か
つ前記遅延出力の各々は、前記ＡＮＤゲートの１つの非
反転入力および別の前記ＡＮＤゲートの反転入力に結合
される、請求項２１記載の装置。
【請求項２３】　　前記回路駆動手段は、少なくとも２
つの入力および出力を有する論理ゲートを含み、前記論
理ゲートの前記入力の１つは前記遅延線出力の１つに結
合されており、かつ前記論理ゲートの前記入力の別のも
のは前記遅延線出力の別のものにプログラム可能に結合
されており、さらに前記論理ゲートの出力を回路入力の
前記サブセットの１つに結合するための手段を含む、請
求項１記載の装置。
【請求項２４】　　複数個のタップを有する遅延線と、
エッジトリガ入力を有する出力回路と、前記タップのユ
ーザ−規定された組合わせ論理機能として前記エッジト
リガ入力をトリガするための手段とを含む、プログラマ
ブル論理装置。
【請求項２５】　　複数個のタップを有する遅延線と、
少なくとも第１のエッジトリガ入力を有するフリップフ
ロップと、入力が前記タップに結合され、かつ第１の出
力が前記第１のエッジトリガ入力に結合される、プログ
ラマブル組合わせ論理回路とを含む、プログラマブル論
理装置。
【請求項２６】　　パッケージリードをさらに含み、前
記リードの１つは付加的な入力として前記組合わせ論理
回路に結合されている、請求項２５記載の装置。
【請求項２７】　　前記遅延線は前記組合わせ論理回路
の付加的な出力に結合されるトリガ入力を有する、請求
項２５記載の装置。
【請求項２８】　　前記フリップフロップはエッジトリ
ガセット入力およびエッジトリガリセット入力を有する
セット／リセットフリップフロップであり、前記第１の
エッジトリガ入力は前記エッジトリガセット入力であり
、かつ前記エッジトリガリセット入力は前記組合わせ論
理回路の第２の出力に結合されている、請求項２５記載
の装置。
【請求項２９】　　前記フリップフロップは第２のエッ
ジトリガセット入力および第２のエッジトリガリセット
をさらに有し、前記第２のエッジトリガセット入力は前
記組合わせ論理回路の第３の出力に結合されており、か
つ前記第２のエッジトリガリセット入力は前記組合わせ
論理回路の第４の出力に結合されている、請求項２８記
載の装置。
【請求項３０】　　前記フリップフロップはエッジトリ
ガトグル入力が前記第１のエッジトリガ入力であるトグ
ルフリップフロップである、請求項２５記載の装置。
【請求項３１】　　前記フリップフロップは前記組合わ
せ論理回路の第２の出力に結合される第２のエッジトリ
ガトグル入力をさらに有する、請求項３０記載の装置。
【請求項３２】　　前記フリップフロップはクロック入
力が前記第１のエッジトリガ入力であるクロックされた
フリップフロップである、請求項２５記載の装置。
【請求項３３】　　前記フリップフロップは出力を有し
、前記フリップフロップの前記出力から前記組合わせ論
理回路のさらなる入力へのフィードバック経路をさらに
含む、請求項２５記載の装置。
【請求項３４】　　パッケージリードをさらに含み、前
記フリップフロップの前記出力はまた、前記パッケージ
リードの１つに結合される、請求項３３記載の装置。
【請求項３５】　　前記プログラマブル組合わせ論理回
路は、接続アレイ入力および接続アレイ出力ならびに、
前記接続アレイ出力の各々を前記接続アレイ入力の選択
された１つに結合するための手段を含み、前記遅延線タ
ップの各々が前記接続アレイ入力のそれぞれの１つに結
合されている、接続アレイと、入力が前記接続アレイ出
力に結合され、かつ出力が前記プログラマブル組合わせ
論理回路の出力であるさらなる組合わせ論理回路を含む
、請求項２５記載の装置。
【請求項３６】　　前記さらなる組合わせ論理回路は、
ＯＲアレイによって従われるプログラマブルＡＮＤアレ
イを含むプログラマブル論理アレイを含み、前記プログ
ラマブル論理アレイはＡＮＤアレイ入力およびＯＲアレ
イ出力を有し、前記ＯＲアレイ出力は前記プログラマブ
ル組合わせ論理回路の出力であり、さらに前記ＡＮＤア
レイ入力の１つを前記接続アレイ出力の１つ、または前
記接続アレイ出力の別のものとゲートされた前記接続ア
レイ出力の１つに選択的に結合するための手段を含む、
請求項３５記載の装置。
【請求項３７】　　単一チップ上に形成されるプログラ
マブル論理装置であって、入力および複数個の第１のタ
ップを有する第１の遅延線と、信号を前記第１のタップ
のユーザ−規定された論理機能として前記第１の遅延線
の前記入力に結合するための前記チップ上の手段とを含
む、装置。
【請求項３８】　　前記結合するための手段は、入力が
前記第１のタップに結合され、かつ出力が前記第１の遅
延線の前記入力に結合されるプログラマブル組合わせ論
理回路を含む、請求項３７記載の装置。
【請求項３９】　　パッケージリードをさらに含み、前
記プログラマブル組合わせ論理回路は、前記第１のタッ
プのユーザ−規定された組合わせ論理機能である第１の
信号を発生するための手段と、前記第１の信号または前
記パッケージリード上の信号を、前記第１の遅延線の前
記入力に選択的に与えるための手段とを含む、請求項３
８記載の装置。
【請求項４０】　　キル入力をさらに含み、前記第１の
遅延線は前記第１のタップの各々を前記キル入力上の信
号に応答して予め定められた値に強制するための手段を
含む、請求項３７記載の装置。
【請求項４１】　　前記第１の遅延線は複数個の直列に
結合された能動遅延素子を含み、前記第１のタップは前
記遅延素子の出力からとられている、請求項３７記載の
装置。
【請求項４２】　　入力および複数個の第２のタップを
有する第２の遅延線をさらに含み、前記ユーザ−規定さ
れた論理機能は前記第１および第２のタップのユーザ規
定された論理機能である、請求項３７記載の装置。
【請求項４３】前記ユーザ−規定された論理論理機能は
、前記第１および第２のタップ、前記遅延線の各々の入
力上の信号、および論理１のユーザ−規定された論理機
能である、請求項４２記載の装置。
【請求項４４】　　前記第１のタップの最後のものの出
力を前記第２の遅延線の前記入力に結合するためのカス
ケード手段をさらに含む、請求項４２記載の装置。
【請求項４５】　　ブロッキング信号入力をさらに含み
、前記カスケード手段は、前記ブロック信号が不活性で
あれば前記第２の遅延線の前記入力を与えるために、別
の信号と前記第１のタップの最後のものの前記出力をゲ
ートするための、かつ前記ブロッキング信号が活性であ
れば、前記第２の遅延線の前記入力に前記他の信号を結
合するための手段を含む、請求項４４記載の装置。
【請求項４６】　　前記結合するための手段は、接続ア
レイを有し、これは前記第１のタップのそれぞれの１つ
に結合される入力を有し、出力を有し、かつ前記接続ア
レイの前記出力の各々を前記第１のタップの１つを受け
るように結合するための手段を有し、前記接続アレイの
前記出力のそれぞれの１つに結合される入力を有し、か
つ出力を有する組合わせ結合回路と、ＯＲアレイによっ
て従われるプログラマブルＡＮＤアレイを含むプログラ
マブルアレイ論理回路とを含み、前記プログラマブルア
レイ論理回路は前記組合わせ結合回路の前記出力のそれ
ぞれの１つに結合される入力を有し、かつ出力を有し、
さらに前記プログラマブルアレイ論理回路の前記出力の
１つを前記第１の遅延の前記入力に与えるための手段を
含む、請求項３７記載の装置。
【請求項４７】　　複数個のパッケージリードと、入力
および出力を有する出力回路とをさらに含み、前記出力
回路の前記出力は前記パッケージリードに結合されてお
り、前記プログラマブルアレイ論理回路は、前記パッケ
ージリードに結合される付加的な入力および前記出力回
路の前記入力に結合される付加的な出力をさらに有する
、請求項４６記載の装置。
【請求項４８】　　複数個のタップを有する遅延線と、
複数個の入力および複数個の出力を有するプログラマブ
ル論理回路と、前記プログラマブル論理回路入力の少な
くともサブセットを与えるために、前記遅延線タップの
少なくともサブセットを予め処理するための論理回路駆
動手段とを含む、プログラマブル論理装置。
【請求項４９】　　前記論理回路駆動手段は前記タップ
の第１の１つと前記タップの第２の１つとをゲートして
前記プログラマブル論理回路への前記入力の第１の１つ
を与えるための第１の手段を含む、請求項４８記載の装
置。
【請求項５０】　　前記論理回路駆動手段は、前記タッ
プの第３の１つと前記タップの第４の１つをゲートして
前記プログラマブル論理回路への前記入力の第２の１つ
を与えるための第２の手段をさらに含む、請求項４９記
載の装置。
【請求項５１】　　前記論理回路駆動手段は、前記タッ
プの第２の１つと前記タップの前記第３の１つをゲート
して、前記プログラマブル論理回路への前記入力の第２
の１つを与えるための第２の手段をさらに含む、請求項
４９記載の装置。
【請求項５２】　　前記第１のゲートするための手段は
、非反転入力、反転入力、および出力を有する第１のＡ
ＮＤゲートを含み、前記第１のＡＮＤゲートの前記出力
は前記プログラマブル論理回路への前記入力の前記第１
の１つに結合されており、前記第１のＡＮＤゲートの前
記非反転入力は前記タップの前記第１の１つにプログラ
ム可能に結合可能であり、かつ前記第１のＡＮＤゲート
の前記反転入力は前記タップの前記第２の１つまたは論
理ゼロにプログラム可能に結合可能であり、かつ前記第
２の結合するための手段は、非反転入力、反転入力およ
び出力を有する第２のＡＮＤゲートを含み、前記第２の
ＡＮＤゲートの前記出力は、前記プログラマブル論理回
路への前記入力の前記第２の１つに結合されており、前
記第２のＡＮＤゲートの前記非反転入力は、前記タップ
の前記第２の１つにプログラム可能に結合可能であり、
かつ前記第２のＡＮＤゲートの前記反転入力は前記タッ
プの前記第３の１つに、または論理ゼロにプログラム可
能に結合可能である、請求項５１記載の装置。
【請求項５３】　　前記タップの第１の１つと前記タッ
プの第２の１つとをゲートするための前記第１の手段は
、前記複数個の遅延線タップから前記タップの前記第１
の１つおよび前記タップの前記第２の１つをプログラム
可能に選択するための手段を含む、請求項４９記載の装
置。
【請求項５４】　　前記第１のゲートするための手段は
、前記遅延線の入力または論理１から前記第１のタップ
および前記第２のタップをプログラム可能に選択するた
めの手段をさらに含む、請求項５３記載の装置。
【請求項５５】　　第１および第２のストリングの直列
に結合された能動遅延素子と、接続アレイ入力および接
続アレイ出力を有するプログラマブル接続アレイとを含
む遅延線マクロセルを含み、前記接続アレイ入力は前記
遅延素子の各々の出力、前記ストリングの各々における
第１の遅延素子の入力、および論理１をそれぞれ受ける
ために結合されており、さらに複数個のゲートを含むア
レイ駆動回路を含み、前記ゲートの各々は反転入力、非
反転入力および出力を有し、前記ゲートの前記入力の各
々は前記遅延線マクロセルの出力を受けるために結合さ
れており、前記遅延線マクロセルの前記出力の少なくと
も１つは、前記ゲートの１つの反転入力および別の前記
ゲートの非反転入力に結合されており、さらに固定ＯＲ
アレイにより従われるプログラマブルＡＮＤアレイを含
むプログラマブル組合わせ論理回路を含み、前記ＡＮＤ
アレイは入力が前記アレイ駆動回路における前記ゲート
の前記出力を受けるために結合され、前記プログラマブ
ル組合わせ論理回路は、前記ＡＮＤアレイからのＡＮＤ
アレイ出力および前記ＯＲアレイからのＯＲアレイ出力
をさらに含み、さらに複数個のパッケージリードと、第
１および第２のマルチプレクサとを含み、各々はそれぞ
れの第１および第２の入力ならびに出力を有し、かつ各
々は選択入力をさらに有し、前記マルチプレクサの各々
の前記第１の入力は前記ＯＲアレイ出力のそれぞれの１
つを受けるために結合されており、かつ前記マルチプレ
クサの各々の前記第２の入力は前記パッケージリードの
それぞれの１つに結合されており、前記第１のマルチプ
レクサの前記出力は前記遅延線マクロセルにおける遅延
素子の前記第１のストリングの入力に結合されており、
かつ前記第２のマルチプレクサの前記出力は前記遅延線
マクロセルにおける遅延素子の前記第２のストリングの
入力に結合されており、さらに複数個のセット／リセッ
トフリップフロップを含む出力回路を含み、各々は２つ
のエッジトリガセット入力および２つのエッジトリガリ
セット入力ならびに出力を含み、前記エッジトリガ入力
の各々は前記ＯＲアレイ出力のそれぞれの１つを受ける
ために結合されており、前記フリップフロップの少なく
とも１つの出力はそれぞれのパッケージリードに結合さ
れており、かつ前記フリップフロップの少なくとも１つ
の出力は前記プログラマブル組合わせ論理アレイのそれ
ぞれのＡＮＤアレイ入力に結合されている、プログラマ
ブル論理装置。【関連出願の説明】この出願は“温度自己補償時間遅延
回路”と称され、かつこの出願の譲受人に譲渡されるコ
ウ・スーチェン（Ｋｏｕ−Ｓｕ　Ｃｈｅｎ　）の名にお
いて１９８９年１０月１６日に出願された米国特許出願
番号０７／４２２，３２１に関するものである。関連出
願はここで参照することにより援用される。