JPH04229723A - 高次シグマ・デルタアナログ／デジタル変換器 - Google Patents

高次シグマ・デルタアナログ／デジタル変換器

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JPH04229723A
JPH04229723A JP3097562A JP9756291A JPH04229723A JP H04229723 A JPH04229723 A JP H04229723A JP 3097562 A JP3097562 A JP 3097562A JP 9756291 A JP9756291 A JP 9756291A JP H04229723 A JPH04229723 A JP H04229723A
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JP3097562A
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Robert H Walden
ロバート・エイチ・ウォルデン
Tanju Cataltepe
タンジュ・カタルテペ
Gabor C Temes
ゲイバー・シー・テメス
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Raytheon Co
Original Assignee
Hughes Aircraft Co
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
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    • H03M3/30—Delta-sigma modulation
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    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はアナログ／デジタル変
換器に関する。詳細にはシグマ・デルタ変調を用いるア
ナログ・デジタル変換器に関する。
【０００２】この発明は特定の実施例を参照して説明さ
れるが、本発明はここに説明される実施例の範囲に限定
されるものではない。当業者及びここに説明される技術
に関する知識を有する人は、この発明の範囲に属する他
の実施例を考えられるものである。
【０００３】
【従来の技術】最近のデジタル信号処理技術、特にレー
ダ、デジタル電波、及びデジタルテレビジョン技術に関
する分野では、高速アナログ／デジタル（Ａ／Ｄ）変換
器に対する要求が高まっている。アナログ／デジタル変
換器において、精度は変換器に発生する出力の信号／ノ
イズ比を測定することにより確認される。その結果は特
定のビット数で示される分解能として表現される。一般
に、連続的概算（ｓｕｃｃｅｓｓｉｖｅ　ａｐｐｒｏｘ
ｉｍｔｉｏｎ）　又はデュアル・ランプ（ｄｕａｌ−ｒ
ａｍｐ）　変換技術が、高分解能（即ち、１６ビット以
上）Ａ／Ｄ変換器に使用される。
【０００４】連続概算方法の問題点は１６ビットを越え
る精度で変換するには、その変換器の重み付けネットワ
ークを調整しなければならないことである。この調整に
より生産効率が上がらず、ユニットのコストが上昇する
。
【０００５】デュアルランプ技術により、例えば高速積
分器及びサンプルホールド回路を用いて高分解能が得ら
れる。これらの回路は一般に、特定のバイポーラ処理技
術によってのみ実現され、従ってある種の困難が伴う。
【０００６】従って、”オーバーサンプリング（ｏｖｅ
ｒｓａｍｐｌｉｎｇ）”に基づくＡ／Ｄ変換技術は、調
整や高精度回路が必要ないので効果的である。オーバー
サンプリングを用いるＡ／Ｄ変換器は、サンプルされた
アナログ信号のデータレートより非常に大きなクロック
レートで動作する。Ａ／Ｄ変換器のオーバーサンプリン
グ比は、入力アナログ信号のナイキスト（Ｎｙｑｕｉｓ
ｔ）サンプリング比に関係する。ナイキスト比の値は、
入力アナログ信号の最高周波数に依存することが一般に
良く知られている。
【０００７】オーバーサンプリングＡ／Ｄ変換器の中に
は、シグマ・デルタ変調として知られる方法に基づくも
のがある。一般的なシグマ・デルタ変調器は、増幅され
た入力信号の振幅に比例するパルス密度を有するビット
列を出力する。シグマ・デルタＡ／Ｄ変換器において、
シグマ・デルタ変調器の次にはデシメーション（ｄｅｃ
ｉｍａｔｉｏｎ）デジタル・ローパスフィルタが接続さ
れる。デジタルフィルタは、変調器より低いサンプリン
グレートで、アナログ入力に対する更に一般的な”デジ
タルワード”表現を発生する。
【０００８】
【発明が解決しようとする課題】不幸にして、現在のシ
グマ・デルタＡ／Ｄ変換器を特徴付ける大きなオーバー
サンプリング比は、単一の変換器により実際に処理され
るアナログ信号のバンド幅（ｂａｎｄｗｉｄｔｈ）　を
制限する。その結果、一般的なシグマ・デルタＡ／Ｄ変
換器の応用分野は、例えばオーディオ信号の処理などに
制限される。 更に、オーバーサンプリング比は、アナログ信号がデジ
タル領域に変換される速度に逆比例する。従って、一般
的なオーバーサンプリングＡ／Ｄ変換器の大きなオーバ
ーサンプリング比により、これら変換器は高速処理を必
要とする応用に使用することができない。例えば、１ビ
ット量子化、及び１５から１６ビット分解能を達成する
ための６４を越えるオーバーサンプリング比を使用する
、一次シグマ・デルタ変調器による３段カスケード（ｃ
ａｓｃａｄｅ）　が一般に要求される。
【０００９】従ってこの分野では、比較的低いオーバー
サンプリング比を許容するサンプリングレートで、高速
にデータを変換できる高精度シグマ・デルタＡ／Ｄ変換
器が必要となっている。
【００１０】
【課題を解決するための手段及び作用】この発明の高次
シグマ・デルタＡ／Ｄ変換器により、比較的低いオーバ
ーサンプリング比となるサンプリングレートで、データ
を変換できる高精度シグマ・デルタＡ／Ｄ変換器が実施
できる。この発明の高次シグマ・デルタＡ／Ｄ変換器は
、アナログ入力信号をデジタル出力シーケンス（ｓｅｑ
ｕｅｎｃｅ）に変換することができる。本変換器は、ア
ナログ入力信号に応答して、第１サンプルアナログ信号
を発生する第１積分ネットワークを含む。第２積分ネッ
トワークは、第１サンプルアナログ信号に応答して、第
２サンプルアナログ信号を発生する。そして第３積分ネ
ットワークは、第２サンプルアナログ信号に応答して、
第３サンプルアナログ信号を発生する。本発明のシグマ
・デルタ変換器は、第３サンプルアナログ信号に応答し
て、デジタル出力シーケンスを発生する内部の量子化部
分を更に含む。フィードバックネットワークは、デジタ
ル出力シーケンスに応答して、アナログフィードバック
信号を有する第１、第２、第３積分ネットワークを提供
する。
【００１１】一実施例では、追加積分ネットワークが設
けられ、ｎ積分ネットワークの合計を生成する。ここで
、ｎはΣΔ変換器の次数である。
【００１２】
【実施例】図１はこの発明による高次シグマ・デルタア
ナログ／デジタル変換器１０を示すブロック図である。 以下に詳細に説明されるように、発明の変換器１０は第
１スイッチドコンデンサ（ＳＣ）積分ネットワーク１４
を含み、このネットワークはアナログ入力信号に応答し
て、サンプルされたアナログ信号値の第１シーケンスを
発生する。第２ＳＣ積分ネットワーク１８は第１ネット
ワーク１４に接続され、サンプルされたアナログ信号値
の第２シーケンスを発生する。図１に示すように、変換
器１０はシステムクロック２０に接続される”Ｎ”個の
スイッチドコンデンサ積分ネットワークを含む。Ｎ番目
のＳＣ積分ネットワーク２２はＮ番目のサンプルされた
アナログシーケンスを、Ｍビットアナログ／デジタル（
Ａ／Ｄ）変換器２４に供給する。Ａ／Ｄ変換器２４が１
ビットＡ／Ｄ変換器として実現された場合、この発明の
デジタル出力は、ワード境界のないシリアルビット列を
具備し、各ビットは同一の重みである。Ｍ次Ａ／Ｄ変換
器が使用される変換器２４を実現することにより、Ｍビ
ットデジタルワード出力が得られる。両方の例に示され
るデジタルデータはシステムクロック２０の動作周波数
で出力される。
【００１３】Ａ／Ｄ変換器２４からのデジタル出力は、
この発明変換器１０のフィードバック経路３０の中に含
まれるＭビットデジタル／アナログ（Ｄ／Ａ）変換器２
８によりモニタされる。ＭビットＤ／Ａ２８は、参照振
幅３２が提供される電圧を参照して、アナログフィード
バック信号をＳＣ積分ネットワーク１４、１８、２２へ
供給する。Ｄ／Ａ変換器２８はシステムクロック２０に
電気的に接続され、これによりアナログフィードバック
信号の値をそのクロックレートで更新する。
【００１４】この発明の一実施例において、Ａ／Ｄ変換
器のデジタル出力はデジタルデシメーション（ｄｅｃｉ
ｍａｔｉｏｎ）フィルタ（図示されず）により処理され
、標準的な情報処理システムと互換性のある、更に一般
的なフォーマット（即ち１６ビット）に変換される。こ
のようなデシメーションフィルタは、システムクロック
２０のレートで、Ａ／Ｄ変換器２４からデジタル出力を
受信し、より低いサンプルレートで出力を発生する。例
えば、デシメーションフィルタが２５６のデシメーショ
ン比を有し、その出力にワードあたり２４ビットを発生
する場合、データレートの減衰は２４／２５６である。 デジタルデシメーションフィルタは、一般に知られる数
多くの構造によって実施することができる。利用しやす
い２種類のフィルタには、有限インパルス応答（ＦＩＲ
）フィルタ及び無限インパルス応答（ＩＩＲ）フィルタ
が含まれる。 これらフィルタの設計は、例えば、デジタル信号処理の
理論及び応用　（Ｔｈｅｏｒｙ　ａｎｄ　Ａｐｐｌｉｃ
ａｔｉｏｎ　ｏｆ　Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐ
ｒｏｃｃｅｓｓｉｎｇ　ｂｙ　Ｌａｗｒｅｎｃｅ　Ｒ．
Ｒａｂｉｎｅｒ　ａｎｄ　Ｂｅｒｎａｒｄ　Ｇｏｌｄ，
１９７５　Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ　Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ，Ｉｎｃ）　に説明されている。
【００１５】図２は本発明のシグマ・デルタＡ／Ｄ変換
器の更に詳細なブロック図を示し、システムクロックは
簡単のため示されていない。図２に示されるように、Ｓ
Ｃ積分ネットワークの間に存在するサンプルされたアナ
ログ電圧は、Ｘ０　、Ｘ１　、Ｘ２　…Ｘｎ　として示
される。 第１ＳＣ積分ネットワーク１４は、第１入力回路ブロッ
クＰ１　、第１積分器ブロックＱ１　−１、及び第１フ
ィードバック回路ブロックＲ１　を含む。入力及びフィ
ードバックブロックＰ１　、Ｒ１　は加算ノード３６で
結合され、このノードは積分器ブロックＱ１　−１の入
力に結合される。 好適実施例において、ブロックＰ１　、Ｒ１　、Ｑ１　
−１は、Ｚ−１の多項式により具体的時間で数学的に表
現することができるスイッチドコンデンサ要素を含む。
【００１６】第１ＳＣ積分ネットワーク１４の実際の特
定スイッチドコンデンサを図３に示す。図３に示される
ように、第１入力回路ブロックＰ１　は、第１及び第２
電子スイッチ４０、４２を含む。スイッチ４０、４２は
、ＣＭＯＳ又はＮＭＯＳ伝送ゲートにより一般に実現で
きる。第１及び第２スイッチ４０、４２は両方ともシス
テムクロック２０（図示されず）に接続され、その方形
波に応答して交互に閉じる（ｃｌｏｓｅｄ）。例えば、
方形波のハイ状態に応答して、第１スイッチ４０は閉じ
、第２スイッチ４２は開く。第１及び第２スイッチは、
Ｃ＊　Ｐ１　の値を有する入力コンデンサ４４に接続さ
れる。ここで　＊　　は多重（ｍｕｌｔｉｐｌｉｃａｔ
ｉｏｎ）を示し、Ｃはコンデンサの設計上の容量値、及
びＰ１　は以下に示される方法で割り付けられる容量係
数（ｃａｐａｃｉｔｏｒ　ｃｏｅｆｆｉｃｉｅｎｔｓ）
である。 第１フィードバック回路ブロックＲ１　は、第３及び第
４の交互に動作するスイッチ４６、４８を含む。第３及
び第４スイッチ４６、４８は、Ｃ＊　ｒ　１　の値を有
するフィードバックコンデンサ５０に接続される。ここ
で再びｒ１　は容量係数である。
【００１７】図３に示されるように、第１積分器ブロッ
クＱ１　−１は第５及び第６交互動作スイッチ５２、５
４を含む。第５スイッチ５２は加算ノード３６とグラン
ドの間に接続され、一方、第２スイッチ５４は加算ノー
ド３６とオペアンプ５８の反転端子５６を結ぶ。値Ｃの
積分コンデンサ６０は、オペアンプ５８の反転端子５６
と出力６２の間に接続される。オペアンプ５８の出力６
２の値はサンプルされたアナログ電圧Ｘ１　の値を決定
する。
【００１８】図２において、第２ＳＣ積分ネットワーク
１８は第２入力回路ブロックＰ２　、第２積分器ブロッ
クＱ１　−１、及び第２フィードバック回路Ｒ２　を含
む。入力及びフィードバック回路ブロックＰ２　、Ｒ２
　の出力は第２加算ノード６６で結合され、このノード
６６はインバータブロックＱ２　−１に接続される。ブ
ロックＰ２　、Ｒ２　、Ｑ２　−１はスイッチドコンデ
ンサ回路要素を含み、この回路要素はブロックＰ２　、
及びＲ２　内のコンデンサの容量がＣ＊　Ｐ２　及びＣ
＊　ｒ２であることを除き、前述の回路ブロックＰ１、
Ｒ１及びＱ１　−１を参照して説明された要素と実質的
に同一である。再び、Ｐ２　及びｒ２は、以下に説明さ
れる大きさの容量係数を有する。　　Ｎ番目の積分ネッ
トワーク２２はＮ番目の入力回路ＰＮ及びＮ番目の積分
器ブロックＱＮ　−１　及びＮ番目のフィードバックブ
ロックＲＮを含む。入力及びフィードバックブロックＰ
Ｎ、ＲＮの出力はＮ番目の加算ノードで結合され、この
ノードは積分器ブロックＱＮ−１の入力に接続される。 図２の実施例において、ブロックＰＮ、ＲＮ、ＱＮ−１
は、ブロックＰＮ及びＲＮ内のコンデンサ容量がＣ＊　
ＰＮ及びＣ＊　ｒＮであることを除き、前述の回路ブロ
ックＰ１　、Ｒ１及びＰ１　−１を参照して説明された
要素と実質的に同じスイッチドコンデンサ回路要素を含
む。 　　図２に示すように、ＭビットＡ／Ｄ変換器２４によ
って発生する量子化ノイズはノイズ源Ｅとして表すこと
ができる。量子化ノイズＥは、Ｎ番目の積分ネットワー
ク２２からの、Ｎ番目にサンプルされたアナログシーケ
ンスにＡ／Ｄ加算ノード７０において加えられる。Ａ／
Ｄ変換器２４を介した１クロック遅延は、遅延要素７２
によって示される。Ａ／Ｄ変換器２４は、Ｍビットデジ
タルワードを各クロックサイクルのとき、Ｍ個の出力ラ
イン７４に出力する。
【００１９】前述したように、各ＳＣ積分ネットワーク
内のＰｉ、Ｑｉ、及びＲｉスイッチドコンデンサ回路ブ
ロックはＺ−１の多項式により表現される。特に、図２
の変換器１０は行列式により定義される。
【００２０】
【数１】
【００２１】ＥはＡ／Ｄ変換器２４に関する量子化エラ
ーを示す。出力ライン７４に発生する本発明変換器１０
のデジタル出力Ｙ（ｚ）は次式により示される。
【００２２】
【数２】
【００２３】本発明変換器の安定性はＤ（ｚ）の平方根
で示される。システムの設計者は安定な応答を与える極
パターン（ｐｏｌｅ　ｐａｔｔｅｒｎ）を選択できる。 所望の安定極パターンは次の多項式により示すことがで
きる。
【００２４】
【数３】
【００２５】式［９］から得られる値ａｋを用いて、コ
ンデンサ係数ｒｉ、Ｐｉ（ｉ＝１、…、ｎ）の値は次式
により示される。
【００２６】
【数４】
【００２７】２ｎが未知（コンデンサ比）のｎ式があり
、従ってコンデンサ比のｎは任意に割り当てられる値で
あり、それはシステムの安定性を劣化することはない。 特別のコンデンサ比を、内部回路動作を最適にするため
に使用して、例えば積分回路部の飽和を避けることがで
きる。又は、この最適化が必要でなければ、Ｒｉ＝Ｐｉ
＝ｋｉ、（ｉ＝１、２、３、…、ｎ）を割り当てること
ができる。例として、表１は、Ｄ（ｚ）＝１に関する５
次までの安定な高次ΣΔ変換器に関するｋｉを示す。
【００２８】
【表１】
【００２９】従って、この発明による方法により、安定
な高次（３次以上）シグマ・デルタアナログ・デジタル
変換器の設計が可能となる。以前より、システムの安定
性を低下することなく、正確なアナログ・デジタル変換
を行うためには、カスケード接続の独立した数段の一次
シグマ・デルタ変換器が必要であった。この発明による
新しい方法は複数のフィードバック経路を使用し（即ち
、Ｄ／Ａ変換器２８と加算ノード３６、６６、６８の間
）、又、安定した単一段Ａ／Ｄシグマ・デルタ変換器を
提供するために複数ビットの内部量子化を用いる。一般
的にカスケード接続されたシステム内の各ステージは、
分離した内部量子化部、及びＤ／Ａ変換器を具備するの
で、この発明による高次単一段方法は回路の重複を防ぐ
ことができるのは明らかである。
【００３０】従来技術の説明で述べたように、一般的な
シグマ・デルタＡ／Ｄ変換器は、５０から６０ビット分
解能を達成するために、６４を越えるオーバーサンプリ
ング比を必要とする。それとは対象的に、この発明の発
明の好適実施例は、僅か６０のオーバーサンプリング比
で動作する一方、４つのスイッチドコンデンサ積分ネッ
トワーク（Ｎ＝４）を使用し、５ビットＡ／Ｄ変換器２
４は６０から７０ビット分解能を達成できる。この発明
のＡ／Ｄシグマ・デルタ変換器１０から生じる他の利点
は、減少されたオーバーサンプリング比による動作特性
の結果として、広帯域アナログ入力信号を処理できる能
力である。現存するシグマデルタ変換器は比較的峡帯域
音響信号に応用される一方、現存するシグマ・デルタ変
換器は一般に広帯域ビデオ信号には応用されなかった。 更に、所望レベルの分解能に対する低いオーバーサンプ
リング比により、与えられた半導体技術を使用して、高
いアナログ／デジタル変換率が得られる。
【００３１】本発明の高次変換器１０はディスクリート
部品により物理的に実現できるが、集積回路（ＩＣ）と
して容易に製作できる。２図及び３図を良く見ると、積
分ネットワーク内のオペアンプを除き、本発明変換器１
０はデジタル要素から主に構成されている。デジタル構
成は様々な半導体技術による集積回路として容易に実現
できることは良く知られている。
【００３２】この発明は特定の好適実施例を参照して説
明された。当業者及びこの発明に関する知識を有する人
は、前述の実施例に変更、修正を加えることができるが
、それは本発明の範囲を越えるものではないと考えられ
る。例えば、積分ネットワーク内の回路ブロックＰｉ、
Ｑｉ、及びＲｉは、ここに説明された特定のスイッチド
コンデンサ積分ネットワーク以外の回路技術により、こ
の発明の範囲を越えずに実現できる。同様に、この発明
の好適実施例では１から５ビットの内部量子化を使用し
たが、本発明は特定スケールの積分量子化に限られるも
のではない。更に、デジタルデシメーションフィルタは
、この発明回路からのデジタル出力を、更に一般的な１
６ビットフォーマットに変換するのに使用されたが、こ
の発明変換器は、このようなフィルタとは無関係に、入
力アナログ信号をデジタル領域データに変換できる。従
って前述の請求範囲により、これらの修正は全て含まれ
ていると考えられる。
【図面の簡単な説明】
【図１】本発明の高次シグマ・デルタアナログ／デジタ
ル変換器を示すブロック図。
【図２】本発明のシグマ・デルタＡ／Ｄ変換器を示す更
に詳細なブロック図であり、システムクロックは簡単の
ため示されていない。
【図３】第１積分ネットワークを実現する特定のスイッ
チドコンデンサ（ｓｗｉｔｃｈｅｄ　ｃａｐａｃｉｔｏ
ｒ）を示す図であり、これは本発明による変換器の好適
実施例に設けられる。
【符号の説明】
１４・１８・２２…積分ネットワーク、２０…システム
クロック発生器、２４…ＭビットＡ／Ｄ変換器、２８…
ＭビットＤ／Ａ変換器、３２…参照振幅発生器、Ｐ１　
・Ｐ２　・ＰＮ…入力回路、Ｒ１　・Ｒ２　・ＲＮ…フ
ィードバック回路、Ｑ１　−１・Ｑ２　−１・ＱＮ−１
…積分器。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】　　アナログ入力信号を出力デジタルシー
    ケンスに変換するアナログ・デジタル変換器において、
    前記アナログ信号に応答して、サンプルされた第１アナ
    ログ信号を発生する第１積分ネットワーク手段と、前記
    サンプルされた第１アナログ信号に応答して、サンプル
    された第２アナログ信号を発生する第２積分ネットワー
    ク手段と、サンプルされた第２アナログ信号に応答して
    、サンプルされた第３アナログ信号を発生する第３積分
    ネットワーク手段と、前記サンプルされた第３アナログ
    信号に応答して、前記デジタル出力シーケンスを発生す
    る量子化手段と、前記第１、第２、第３積分ネットワー
    ク手段に接続され、前記デジタル出力シーケンスからア
    ナログフィードバック信号を発生するフィードバック手
    段と、を具備することを特徴とするアナログ・デジタル
    変換器。
  2. 【請求項２】　　前記第１積分ネットワークは、前記ア
    ナログ入力が入力される第１入力ポートを有する第１ス
    イッチドコンデンサ要素と、前記第１スイッチドコンデ
    ンサ要素に接続される第１加算ノードと、及び前記第１
    加算ノードに接続される第１スイッチドコンデンサ積分
    ネットワークと、を含むことを特徴とする請求項１記載
    の変換器
  3. 【請求項３】　　前記フィードバック手段はデジタル・
    アナログ変換器を含むことを特徴とする請求項２記載の
    変換器
  4. 【請求項４】　　前記第１積分手段は、前記デジタル・
    アナログ変換器と前記第１加算ノードの間に直列に接続
    される第１スイッチドコンデンサフィードバック要素を
    更に含むことを特徴とする請求項３記載の変換器。
  5. 【請求項５】　　前記第２積分ネットワーク手段は、前
    記サンプルされた第２アナログ信号が入力される第２入
    力ポートを有する第２スイッチドコンデンサ入力要素と
    、前記第２スイッチドコンデンサ入力要素に接続される
    第２加算ノードと、及び前記第２加算ノードに接続され
    る第２スイッチドコンデンサ積分ネットワークを含むこ
    とを特徴とする請求項４記載の変換器。
  6. 【請求項６】　　前記第２積分ネットワーク手段は、前
    記デジタル・アナログ変換器と前記第２加算ノードの間
    に直列に接続される第２スイッチドコンデンサフィード
    バック要素を含むことを特徴とする請求項５記載の変換
    器。
  7. 【請求項７】　　前記量子化手段はＮビットアナログ・
    デジタル変換器を含み、前記フィードバック手段はＮビ
    ットデジタル・アナログ変換器を含む（Ｎは１以上の整
    数）ことを特徴とする請求項１記載の変換器。
  8. 【請求項８】　　アナログ信号入力をデジタルワードの
    出力シーケンスに変換するアナログ・デジタル変換器に
    おいて、前記アナログ入力信号に応答して、サンプルさ
    れた第１アナログ信号を発生する第１積分ネットワーク
    手段と、前記サンプルされた第１アナログ信号に応答し
    て、サンプルされた第２アナログ信号を発生する第２積
    分ネットワーク手段と、サンプルされた第２アナログ信
    号に応答して、サンプルされた第３アナログ信号を発生
    する第３積分ネットワーク手段と、前記サンプルされた
    第３アナログ信号に応答して、前記デジタル出力シーケ
    ンスを発生する量子化手段と、前記第１、第２、第３積
    分ネットワーク手段に接続され、前記デジタル出力シー
    ケンスからアナログフィードバック信号を発生するフィ
    ードバック手段と、を具備することを特徴とするアナロ
    グ・デジタル変換器。
  9. 【請求項９】　　前記第１積分ネットワークは、前記ア
    ナログ入力が入力される第１入力ポートを有する第１ス
    イッチドコンデンサ要素と、前記第１スイッチドコンデ
    ンサ要素に接続される第１加算ノードと、及び前記第１
    加算ノードに接続される第１スイッチドコンデンサ積分
    ネットワークと、を含むことを特徴とする請求項８記載
    の変換器。
  10. 【請求項１０】　　前記フィードバック手段はデジタル
    ・アナログ変換器を含むことを特徴とする請求項９記載
    の変換器。
  11. 【請求項１１】　　前記第１積分手段は、前記デジタル
    ・アナログ変換器と前記第１加算ノードの間に直列に接
    続される第１スイッチドコンデンサフィードバック要素
    を更に含むことを特徴とする請求項１０記載の変換器。
  12. 【請求項１２】　　前記第２積分ネットワーク手段は、
    前記サンプルされた第２アナログ信号が入力される第２
    入力ポートを有する第２スイッチドコンデンサ入力要素
    と、前記第２スイッチドコンデンサ入力要素に接続され
    る第２加算ノードと、及び前記第２加算ノードに接続さ
    れる第２スイッチドコンデンサ積分ネットワークを含む
    ことを特徴とする請求項１１記載の変換器。
  13. 【請求項１３】　　前記第２積分ネットワーク手段は、
    前記デジタル・アナログ変換器と前記第２加算ノードの
    間に直列に接続される第２スイッチドコンデンサフィー
    ドバック要素を含むことを特徴とする請求項１２記載の
    変換器。
  14. 【請求項１４】　　前記量子化手段はＮビットアナログ
    ・デジタル変換器を含み、前記フィードバック手段はＮ
    ビットデジタル・アナログ変換器を含む（Ｎは１以上の
    整数）ことを特徴とする請求項８記載の変換器。
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