JPH04230077A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は、ＮＡＮＤセル型ＥＥＰ
ＲＯＭ等の半導体記憶装置に関する。

【０００２】

【従来の技術】浮遊ゲートと制御ゲートを有する電気的
書替え可能なメモリセルを用いたＥＥＰＲＯＭが知られ
ている。なかでも、複数のメモリセルのソース，ドレイ
ン拡散層を隣接するもの同士で共用する形で直列接続し
てＮＡＮＤセルを構成したＥＥＰＲＯＭは、高集積化で
きるものとして注目されている。

【０００３】しかしこの種のＥＥＰＲＯＭには、次のよ
うな問題があった。一つは、メモリセルが配列形成され
たセルアレイ領域の周辺部のメモリセルが内部のそれと
形状や特性が異なることである。これには二つの原因が
ある。通常この種のメモリセルでは、浮遊ゲートと制御
ゲート間の結合容量を十分大きくするために、浮遊ゲー
トは素子領域からフィールド領域上に一部延在するよう
に配設される。ところがセルアレイ領域内部に素子領域
と交互に形成されるフィールド領域に比べてセルアレイ
領域外部のフィールド領域は広い面積を持つ。したがっ
てフィールド酸化膜を通常のＬＯＣＯＳ法で形成した場
合、セルアレイ領域内部でセル間を分離するためのフィ
ールド酸化膜の盛り上がりに比べてセルアレイ領域外部
の広いフィールド領域でのフィールド酸化膜の盛り上が
りが大きくなる。その結果、平坦性の異なるセルアレイ
領域内部とその周辺部とでは加工される浮遊ゲートおよ
び制御ゲートの形状が異なったものとなる。これが、メ
モリセル特性のばらつきの原因となる。もう一つの原因
は、フィールド領域にイオン注入により形成される反転
防止層の不純物のしみ出し効果が、セルアレイ領域内部
に位置するフィールド領域とセルアレイ周辺部とでは異
なることである。これは、セルアレイ領域内部の狭いフ
ィールド領域に比べてセルアレイ領域外部の広いフィー
ルド領域には十分多量の不純物が導入されるためである
。これも、メモリセルの特性のばらつきとなって現れる
。

【０００４】二つ目の問題は、この種のＥＥＰＯＲＭで
はデータ書き込みや消去に電源電位より昇圧された高電
位が用いられるため、これらの高電位が印加される周辺
回路内のＭＯＳトランジスタの信頼性の確保が難しいこ
とである。高電位が印加されるＭＯＳトランジスタの信
頼性を確保するためにはそれらのゲート酸化膜厚を十分
厚くすることが必要になる。これに合わせて、電源電位
が用いられるＭＯＳトランジスタのゲート酸化膜厚も厚
くすると、短チャネル効果等を低減するためにゲート長
を短くすることができない。

【０００５】もう一つの問題は、周辺回路にＣＭＯＳ回
路を用いた場合に、通常ｐチャネルＭＯＳトランジスタ
とｎチャネルＭＯＳトランジスタのそれぞれの特性最適
化のためのチャネルイオン注入等が必要になり、製造工
程が複雑になることである。

【０００６】同様の問題は、ＮＡＮＤセル型ＥＥＰＲＯ
Ｍに限らず、ＮＯＲ型のＥＥＰＲＯＭにもあるし、また
ＥＥＰＲＯＭだけでなく、ＤＲＡＭやＳＲＡＭ等の各種
半導体記憶装置にもある。

【０００７】

【発明が解決しようとする課題】以上のように従来の半
導体記憶装置には、メモリセルアレイ領域の内部と周辺
部とでメモリセル特性が異なったものとなる、高電位が
用いられる周辺回路内でＭＯＳトランジスタのゲート長
を微細化することができない、ＣＭＯＳ周辺回路を用い
ると製造工程が複雑になる、といった問題があった。

【０００８】本発明は、この様な問題を解決して特性向
上を図った半導体記憶装置を提供することを目的とする
。

【０００９】［発明の構成］

【００１０】

【課題を解決するための手段】本発明は、第１に、半導
体基板に複数のメモリセルが配列形成されたセルアレイ
を有する半導体記憶装置において、セルアレイ領域外部
のフィールド領域端部に、セルアレイ内部のメモリセル
特性を均一化するためにダミー素子領域が形成されてい
ることを特徴とする。

【００１１】本発明は、第２に、半導体基板に電気的書
替え可能な複数のメモリセルからなるセルアレイと、こ
のセルアレイの書込み，消去および読出しを制御する周
辺回路とが形成された半導体記憶装置において、周辺回
路内の電源電位がゲートに印加されるＭＯＳトランジス
タと電源電位より高い高電位がゲートに印加されるＭＯ
Ｓトランジスタのゲート酸化膜の膜厚を異ならせたこと
を特徴とする。

【００１２】本発明は、第３に、第１導電型半導体基板
の第２導電型ウェル内に電気的書替え可能な複数のメモ
リセルからなるセルアレイが形成され、セルアレイ領域
とは別の第２導電型ウェルに形成されたセルアレイの書
込み，消去および読出しを制御する周辺回路が形成され
た半導体記憶装置において、周辺回路内の前記第２導電
型ウェルに形成された第１導電チャネルＭＯＳトランジ
スタと、前記第２導電型ウェル内に形成された第１導電
型ウェルに形成された第２導電チャネルＭＯＳトランジ
スタのチャネルイオン注入が同時に行われていることを
特徴とする。

【００１３】

【作用】本発明によれば、セルアレイ領域外部のフィー
ルド領域端部にダミー素子領域を設けることによって、
セルアレイ領域でのパターン加工条件や不純物のしみ出
し効果がセルアレイ領域全体で均一になり、したがって
メモリセル特性の均一性が向上する。

【００１４】また本発明によれば、周辺回路内で高電位
が印加されるＭＯＳトランジスタと電源電位が印加され
るＭＯＳトランジスタのゲート絶縁膜厚を印加される電
位に応じて異ならせることによって、周辺回路内での素
子の微細化と信頼性の確保を両立させることができる。

【００１５】さらに本発明によれば、周辺回路内を二重
ウェル構造としてｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタのチャネルイオン注入を同時
に行うことによってそれぞれ所望のしきい値を得ること
を可能として、製造工程の簡略化を図ることができる。

【００１６】

【実施例】以下、図面を参照しながら実施例を説明する
。図１は、本発明の一実施例に係るＮＡＮＤセル型ＥＥ
ＰＲＯＭのＮＡＮＤセルを示すレイアウトであり、図２
（ａ）（ｂ）はそれぞれ図１のＡ−Ａ′およびＢ−Ｂ′
断面図であり、図３はＮＡＮＤセルアレイの等価回路で
ある。この実施例では、４個のメモリセルＭ１〜Ｍ４と
２個の選択ゲートＳ１，Ｓ２を、それらのソース，ドレ
イン拡散層を隣接するもの同士で共用する形で直列接続
してＮＡＮＤセルが構成されている。この様なＮＡＮＤ
セルがマトリクス配列されてセルアレイが構成されてい
る。ＮＡＮＤセルのドレインは選択ゲートＳ１を介して
ビット線ＢＬに接続され、ソースは選択ゲートＳ２を介
して接地線ＳＳに接続されている。各メモリセルの制御
ゲートＣＧ１〜ＣＧ４は、ビット線と交差して連続的に
配設されてワード線となる。この実施例では４個のメモ
リセルでＮＡＮＤセルを構成しているが、一般に２ｎ個
のメモリセルで一つのＮＡＮＤセルを構成することがで
きる。

【００１７】具体的なメモリセル構造を図２により説明
する。この実施例ではｎ型シリコン基板１を用いて、こ
の基板１にｐ型ウェル２が形成され、このｐ型ウェル２
にセルアレイが構成されている。後に説明するように周
辺回路は、セルアレイ領域とは別に形成されたｐ型ウェ
ルに形成される。ＮＡＮＤセルは、ｐ型ウェル２にはＬ
ＯＣＯＳ法によって素子分離酸化膜１０が形成され、こ
の素子分離酸化膜１０で囲まれた素子領域に第１ゲート
酸化膜３を介して浮遊ゲート４（４１〜４４）が形成さ
れ、この上に第２ゲート酸化膜５を介して制御ゲート６
（６１〜６４）が形成されている。第１ゲート酸化膜３
は、５〜２０ｎｍの熱酸化膜であり、第２ゲート酸化膜
５は１５〜４０ｎｍの熱酸化膜である。また浮遊ゲート
４は５０〜４００ｎｍの第１層多結晶シリコンにより形
成され、制御ゲート６は１００〜４００ｎｍの第２層多
結晶シリコンにより形成される。各メモリセルのソース
，ドレインとなるｎ型拡散層９は隣接するもの同士で共
用する形で４個のメモリセルが直列接続される。ゲート
および拡散層が形成された基板上は、ＣＶＤ絶縁膜７で
覆われ、この上にビット線８が配設される。

【００１８】二つの選択ゲートＳ１，Ｓ２の部分は、ゲ
ート酸化膜３２の膜厚が２５〜４０ｎｍとメモリセルの
それより厚く形成される。ゲート電極４５、４６は浮遊
ゲート４と同じ第１層多結晶シリコン膜を用いて形成さ
れている。そして制御ゲート６と同じ第２層多結晶シリ
コン膜により形成された配線６５，６６がゲート電極４
５，４６に重ねて形成され、所定間隔毎にスルーホール
を介してゲート電極４５，４６に接続されている。

【００１９】各メモリセルの浮遊ゲート４と制御ゲート
６および選択ゲートのゲート電極４５，４６と配線６５
，６６は、ゲート長方向には同じエッチングマスクを用
いて同時にパターニングされている。そしてソース，ド
レイン拡散層となるｎ型層９はこれらのゲート電極およ
び配線をマスクとして砒素または燐をイオン注入して形
成されている。

【００２０】メモリセルの浮遊ゲート４は、図２（ａ）
に示すように素子領域からフィールド酸化膜１０上に乗
り上げる状態にパターン形成されており、これによりメ
モリセルの制御ゲート４と基板１間の容量Ｃ１は、浮遊
ゲート４と制御ゲート６間の容量Ｃ２に比べて小さく設
定されている。具体的な数値例を上げて説明する。１μ
ｍルールに従って浮遊ゲート４および制御ゲート６を幅
１μｍ、チャネル長１μｍとする。また浮遊ゲート４は
フィールド領域上に両側に１μｍずつ延在させる。第１
ゲート酸化膜３は２０ｎｍ、第２ゲート酸化膜５は３５
ｎｍとする。熱酸化膜の誘電率をεとすると、結合容量
Ｃ１，Ｃ２はそれぞれ、 Ｃ１＝ε／０．０２ Ｃ２＝３ε／０．０３５ となる。すなわち、Ｃ１＜Ｃ２なる条件を満たしている
。

【００２１】図４は、セルアレイ領域周辺部とこれに接
するフィールド領域部分のレイアウトである。セルアレ
イの制御ゲート線が走る方向のすなわちワード線方向の
端部のフィールド領域には、斜線で示したようにダミー
素子領域１１が形成されている。セルアレイ領域内の素
子領域間隔をａとして、セルアレイ領域内の最も端にあ
る素子領域とフィールド領域内に形成されるダミー素子
領域１１との間隔をａとしている。このダミー素子領域
１１にはセルアレイ領域におけるようにｎ型拡散層は形
成しない。セルアレイ領域のｐ型ウェルはこのダミー素
子領域の下まで形成されており、このダミー素子領域１
１上に配設されたＡｌ配線１３を高濃度ｐ型拡散層１２
を介してｐ型ウェルにコンタクトさせている。１４がそ
のコンタクト部である。このＡｌ配線１３はまた、第３
層多結晶シリコン膜により形成された接地線１５にもコ
ンタクトさせている。１６がそのコンタクト部である。

【００２２】ダミー素子領域は、セルアレイ領域外部の
みならず、セルアレイ領域内部の配線コンタクト等のた
めに所定ビット毎に広いフィールド領域となる部分に設
けられる。図５および図６はそれらの部分のレイアウト
を示している。

【００２３】図５は、選択ゲート線ＳＧ１，ＳＧ２の二
層多結晶シリコン膜を相互にコンタクトさせるコンタク
ト部１７が設けられるセルアレイ領域内部のフィールド
領域を示している。セルアレイ領域内部でも、この様な
コンタクト部１７が設けられるフィールド領域は他のセ
ルアレイ領域内のフィールド領域に比べて面積が大きい
。そこでこの様なフィールド領域に、斜線で示すような
ダミー素子領域１８が設けられる。

【００２４】また図６は、セルアレイ領域内部で接地線
１５とｐ型ウェルとをＡｌ配線２３によって接続する部
分のレイアウトである。この部分もＡｌ配線１３とその
コンタクトのために広いフィールド領域となるので、こ
こにも同様に斜線で示すようなダミー素子領域１９が設
けられる。Ａｌ配線１３は、コンタクト部２２で高濃度
ｐ型層２１を介してｐ型ウェルにコンタクトし、また第
３層多結晶シリコン膜からなる接地線１５に対してコン
タクト部２０でコンタクトする。

【００２５】図７は、図４のＡ−Ａ′断面を、ダミー素
子領域がない従来の構造と比較して示している。図７（
ｂ）に示すように従来の構造では、セルアレイ領域端部
ではフィールド酸化膜１０の段差がセルアレイ領域内部
より大きくなり、したがって浮遊ゲートおよび制御ゲー
トの加工の際の平坦性がセルアレイ領域内部とは異なる
。また反転防止層２３の不純物のしみ出し効果はセルア
レイ領域端部のメモリセルについて大きい。これらが前
述したように、セルアレイ領域内のメモリセル特性のば
らつきの原因になっている。これに対してこの実施例で
は、図７（ａ）に示すようにセルアレイ領域外のフィー
ルド領域端部にダミー素子領域１１が形成されているた
め、セルアレイ領域内のすべてのメモリセルはゲート電
極の加工条件や反転防止層の不純物しみ出しの効果が等
しくなる。図５および図６に示すセルアレイ領域内の広
いフィールド領域部分も同じである。したがってこの実
施例によれば、均一性の優れたメモリセル特性が得られ
る。

【００２６】図８は、周辺回路部の高電位例えば昇圧電
位Ｖｐｐ（たとえば２０Ｖ）がゲートに印加される部分
のＭＯＳトランジスタ（以下、Ｖｐｐ系ＭＯＳトランジ
スタという）と電源電位Ｖｃｃ（たとえば５Ｖ）がゲー
トに印加される部分のＭＯＳトランジスタ（以下、Ｖｃ
ｃ系ＭＯＳトランジスタという）の構造である。周辺回
路は、セルアレイが形成されるｐ型ウェル２とは別に形
成されたｐ型ウェル２４内に形成される。Ｖｐｐ系ＭＯ
Ｓトランジスタ部は例えば５０ｎｍのゲート酸化膜２５
１とし、Ｖｃｃ系ＭＯＳトランジスタ部は２０〜２５ｎ
ｍのゲート酸化膜２５２としている。それぞれのゲート
電極２６１，２６２は同じ多結晶シリコンを用いて同時
にパターン形成される。またソース，ドレインとなるｎ
型拡散層２７もそれぞれのゲート電極をマスクとしてこ
れに自己整合されて形成される。Ｖｐｐ系ＭＯＳトラン
ジスタでは、ソース，ドレイン拡散層のチャネルに接す
る部分に低濃度ｎ型層２８を設けた所謂ＬＤＤ構造とし
ている。

【００２７】この様なゲート酸化膜厚の作り分けは、具
体的に次のようにして行われる。まず、Ｖｐｐ系ＭＯＳ
トランジスタのゲート酸化膜２５１を熱酸化により形成
する。このときの膜厚は、後の熱酸化で膜厚が上積みさ
れることを考慮して、例えば最終的に必要な膜厚５０ｎ
ｍに対して４４ｎｍとする。そしてＶｃｃ系ＭＯＳトラ
ンジスタ領域のゲート酸化膜２５１をエッチング除去し
、再度熱酸化を行ってＶｃｃ系ＭＯＳトランジスタのゲ
ート酸化膜２５２を２０〜２５ｎｍ形成する。これによ
り、先に形成されたゲート酸化膜２５１は所望の最終膜
厚５０ｎｍとなる。

【００２８】なおゲート酸化膜は、熱酸化法による他、
ラピット・サーマル・アニール（ＲＴＡ）法を用いても
よい。酸化雰囲気は、ドライＯ２でもよいし、Ｎ２やＡ
ｒ等の不活性ガスで希釈されたＨＣｌ，Ｏ２，Ｈ２Ｏ等
でもよく、またこれらの組み合わせを利用してもよい。

【００２９】図９および図１０は、同様に周辺回路のＶ
ｐｐ系ＭＯＳトランジスタとＶｃｃ系ＭＯＳトランジス
タのゲート酸化膜の作り分け構造の別の例である。

【００３０】図９ではまず、Ｖｐｐ系のゲート酸化膜２
５１が例えば熱酸化法により２５ｎｍの厚さで形成され
る。その後、Ｖｃｃ系ＭＯＳトランジスタ領域のゲート
酸化膜が除去され、ＴＥＯＳ膜によるゲート酸化膜２９
がＶｃｃ系とＶｐｐ系に同時に形成される。その後の工
程は通常通りである。Ｖｐｐ系ＭＯＳトランジスタ領域
ではゲート酸化膜が熱酸化膜とＴＥＯＳ膜の二層構造と
なり、Ｖｃｃ系はＴＥＯＳ膜一層となる。したがってそ
れぞれの膜厚を選択することにより、Ｖｐｐ系とＶｃｃ
系のＭＯＳトランジスタのゲート耐圧をそれぞれ所望の
値に設定することができる。

【００３１】この構造では、特にＶｐｐ系のゲート酸化
膜が二層構造となってピンホール等による短絡事故が確
実に防止されて信頼性が向上する。メモリセルの浮遊ゲ
ートと制御ゲート間の第２ゲート絶縁膜としてＴＥＯＳ
膜を用いる場合には、これと同時に周辺回路内のＶｃｃ
系ＭＯＳトランジスタのゲート酸化膜を形成することに
よって、工程は簡単になる。ＴＥＯＳ膜は膜形成後に熱
処理を行ってもよい。例えば、Ｏ２を含む雰囲気中で熱
処理を行うことによって、ＴＥＯＳ膜は密度が高いもの
となり、信頼性が向上すると同時に、ＮＨ４Ｆ液による
エッチング速度が遅くなるので、プロセスマージンが向
上する。

【００３２】図１０では、まず（ａ）に示すように、Ｖ
ｐｐ系のＭＯＳトランジスタ領域に最終膜厚となるゲー
ト酸化膜２５１を形成する。そしてフォトレジスト３０
をパターン形成して、ＮＨ４Ｆ液によってＶｃｃ系ＭＯ
Ｓトランジスタ領域の酸化膜をエッチング除去する。次
にフォトレジスト３０を残したまま、これをマスクとし
てＬＰＤ（Ｌｉｑｕｉｄ　　Ｐｈａｓｅ　　Ｄｅｐｏｓ
ｉｔｉｏｎ）法により、（ｂ）に示すようにＶｃｃ系Ｍ
ＯＳトランジスタのゲート酸化膜３１を形成する。この
ＬＰＤ法は具体的には、例えばＨ２ＳｉＯ３〕水溶液に
ＳｉＯ２粉末（例えばシリカゲル）を溶かした飽和溶液
に、Ｈ２ＢＯ３溶液を添加してシリコン酸化膜を析出さ
せる方法である。この後は、通常の工程でゲート電極お
よびソース，ドレイン拡散層を形成すればよい。

【００３３】この方法では、Ｖｐｐ系とＶｃｃ系のゲー
ト酸化膜をそれぞれ別々の互いに影響を与えることなく
形成することができる。したがって膜厚の制御性が優れ
ている。なお、フォトレジストの代わりに疎水性の膜例
えば多結晶シリコン等を用いることができる。

【００３４】図８〜図１０では、Ｖｐｐ系とＶｃｃ系の
ＭＯＳトランジスタについて説明したが、ＮＡＮＤセル
型ＥＥＰＲＯＭでは通常、Ｖｃｃ，Ｖｐｐの他にさらに
中間電位ＶｐｐＭ（例えば１０Ｖ）が用いられる。した
がってＶｃｃ，ＶｐｐおよびＶｐｐＭ系のＭＯＳトラン
ジスタのゲート酸化膜をそれぞれ最適値になるように異
ならせることが望ましい。これは、図８〜図１０で説明
した手法を採用することにより、容易に実現することが
できる。

【００３５】次に、周辺回路内の各種ＭＯＳトランジス
タのしきい値制御について説明する。周辺回路をＣＭＯ
Ｓ構成とした場合、ｐチャネルＭＯＳトランジスタとｎ
チャネルＭＯＳトランジスタのしきい値をそれぞれ最適
設定する必要がある。また同じｎチャネルＭＯＳトラン
ジスタでも、Ｖｃｃ系とＶｐｐ系ではゲート酸化膜厚が
異なるために、これらもそれぞれしきい値を最適設定す
る必要がある。これらのしきい値設定を、それぞれ別個
のチャネルイオン注入により行うと、工程は非常に複雑
になる。この実施例では以下に説明するように、しきい
値制御の工程を簡略化している。

【００３６】図１１は、セルアレイが形成されたｐ型ウ
ェル２と、これとは分離された周辺回路用のｐ型ウェル
２４が設けられ、ｐ型ウェル２４にＥタイプ，ｎチャネ
ルのＶｐｐ系ＭＯＳトランジスタＱｎ１とＶｃｃ系ＭＯ
ＳトランジスタＱｎ２、およびＥタイプ，ｐチャネルの
Ｖｃｃ系ＭＯＳトランジスタＱｐが形成されている様子
を示す。ｐチャネルＭＯＳトランジスタＱｐは、ｐ型ウ
ェル２４内にさらにｎ型ウェル３２が形成されて、この
二重ウェル構造部に形成されている。

【００３７】図１２〜図１４はこの周辺回路部の製造工
程である。

【００３８】まず図１２に示すように、基板１にｐ型ウ
ェル２４を形成し、次いでｐ型ウェル２４内にｎ型ウェ
ル３２を形成する。その後ＬＯＣＯＳ法によってフィー
ルド酸化膜１０を形成する。そして熱酸化を行って約４
４ｎｍのゲート酸化膜３３を形成し、Ｖｐｐ系ＭＯＳト
ランジスタＱｎ１の領域を覆うフォトレジスト．マスク
３４をパターン形成して、他の領域のゲート酸化膜をエ
ッチング除去する。

【００３９】その後フォトレジスト・マスク３４を除去
して再度熱酸化を行って、図１３に示すように、Ｖｃｃ
系ＭＯＳトランジスタＱｎ１およびＱｐ領域のゲート酸
化膜３５を２０〜２５ｎｍ形成する。このとき先に形成
されているＶｐｐ系ＭＯＳトランジスタ領域のゲート酸
化膜３３は膜厚が増えて、所望の最終膜厚約５０ｎｍと
なる。次に、この状態でＶｐｐ系のＷタイプ，ｎチャネ
ルＭＯＳトランジスタＱｎ１、Ｖｃｃ系のＥタイプ，ｎ
チャネルＭＯＳトランジスタＱｎ２およびＥタイプ，ｐ
チャネルＭＯＳトランジスタＱｐの領域にしきい値制御
のためのボロンのイオン注入を行う。他の領域はマスク
材で覆っておく。次に図には示していないが、Ｄタイプ
ＭＯＳトランジスタ領域等に必要なしきい値制御のため
のイオン注入を行う。

【００４０】次に図１４に示すように、多結晶シリコン
膜の堆積，パターニングによりゲート電極３５を形成し
、それぞれのソース，ドレイン層を形成する。Ｖｐｐ系
のＭＯＳトランジスタＱｎ１は、高濃度のｎ型層３７と
これより低濃度で浅いｎ型層３８からなるＬＤＤ構造と
している。またＶｃｃ系ｎチャネルＭＯＳトランジスタ
Ｑｎ２は、高濃度ｎ型層３９とこれより深い低濃度ｎ型
層４０によるＬＤＤ構造としている。Ｖｃｃ系ｐチャネ
ルＭＯＳトランジスタＱｐにおいても、高濃度ｐ型層４
１とこれより深い低濃度ｐ型層４２によるＬＤＤ構造と
している。

【００４１】図１５には、上述のボロンイオン注入と各
ＭＯＳトランジスタＱｎ１，Ｑｎ２およびｐチャネルＭ
ＯＳトランジスタＱｐのしきい値電圧の関係を示してい
る。図から明らかなように、これらの異なるＭＯＳトラ
ンジスタＱｎ１，Ｑｎ２およびＱｐのチャネル領域に同
時にボロンイオン注入を行って、それぞれ所定のしきい
値を持つＥタイプとすることができる。つまり、ｐチャ
ネルＭＯＳトランジスタＱｐの領域はｐ型ウェル２４よ
り高濃度のｎ型ウェル３２になっているために、ボロン
イオン注入によって高すぎるしきい値がある程度低くな
って、ｎチャネルＭＯＳトランジスタＱｎ２のそれとし
きい値の絶対値がほぼ等しいＥタイプとすることができ
る。またＶｐｐ系ｎチャネルＭＯＳトランジスタＱｎ１
とＶｃｃ系ｎチャネルＭＯＳトランジスタＱｎ２とでは
、ゲート酸化膜厚の相違によりしきい値にずれが生じる
が、この程度のずれは回路技術上の工夫により動作上不
都合が生じないようにすることが容易である。或いは、
薄いゲート酸化膜３５のＭＯＳトランジスタＱｎ２の領
域にゲート酸化膜形成前にダミー酸化膜を例えば１０ｎ
ｍ形成した状態でイオン注入を行う事によって、ｎチャ
ネルＭＯＳトランジスタＱｎ１とＱ２のしきい値をより
近付けることも可能である。

【００４２】次にこの実施例のＮＡＮＤセル型ＥＥＰＲ
ＯＭの動作を説明する。以下の動作説明では、データ消
去の場合の昇圧電位をＶｐｐ１とし、データ書き込みに
用いる昇圧電位をＶｐｐ２とする。例えば、Ｖｐｐ１＝
１８Ｖ、Ｖｐｐ２＝１２〜２０Ｖとするが、これらを共
通の昇圧電位としてもよい。まず、データ消去は選択さ
れたＮＡＮＤセル内の全てのメモリセルに対して一括し
て行われる。このときＮＡＮＤセル内の全ての制御ゲー
ト線ＣＧ１〜ＣＧ４を０Ｖとし、ｎ型シリコン基板１、
セルアレイ領域のｐ型ウェル２、ビット線ＢＬ、選択ゲ
ート線ＳＧ１，ＳＧ２に昇圧電位Ｖｐｐ１を与える。こ
れにより全てのメモリセルで浮遊ゲートからｐ型ウェル
に電子がトンネル電流により放出される。この電子放出
によって、メモリセルのしきい値電圧は負方向に移動し
て、“０”となる。

【００４３】次にＮＡＮＤセルへのデータ書き込みは、
ＮＡＮＤセル内のビット線から遠い方のメモリセルＭ４
から順に行われる。すなわちメモリセルＭ４へのデータ
書き込み時は、ドレイン側の選択ゲート線ＳＧ１に中間
電位ＶｐｐＭとして例えば、（１／２）Ｖｐｐ１を与え
、ソース側の選択ゲート線ＳＧ２は０Ｖとし、メモリセ
ルＭ４の制御ゲート線ＣＧ４にＶｐｐ２、残りの制御ゲ
ート線ＣＧ１〜ＣＧ３に中間電位ＶｐｐＭが与えられる
。ｐ型ウェル２および基板１は０Ｖとする。ビット線Ｂ
Ｌには、データ“０”，“１”に応じて、それぞれ０Ｖ
，中間電位ＶｐｐＭが与えられる。たとえば、ビット線
ＢＬに０Ｖを与えたときは、これが非選択のメモリセル
Ｍ１〜Ｍ３を通して選択メモリセルＭ４のドレインまで
伝達され、制御ゲートに高電位が印加されたメモリセル
Ｍ４でドレインから浮遊ゲートにトンネル電流によって
電子が注入される。これにより、しきい値は正方向に移
動して、データ“１”が書込まれる。ビット線に中間電
位ＶｐｐＭを与えたときは、選択メモリセルで状態変化
はなくデータ“０”のまま保たれる。

【００４４】以下、順次選択制御ゲート線をＶｐｐとし
て、メモリセルＭ３，Ｍ２，Ｍ１とデータ書き込みが行
われる。

【００４５】データ読出しは、メモリセルＭ４の読出し
について説明すれば、選択ゲート線ＣＧ１，ＣＧ２およ
び非選択メモリセルに繋がる制御ゲート線ＣＧ１〜ＣＧ
３に電源電位Ｖｃｃ（例えば、５Ｖ）を与え、選択され
た制御ゲート線ＣＧ４に０Ｖを与え、ビット線ＢＬにＶ
ｃｃまたはこれより小さい所定の読出し電位を与える。 これにより、ビット線ＢＬに電流が流れるか否かによっ
て、データ“０”，“１”の判定ができる。

【００４６】以上の各動作モードでの各部の電位関係を
表１にまとめて示す。

【００４７】

【表１】 以上においては、専らＮＡＮＤセル型ＥＥＰＲＯＭの実
施例を説明したが、本発明は、ＮＯＲ型ＥＥＰＲＯＭに
も同様に適用することができ、またＤＲＡＭやＳＲＡＭ
等の他の各種半導体記憶装置に適用することが可能であ
る。

【００４８】

【発明の効果】本発明によれば、セルアレイ領域内外に
ダミー素子領域を設けることによって、メモリセル特性
の均一化を図り、特性を向上させた半導体記憶装置を提
供することができる。

【図面の簡単な説明】

【図１】本発明一実施例に係るＥＥＰＲＯＭのＮＡＮＤ
セルの平面図。

【図２】図１のＡ−Ａ′およびＢ−Ｂ′断面図。

【図３】同実施例のセルアレイの等価回路図。

【図４】同実施例のセルアレイ領域周辺部の構造を示す
平面図。

【図５】同実施例のセルアレイ内部の選択ゲート線コン
タクト部の構造を示す平面図。

【図６】同実施例のセルアレイ内部の接地線コンタクト
部の構造を示す平面図。

【図７】図４のＡ−Ａ′断面構造を従来例と比較して示
す断面図、

【図８】同実施例の周辺回路のトランジスタ構造を示す
断面図。

【図９】周辺回路の他のトランジスタ構造を示す断面図
。

【図１０】周辺回路のさらに他のトランジスタ構造を示
す断面図。

【図１１】周辺回路の三種のトランジスタ構造を示す断
面図。

【図１２】図１１の周辺回路部の製造工程を示す断面図
。

【図１３】同じく図１１の周辺回路部の製造工程を示す
断面図。

【図１４】同じく図１１の周辺回路部の製造工程を示す
断面図。

【図１５】同じく三種のトランジスタのしきい値特性を
示す図。

【符号の説明】

１…ｎ型シリコン基板、２…ｐ型ウェル、４…浮遊ゲー
ト、６…制御ゲート、８…ビット線、１３，１８，１９
…ダミー素子領域。

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体基板に複数のメモリセルが配列形成
   されたセルアレイを有する半導体記憶装置において、前
   記セルアレイ領域外部のフィールド領域端部にダミー素
   子領域が形成されていることを特徴とする半導体記憶装
   置。
2. 【請求項２】前記セルアレイ領域内に所定ビット毎に配
   線コンタクトのために設けられた広いフィールド領域に
   ダミー素子領域が形成されていることを特徴とする請求
   項１記載の半導体記憶装置。
3. 【請求項３】前記メモリセルは浮遊ゲートと制御ゲート
   が積層形成された電気的書き替え可能なメモリセルであ
   り、複数個のメモリセルがそれらのソース，ドレイン拡
   散層を隣接するもの同士で共用して直列接続されてＮＡ
   ＮＤセルを構成していることを特徴とする請求項１また
   は２に記載の半導体記憶装置。
4. 【請求項４】半導体基板と、この基板に形成された電気
   的書替え可能な複数のメモリセルからなるセルアレイと
   、前記基板に形成された前記セルアレイの書込み，消去
   および読出しを制御する周辺回路とを有する半導体記憶
   装置において、前記周辺回路内の電源電位がゲートに印
   加されるＭＯＳトランジスタと電源電位より高い高電位
   がゲートに印加されるＭＯＳトランジスタのゲート酸化
   膜の膜厚を異ならせたことを特徴とする半導体記憶装置
   。
5. 【請求項５】第１導電型半導体基板と、この基板の第２
   導電型ウェル内に形成された電気的書替え可能な複数の
   メモリセルからなるセルアレイと、前記基板の前記セル
   アレイ領域とは別の第２導電型ウェルに形成された前記
   セルアレイの書込み，消去および読出しを制御する周辺
   回路とを有する半導体記憶装置において、前記周辺回路
   内の前記第２導電型ウェルに形成された第１導電チャネ
   ルＭＯＳトランジスタと、前記第２導電型ウェル内に形
   成された第１導電型ウェルに形成された第２導電チャネ
   ルＭＯＳトランジスタのチャネルイオン注入が同時に行
   われていることを特徴とする半導体記憶装置。
6. 【請求項６】半導体基板と、この基板に形成された電気
   的書替え可能な複数のメモリセルからなるセルアレイと
   、前記基板に形成された前記セルアレイの書込み，消去
   および読出しを制御する周辺回路とを有する半導体記憶
   装置において、前記周辺回路内の電源電位がゲートに印
   加されるＭＯＳトランジスタと電源電位より高い高電位
   がゲートに印加されるＭＯＳトランジスタのチャネルイ
   オン注入が同時に行われていることを特徴とする半導体
   記憶装置。
7. 【請求項７】前記メモリセルは浮遊ゲートと制御ゲート
   が積層形成され、複数個のメモリセルがそれらのソース
   ，ドレイン拡散層を隣接するもの同士で共用して直列接
   続されてＮＡＮＤセルを構成していることを特徴とする
   請求項４，５または６のいずれかに記載の半導体記憶装
   置。