JPH04230078A - 消去可能なプログラマブル記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体電子装置に関する
ものであり、更に詳細には消去可能なプログラマブルメ
モリ装置とその製造方法に関するものである。

【０００２】

【従来の技術】金属−酸化物−半導体電界効果トランジ
スタに基づく不揮発性半導体メモリ装置が最初に提案さ
れたのは１９６７年であった（ワイリーインターサイエ
ンス社（Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ）出版
のジィー（Ｓｚｅ）による“半導体装置の物理（Ｐｈｙ
ｓｉｃｓ　ｏｆ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖ
ｉｃｅｓ）”第２版（１９８１年刊）の頁（４９８−５
０６を参照）。それらの装置は、電荷がＭＯＳＦＥＴの
しきい値電圧に影響するように配置された浮遊ゲート上
に或る量の電荷が存在するかしないかという形で１ビッ
トの情報を記憶するものである。現在では、ＭＯＳＦＥ
Ｔ不揮発性メモリ装置にはＥＰＲＯＭ、ＥＥＰＲＯＭ、
およびフラッシュＥＥＰＲＯＭが含まれる。ＥＰＲＯＭ
（消去可能なプログラマブル読みだし専用メモリ）セル
は、浮遊ゲート上の或る量の電子の存在の形で１ビット
情報を記憶する；この電子はセルトランジスタチャネル
のドレイン端から電子なだれ注入され、また紫外線照射
下での光電子放出によってすべてのセルについて同時に
消去される。浮遊ゲート電子なだれ注入ＭＯＳトランジ
スタは典型的にＦＡＭＯＳトランジスタと呼ばれる。Ｅ
ＰＲＯＭの密度は１９８４年までに１メガビットに達し
たが、紫外線消去の不便さのために、ＥＥＰＲＯＭとフ
ラッシュＥＥＰＲＯＭが開発された。

【０００３】ＥＥＰＲＯＭ（電気消去式プログラマブル
読みだし専用メモリ）は、絶縁体を貫通する電荷のトン
ネリングによって単一のメモリセルの情報のプログラム
と消去とを行う：ＦＬＯＴＯＸ方式ではＥＰＲＯＭと同
様な浮遊ゲートを使用するが、浮遊ゲートとトランジス
タのドレインとの間に薄いトンネリング酸化物を使用し
ている；テクスチャードポリ（ｔｅｘｔｕｒｅｄ　ｐｏ
ｌｙ）方式では３つの多結晶シリコンゲートの間のトン
ネリングを用い、そのうちの１つを浮遊ゲートとしてい
る；ＮＭＯＳ方式では積層された酸化物と窒化物のゲー
ト絶縁体を使用し、窒化物中のトラップに電荷を蓄え、
チャネル領域への酸化物を貫通してのトンネリングによ
ってプログラムと消去とを行うようになっている。全般
的なことについては、１９８６年のＩＥＤＭ技術ダイジ
ェストの頁５８０に記載されたライ（Ｓ．Ｌａｉ）等に
よる“最近の主要なＥ２　技術の傾向と比較（Ｃｏｍｐ
ａｒｉｓｏｎ　ａｎｄ　Ｔｒｅｎｄｓ　ｉｎ　Ｔｏｄａ
ｙ’ｓ　Ｄｏｍｉｎａｎｔ　Ｅ２　Ｔｅｃｈｎｏｌｏｇ
ｉｅｓ）”を参照されたい。

【０００４】フラッシュＥＥＰＲＯＭは、ＥＰＲＯＭ（
電子なだれ注入）またはＥＥＰＲＯＭ（トンネリング）
のような方法によるプログラミングと、ＥＥＰＲＯＭ（
トンネリング）のようであるがＥＰＲＯＭの紫外線消去
と似た全メモリのバルク的な電気的消去に限定された消
去とを特徴とする混合方式のものである。

【０００５】より大規模な集積化という傾向は、小型で
より高密度集積でき、低消費電力のメモリセルを要求し
、また多重な再プログラミングのために、耐性のあるト
ンネリング酸化物が必要とされる。従って、基本的なＥ
ＰＲＯＭ、ＥＥＰＲＯＭ、そしてフラッシュＥＥＰＲＯ
Ｍに対して多くの変形が現れた。例えば、マッケロイ（
ＭｃＥｌｒｏｙ）の米国特許第４，３７３，２４８号は
配列状のＥＰＲＯＭを提案しており、そこにおいてはシ
リコン基板中の１組の並行で連続した埋め込みｎ＋拡散
ラインが浮遊ゲートセルに対してソースおよびドレイン
（ビットライン）として作用し、また浮遊ゲート上の第
２の組の並行で連続した多結晶シリコンラインが制御ゲ
ート（ワードライン）として作用するようになっており
；前記多結晶シリコンラインが前記埋め込み拡散ライン
に直交している。１９８６年ＩＥＤＭ技術ダイジェスト
の頁５９２に記載されたエスカベル（Ｊ．Ｅｓｑｕｉｖ
ｅｌ）による“高密度コンタクト無し自己整合ＥＰＲＯ
Ｍセル配列技術（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｃｏｎｔ
ａｃｔｌｅｓｓ，　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　ＥＰＲ
ＯＭ　Ｃｅｌｌ　Ａｒｒａｙ　Ｔｅｃｈｎｏｌｏｇｙ）
”、ミッチェル（Ｍｉｔｃｈｅｌｌ）による米国特許第
４，５９７，０６０号、杉浦等による米国特許４，４５
１，９０４号、これらの開示もまた、ＥＰＲＯＭ配列中
の埋め込みビットラインと、これに直交する多結晶シリ
コンワードラインを示している。

【０００６】宮本による米国特許第４，６４２，６７３
号は浮遊ゲートＥＥＰＲＯＭセル配列を開示しており、
それは制御ゲートとして作用する並行で連続した埋め込
み拡散ラインを備えており、各セルは浮遊ゲートトラン
ジスタに加えて、拡散ライン上に浮遊ゲートと直列に選
択トランジスタを含んでおり；ソース／ドレインコンタ
クトは拡散ラインに直交する金属ライン（ビットライン
とソースライン）であり、選択トランジスタのゲートは
拡散ラインに並行な多結晶シリコンライン（ワードライ
ン）である。直列選択トランジスタは過剰消去される浮
遊ゲートトランジスタが空乏モードに入って、制御ゲー
トに電圧が印加されなくても導通するような場合を想定
して追加されたものであることを注意して置く。

【０００７】ガターマン（Ｇｕｔｅｒｍａｎ）による米
国特許第４，５９０，５０４号はＥＥＰＲＯＭ配列を開
示しており、その各セルは埋め込みアースラインへつな
がる埋め込みソース領域と、金属ビットラインおよび並
行多結晶シリコン制御ゲートラインと選択トランジスタ
ゲートラインへつながる浮遊ゲート中へトンネリングを
起こすための遠隔ドレイン領域を含む埋め込みドレイン
領域とを有している。

【０００８】１９８５年ＩＳＳＣＣ技術ダイジェストの
頁１６８に記載された舛岡等による”３重多結晶シリコ
ン技術を用いた２５６ＫフラッシュＥＥＰＲＯＭ（Ａ　
２５６Ｋ　Ｆｌａｓｈ　ＥＥＰＲＯＭ　Ｕｓｉｎｇ　Ｔ
ｒｉｐｌｅ　Ｐｏｌｙｓｉｌｉｃｏｎ　Ｔｅｃｈｎｏｌ
ｏｇｙ）”はフラッシュＥＥＰＲＯＭセル配列を開示し
ており、それは第１レベルの多結晶シリコン消去ライン
、第２レベルの多結晶シリコン浮遊ゲート、そして第３
レベルの制御ゲートライン（ワードライン）を備えてお
り；浮遊ゲートトランジスタと選択トランジスタとがチ
ャネル領域の部分のみの上に浮遊ゲートを有することで
組み合わされている。このトランジスタのソースは拡散
ラインへつながれ、そのドレインは多結晶シリコンライ
ン上の金属ラインへつながれており；拡散ラインとワー
ドラインとは並行であり、消去ラインと金属ラインとは
並行で、拡散ラインおよびワードラインと直交している
。浮遊ゲートはＥＰＲＯＭのように電子なだれ注入によ
ってプログラムされ、浮遊ゲートの消去は隣接する消去
ラインへのトンネリングによって行われる。

【０００９】しかし、既存のＥＥＲＯＭとフラッシュＥ
ＥＰＲＯＭは、セルの寸法が大きいために、実装密度と
分離が制限され、密なセル配置と複雑な処理のためのプ
ログラムの可能性が制限されるという問題点を有してい
る。

【００１０】

【発明の概要】本発明に従えば、電気消去式、電気書換
式読みだし専用メモリセルが、第１の伝導形の半導体の
層の表面に形成される。それぞれ第１の伝導形と逆の第
２の伝導形であるソース領域とドレイン領域が、チャネ
ル領域で隔てられて表面に形成される。ソース領域に隣
接してトンネリング酸化物窓が形成される。浮遊ゲート
導体が、チャネル領域中にチャネルから絶縁されてそれ
と隣接して形成され、ソース領域とドレイン領域との間
の全チャネル長に亘って広がる。浮遊ゲート導体に隣接
してそれから絶縁されて制御ゲート導体が形成される。 本発明を製造する好適な方法においては、ソースおよび
ドレイン領域上に差速度的に成長させた酸化物領域が形
成され、他方チャネル領域から離れたソースおよびドレ
イン領域に隣接して厚い絶縁酸化物が成長される。次に
、ソース領域を覆って差速度的に成長させた酸化物とソ
ース領域に隣接する厚い絶縁酸化物との間にトンネリン
グ酸化物窓が形成される。

【００１１】本発明では組み合わせトランジスタセルで
用いられた選択トランジスタが省略されているので、よ
り小型のセルが可能である。浮遊ゲートは、組み合わせ
トランジスタの場合のようにチャネルに対する制御を制
御ゲートと共有するのではなく、チャネル領域全体を完
全に覆い、それを完全に制御する。本発明を製造する好
適な方法は、厳密なマスク合わせ技術を必要とせずに、
正確に定義された寸法を持つ、サブミクロン以下のフォ
トグラフィ精度のトンネリング窓を作製することを可能
にする。本発明の、またそれの特長のより完全な理解の
ために、以下に図面を参照した詳細な説明を行う。

【００１２】

【実施例】本発明の好適実施例は図面の図１から図２３
を参照することによって最も良く理解される。これらの
図面では対応する部品に同じ符号が付されている。図１
は第１の好適実施例ＥＥＰＲＯＭの模式的平面図であり
、周辺装置とメモリセルの一部分を示している；配列全
体は百万個以上のセルを含み、約６０平方ミリメートル
の大きさのシリコン基板上に作製される。各セルは浮遊
ゲートｎチャネルＭＯＳＦＥＴ１０であって、ソース１
１、ドレイン１２、浮遊ゲート１３、制御ゲート１４を
有する。情報の１ビットは浮遊ゲート１３上の正味電荷
によってセル１０中に記憶される：浮遊ゲート１３上に
正味電荷が存在しないか、または正の正味電荷が存在す
ることでセル１０に対するしきい値電圧が低くなり、ま
た浮遊ゲート１３上に本質的に負の正味電荷が存在する
ことでしきい値電圧は高くなる。セル１０のしきい値電
圧は、制御ゲート電圧（それは高低のしきい値電圧の中
間にある）を印加し、トランジスタのチャネルインピー
ダンスを検出することによって、簡単に高、低を判定で
きる。セルにとって消去された状態というのはしきい値
電圧が高い（本質的な負の正味電荷が浮遊ゲート１３上
に存在する）状態とされ、プログラムされた状態とはし
きい値が低い状態とされる。

【００１３】セルの１つの行中のすべてのゲート１４は
行番地ライン（ワードライン）１５へつながれ、ワード
ライン１５はすべて行デコーダ１６へつながれている。 セルの１つの列中のソースおよびドレイン電極、１１お
よび１２はすべて列ライン（ビットライン）１７へつな
がれ、ソースおよびドレインビットライン１７は列デコ
ーダ１８へつながれている。第１の好適例の動作は以下
の個々のセルの説明に関連して詳細に考察される；しか
し以下の概略の動作説明は簡便な全体概観を与えるもの
である。選ばれたセルを読み出すために、列デコーダ１
８は、選ばれたセルのドレイン１２につながるビットラ
イン１７へ約＋３ボルトを与え、その他のビットライン
すべてには０ボルトを与え、また行デコーダ１６は、選
ばれたセルの制御ゲート１４につながるワードライン１
５へ約＋５ボルトを与え、その他のワードライン１５す
べてには約０ボルトを与える；こうして、選ばれたセル
以外のすべてのセルはその浮遊ゲート上に残存している
電荷に関わらずターンオフされ、選ばれたセルは浮遊ゲ
ート１３上の正味電荷の存在に依存してターンオンまた
はターンオフされる。こうして、列デコーダ１８から見
た、選ばれたセルのソースにつながるビットライン１７
と選ばれたセルのドレインにつながるビットライン１７
との間のインピーダンスは、選ばれたセルによって蓄え
られる情報を示すことになる。入力ライン１９ｃ上の信
号はビットライン１７の選択を行い、入力ライン１９Ｒ
上の信号はワードライン１５の選択を行う。

【００１４】ブロック消去モードにおいては、列デコー
ダ１８はすべてのビットライン１７に約０ボルトを与え
る。セル１０を含むセル群またはセルブロックの行を消
去するためには、行デコーダ１６は選ばれた行の制御ゲ
ート１４につながるワードライン１５へ約＋１３ボルト
の電圧パルスを供給し、その他のすべてのワードライン
１５へ約０ボルトを供給する。これによって行中の各セ
ルに対して、ドレイン１２から浮遊ゲート１３への電子
のトンネリングが発生し、その結果ブロック消去が実現
される。もちろん、すべてのワードラインへ電圧パルス
を供給してすべての行を同時に消去して、バルク消去を
実現することもできる。プログラムモードでは、列デコ
ーダ１８は選ばれたセルのドレインにつながるビットラ
イン１７へ約＋５ボルトの電圧を供給し、その他のすべ
てのビットライン１７へ約０ボルトを供給する。プログ
ラミングを実行するためには、行デコーダ１６は選ばれ
たセルの制御ゲート１４につながるワードライン１５へ
約−８ボルトの電圧パルスを供給し、その他のすべての
ワードライン１５へ約０ボルトを供給する。電子は浮遊
ゲート１３から選ばれたセルに対するドレイン１２へト
ンネリングする。

【００１５】図２から図５は第１の好適実施例のセルの
１つ、一般的に１０で表したセルの模式的平面および断
面図である；分かりやすいように、保護膜、コンタクト
、相互接続、配線、実装は省略してある。セル１０はｐ
形の＜１００＞方位のシリコン基板３２、ソース１１と
ドレイン１２を提供する埋め込みｎ＋ビットライン１７
、フィールド酸化物（二酸化シリコン）３４、ｎ＋にド
ープされた多結晶シリコン浮遊ゲート１３、インターレ
ベル酸化物３６、インターレベル窒化物（シリコン窒化
物）３８、図３に示したように制御ゲート１４を提供す
るｎ＋ドーパント多結晶シリコンワードライン１５、第
１のゲート酸化物４０、第２のゲート酸化物４２、を含
んでいる。図２から明らかなように、セル１０は交点セ
ル（セルはビットラインとワードラインの交点にある）
であり、スケーリング可能な長さλで表現して、以下の
寸法を持つ：ソース１１とドレイン１２の間のチャネル
領域は幅λと長さ２λを持ち、埋め込みビットラインは
幅３λを持ち、浮遊ゲート１３は幅（図２で縦方向の長
さ）３λを持ち、隣接の浮遊ゲートからλだけ離されて
おり、浮遊ゲート１３の最も幅広い部分が長さ２λを持
ち、浮遊ゲート１３のドレイン領域１２上の重なり領域
５２は約（１／３）（λ２）の面積を持ち、浮遊ゲート
１３のチャネル領域上の重なり領域５４もまた（１／３
）（λ２　）の面積を持ち、浮遊ゲート１３の総面積は
約７λ２　である。このようにセル１０は約２０λ２　
の面積を占める。典型的には、λは１メガビットのＥＥ
ＰＲＯＭに対しては約１μｍに等しく、以下に述べる酸
化物と窒化物の厚さはその程度のλに対して便利な寸法
になっている。

【００１６】セル１０の動作は、第１のゲート酸化物４
０の酸化物と窒化物の厚さを１００Å、インターレベル
酸化物３６と窒化物３８の両方について２００Å、第２
のゲート酸化物４２について４００Åと仮定して、与え
られた電圧を印加した場合に以下の通りである。ソース
１１とドレイン１２の間の領域は、第１のゲート酸化物
４０上の浮遊ゲート１３上の制御ゲート１４が浮遊ゲー
トトランジスタを構成し、また第２のゲート酸化物４２
上の制御ゲート１４が浮遊ゲートトランジスタに直列に
つながる選択トランジスタを構成するようになった組み
合わせトランジスタを含んでいる。トランジスタはそれ
らのしきい値電圧を（浮遊ゲート１３に正味電荷が存在
しない時に）約０．７５ボルトに調節されている。セル
１０中の情報は、印加されたドレイン電圧が３ボルトの
時、５ボルトの制御ゲート電圧によって組み合わせトラ
ンジスタがターンオンされるかどうかの形で記憶される
。もし浮遊ゲート１３が浮遊ゲートトランジスタのしき
い値を５ボルト以上に持ち上げるのに十分な負の正味電
荷を有していれば、５ボルトの制御ゲート電圧は組み合
わせトランジスタをターンオンさせるのには不十分であ
る；しかしもし浮遊ゲート１３が最少の正味電荷を有し
ていれば５ボルトの制御ゲート電圧によって両トランジ
スタがターンオンする。反対に、制御ゲート電圧が約０
ボルトであると、この時は選択トランジスタがオフであ
る；このことはしきい値電圧を０以下に下げる（空乏モ
ード）ような浮遊ゲートトランジスタの過剰プログラミ
ングを補償する。

【００１７】セル１０は、制御ゲート１４を含むワード
ライン１５上に＋１３ボルト、その他のすべてのワード
ラインまたはワードライン区分上に０ボルト、ドレイン
１２を含むビットライン１７上に０ボルト、その他のす
べてのビットライン上に＋５ボルトを印加した状態で、
ドレイン１２から浮遊ゲート１３中へ電子をトンネリン
グさせることによって（浮遊ゲート１３上へ負の正味電
荷を与えることによって）消去される。このトンネリン
グは、薄い酸化物（ドレイン端で１００Å）両端の約−
１０ボルトの初期電圧降下によって、ドレイン１２から
浮遊ゲート１３へ引き起こされる。同じ行中の他のセル
は、すべての他のビットライン上にある＋５ボルトのた
めにそれらのセルに対するドレインから浮遊ゲートへの
電圧降下が約−５ボルトしかないことになるため消去さ
れない；そして異なる行中のその他のすべてのセルは、
制御ゲート電圧が０ボルトであるためプログラムされな
い。

【００１８】セル１０は、制御ゲート１４を含むワード
ライン１５上に−８ボルト、その他のすべてのワードラ
イン上に０ボルト、ドレイン１２を含むビットライン１
７上に＋５ボルト、その他のすべてのビットライン上に
０ボルトを印加した状態下で、浮遊ゲート１３からドレ
イン１２へ電子をトンネリングさせることによって（浮
遊ゲート１３上の正味電荷を最少レベルへ減らすことに
よって）プログラムされる。ここでも、このトンネリン
グは薄い酸化物両端間の約＋１０ボルトの初期電圧降下
によって、ドレイン１２から浮遊ゲート１３へ引き起こ
される。同じ行中のその他のセルは、その他のすべての
ビットライン上にある０ボルトのためにドレインから浮
遊ゲートへの電圧降下がそのようなセルに対して約＋５
ボルトしかないことのためにプログラムされない；そし
て異なる行中のその他のすべてのセルは、制御ゲート電
圧が０ボルトのためにプログラムされない。

【００１９】セル１０をプログラムし、消去するために
必要な電圧は印加されるバイアスと相対的な容量結合と
に依存する。浮遊ゲート１３は等電位体であり、浮遊ゲ
ート１３とセル１０の別の要素との間の容量結合はそれ
らの間の重なり面積を分離距離で割り、分離物質の誘電
率を掛けたもので近似される。浮遊ゲート１３を含む容
量は：

【表１】 対になる要素　　　　　　重なり面積（λ２　）　　　
　等価的分離距離　　　　　　相対的容量ドレイン１２
　　　　　　　　　　０．３３　　　　　　　　　　　
　１００Å　　　　　　　　　　　　１基板３２　　　
　　　　　　　　　　　０．３３　　　　　　　　　　
　　１００Å　　　　　　　　　　　　１制御ゲート１
４　　　　　　　　７　　　　　　　　　　　　　　　
　　　３００Å　　　　　　　　　　　　７ビットライ
ン１７　　　　　　６．３３　　　　　　　　　　４０
００Å　　　　　　　　　　　　０．４７

【００２０】
ここで、浮遊ゲート１３／ビットライン１７容量は酸化
物３４の下のビットライン１７の部分についてのもので
あり、浮遊ゲート１３／ドレイン１２容量は第１のゲー
ト酸化物４０の下のビットライン１７のドレイン１２部
分についてのものである。浮遊ゲート１３の電位ＶＯ　
はその他の４個の要素に与えられたバイアスの値の組の
もとで簡単に表される：

【数１】 この式は浮遊ゲート１３上の正味電荷Ｑｎｅｔ　を、浮
遊ゲート１３とその他の４個の要素の各々との容量、各
４個の要素の電位、浮遊ゲート１３の電位ＶＯ　と全容
量ＣＯ　とで表している。もちろん、プログラミングお
よび消去の間にＱｎｅｔ　およびＶＯ　は時間と共に変
化し、時間変化を考慮に入れた解は、トンネリング電流
がＶＯ　−ＶＤ　の関数であるとして、ファウラ−ノル
ドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリ
ング電流を時間で積分することを含む。ＣＦＤに対する
ＣＦＣの比は約７で、これは制御ゲート１４とドレイン
１２間の電位差の約８５％が第１のゲート酸化物両端に
現れることを意味する。 すなわち、効率的なトンネリングを引き起こすために第
１のゲート酸化物４０両端に１０ボルトの電位差を与え
るためには、制御ゲート１４とドレイン１２間には１３
ボルトだけが必要である。なぜなら、この状態で１００
Åの厚さの第１のゲート酸化物４０両端には約１０ＭＶ
／ｃｍの電界が形成されるからである。浮遊ゲート１３
と制御ゲート１４の酸化物３４上の位置は、セル１０に
関するコンパクトな交点設計において大きい重なり面積
をもたらす；そして酸化物３４の形成時にドーパントの
拡散によってドレイン１２を形成することはドレイン１
２の浮遊ゲート１３に対する小さい重なり面積を与える
（ドレイン１２の長さはフォトリソグラフィ精度寸法以
下である）。これらの要因によって容量結合の大きい比
が得られ、それによってプログラミングと消去のために
低電圧が利用できるようになる。多結晶シリコン中の横
方向膨らみ（図２で縦方向）をなくすことによってセル
１０の面積を５λ×３λ＝１５λ２　に減らすことがで
きることを指摘して置く。しかしこれは容量結合比を減
らし、プログラミングと消去のために大きい電圧を必要
とすることにつながる。

【００２１】セル１０の消去の間、制御ゲート１４は約
１３ボルトにあり、ドレイン１２は約０ボルトにある。 しかし、ドレイン１２を含むビットライン１７はまた、
同じワードライン１５を用いる同じ行中の隣接する組み
合わせトランジスタのソース１１′としても作用する（
図３参照）。もし隣接する組み合わせトランジスタのド
レイン１２′が約５ボルトにバイアスされていれば、隣
接する組み合わせトランジスタ中を電流が流れ、ドレイ
ン１２′で意図しないホット電子が浮遊ゲート１３′へ
注入され（浮遊ゲート１３′からドレイン１２′への電
圧はトンネリングを引き起こすには低すぎることを注意
して置く）、浮遊ゲート１３′を消去する。この可能性
は、行ブロックでの消去、すなわち頁モード消去によっ
て回避される。

【００２２】この第１の好適実施例を更に理解すること
は、図６から図１１に模式的な断面図を示した工程を含
む第１の好適な製造方法を考察することから得られる：
（ａ）ｐ形の＜１００＞方位シリコン基板３２上に約３
５０Åの厚さにパッド酸化物を成長させる；次にフォト
レジストをスピンコートし、それをパターン加工して埋
め込みビットライン１７を定義する。パターン化された
フォトレジストを注入マスクとして用い、パッド酸化物
を通して１５０ｋｅＶ　で砒素を８×１０１５／ｃｍ２
　のドーズ注入する；図６参照。この注入に対する投影
飛程は約８００Åであり、従ってピーク濃度はシリコン
中約５００Åの深さに位置する。

【００２３】（ｂ）フォトレジストおよびパッド酸化物
を除去する。ビットライン１７上に９００℃で自己整合
的に厚い酸化物３４を成長させる；高濃度に砒素ドープ
されたシリコン（ビットライン１７）は、低濃度にドー
プされたｐ形シリコン３２と比べて蒸気中で約８倍差速
度的に酸化が進む。すなわち、４，０００Åの厚さの酸
化物３４を成長させても、ドープされていないシリコン
上には５００Åの酸化物４４しか成長しない。更に、注
入された砒素は、酸化中にシリコン中で偏析し、砒素は
進行する酸化物／シリコン界面の先端に集中する。図７
を参照すると、ビットライン１７を酸化物４４と接し続
けさせている砒素の横方向拡散効果（矢印で示されてい
る）が示されている；この横方向拡散はセル１０のソー
ス１１とドレイン１２を提供もする。

【００２４】（ｃ）酸化物３４と４４をエッチして、５
００Åと、更に不均一性を補償するために２０％余分に
除去する。これによって酸化物４４のすべてが除去され
、約３，４００Åの厚さの酸化物３４が残される。この
エッチはＨＦを用いた湿式エッチでも、あるいはＣＦ４
　を用いたプラズマエッチでも良い。次にシリコン３２
上に１００Åの厚さに第１のゲート酸化物４０を成長さ
せる。ソース１１およびドレイン１２を覆う酸化物４０
の厚さは連続的に変化し、ソース１１およびドレイン１
２と基板３２の残りの部分との境界での１００Åから始
まり、酸化物３４との境界で８００Åである；もちろん
この変化は砒素ドープされたシリコンの酸化がより急速
なためと砒素の横方向拡散が大きいことのためである。 この成長は酸化物３４の厚さを約４，０００Åに増大さ
せる；図８を参照。この工程（ｃ）は、工程（ｂ）にお
ける酸化をより低温（８００℃）で行って、増速酸化比
を約１１対１とし、更により厚い第１ゲート酸化物、例
えば２００Åの第１ゲート酸化物と、２，２００Åの厚
さのフィールド酸化物を用いることによって、省くこと
ができることを指摘して置く。そのようなより厚い第１
のゲート酸化物ではプログラミングと消去とで必要とさ
れる電圧が異なり、そのようなより薄いフィールド酸化
物は浮遊ゲートとビットラインとの容量結合を増大させ
るであろう。

【００２５】（ｄ）ＬＰＣＶＤ（低圧気相堆積法）によ
って厚さ３，０００Åに第１レベル多結晶シリコンを堆
積させ、燐を注入または拡散させて多結晶シリコンをｎ
＋にドープする。厚さ２００Åのインターレベル酸化物
を堆積または成長させ、厚さ２００Åにインターレベル
窒化物を堆積させる。各堆積はＬＰＣＶＤによって行わ
れる。フォトレジストをスピンコートし、パターン加工
してビットライン１７に並行な浮遊ゲート１３の端を定
義する；そしてパターン化されたフォトレジストをエッ
チマスクとしてＣＦ４　のプラズマで窒化物、酸化物、
多結晶シリコンの異方性エッチを行い、キャップ酸化物
３６および窒化物３８を備えた浮遊ゲート１３の先駆形
状を形成する。断面図については図９を、平面図につい
ては図１０を参照されたい；プラズマエッチはまた第１
ゲート酸化物４０の露出部の一部をも除去することを指
摘して置く。第１ゲート酸化物４０の残りの部分はＨＦ
で除去される。

【００２６】（ｅ）パターン化されたフォトレジストを
除去し、第２のゲート酸化物４２を厚さ４００Åに成長
させる。この酸化で第１の多結晶シリコン１３の露出さ
れた端部上にも厚さ６００Åに酸化物５０が成長するが
、窒化物３８によるマスクのためにその他の領域には成
長しない。図１１を参照。

【００２７】（ｆ）ＬＰＣＶＤによって同じ形状に厚さ
３，０００Åの第２の多結晶シリコンを堆積させる。燐
の注入または拡散によって第２の多結晶シリコンをｎ＋
にドープする。フォトレジストをスピンコートし、それ
をパターン加工して制御ゲート１４を含むワードライン
１５を定義する。パターン化されたフォトレジストをエ
ッチマスクとして用いて第２の多結晶シリコン、窒化物
、酸化物そして第１の多結晶シリコンをエッチし、ワー
ドライン１５の端に揃った端を有する積層構造を形成す
る。このエッチは工程（ｄ）の第１の多結晶シリコンの
もとの両端とワードライン１５との間にある基板３２の
一部分を除去することに注意されたい；図３から図５に
示された断面を参照。これによって図２から図５に示さ
れたように装置が完成する。埋め込みビットラインを用
いることによって本質的に平坦な装置が得られ、そのこ
とが処理工程の簡素化につながることに注目されたい。

【００２８】第１の好適実施例ＥＥＰＲＯＭはｐ形ウエ
ルまたは基板中にセル１０の配列を形成されたＣＭＯＳ
であり、行デコーダのような周辺装置をＣＭＯＳ中に含
んでいる；セル１０の以上の説明はまたＮＭＯＳ装置に
も適用できる。ドーピング形と電圧極性を逆にすること
でｎ形ウエル中にセル配列を含むＣＭＯＳ装置とＰＭＯ
Ｓ装置が得られる。

【００２９】図１２は第２の実施例のフラッシュＥＥＰ
ＲＯＭの模式的平面図であり、周辺装置とメモリセル配
列の一部分を示している；配列全体は百万個以上のセル
を有し、約５０ｍｍ２　の大きさのシリコン基板上に作
製される。各セルは、ソース１１１、ドレイン１１２、
浮遊ゲート１１３、制御ゲート１１４、消去節１２１を
有する浮遊ゲートトランジスタ１１０である。１ビット
の情報は浮遊ゲート１１３上の正味電荷の形でセル１１
０中に記憶される：浮遊ゲート１１３上に正味電荷が存
在しない場合には、セル１１０に対するしきい値電圧が
低くなり、また浮遊ゲート１１３上に正味電荷が存在す
ることによってしきい値電圧が高くなる。セル１１０の
しきい値電圧は制御ゲート１１４に電圧を印加し、イン
ピーダンスを検出することによって、高いか低いかが容
易に決定される。

【００３０】セルの１つの行中のすべてのゲート１１４
は行番地ラインまたはワードライン１１５へつながれ、
またすべてのワードライン１１５は行デコーダ１１６へ
つながれている。セルの１つの列中のソースおよびドレ
イン電極、１１１および１１２はすべてそれぞれの列ラ
インまたはビットライン１１７へつながれ、またソース
およびドレインビットライン１１７は列デコーダ１１８
へつながれている。第２の実施例の動作を以下に個別的
なセルの説明に関連して詳細に考察してみる；しかし以
下の動作の前もっての説明は便利な全体概観を提供する
ことになろう。選ばれたセルを読み出すために列デコー
ダ１１８は選ばれたセルのドレイン１１２につながるビ
ットライン１１７へ約＋３ボルトを供給し、またすべて
の他のビットライン１１７へ０ボルトを供給し、また行
デコーダ１１６は選ばれたセルの制御ゲート１１４につ
ながるワードライン１１５へ約＋５ボルトを供給し、そ
の他のワードライン１１５すべてに約０ボルトを供給す
る；こうして選ばれたセルと、ドレイン等のビットライ
ンとワードラインを共用するセル以外のすべてのセルは
それらの浮遊ゲート上の正味電荷の如何に関わらずター
ンオフされ、選ばれたセルは浮遊ゲート１１３上の正味
電荷に依存してターンオンまたはターンオフされる。こ
うして、選ばれたセルのソースにつながるビットライン
１１７と選ばれたセルのドレインへつながるビットライ
ン１１７との間の、列デコーダ１１８から見たインピー
ダンスは選ばれたセルによって蓄えられている情報ビッ
トを表すことになる。入力ライン１１９Ｃ上の信号はビ
ットライン１１７の選択を決定し、また入力ライン１１
９Ｒ上の信号はワードライン１１５選択を決定する。

【００３１】図１３および図１４は第２の実施例の、一
般的に１１０で示した個別的なセルの平面図と断面図で
ある；分かり易いように、保護膜、コンタクト、相互接
続、配線、実装は省略してある。セル１１０は、ｐ形の
＜１１０＞方位シリコン基板１３２、ソース１１１とド
レイン１１２を提供する埋め込みｎ＋ビットライン１１
７、フィールド酸化物（二酸化シリコン）１３４、分離
フィールド酸化物１３５、ｎ＋にドープされた多結晶シ
リコン浮遊ゲート１１３、インターレベル酸化物１３６
、インターレベル窒化物（シリコン窒化物）１３８、図
１４に示されたように制御ゲート１１４を提供するｎ＋
にドープされた多結晶シリコンワードライン１１５、第
１のゲート酸化物１４０、第２のゲート酸化物１４２、
消去用トンネリング酸化物１２３を含んでいる。図１４
から明かなように、セル１１０は交点セルであり（フィ
ールド酸化物分離が各第３ビットライン毎に行われるが
、このセルはビットラインとワードラインの交点にある
）、スケーリング可能な長さλで表された以下の寸法を
有している：ソース１１１とドレイン１１２の間のチャ
ネル領域は幅λと長さλを有し、埋め込みビットライン
は幅２λを有し、浮遊ゲート１１３は幅（図１３で縦方
向の距離）λを有し、隣接する浮遊ゲートからλだけ離
れており、浮遊ゲート１１３は長さ４λを有し、浮遊ゲ
ート１１３のドレイン領域１１２上の重なり領域１５２
は約（１／３）（λ２）であり、浮遊ゲート１１３のチ
ャネル領域上の重なり領域１５４は約（１／３）（λ２
）であり、浮遊ゲート１１３の総面積は約４λ２　であ
る。このようにセル１１０は約１２λ２　の面積を占め
る。典型的には、１メガビットフラッシュＥＥＰＲＯＭ
に対してλは約１μｍであり、先の酸化物および窒化物
の厚さはそのようなλに対して便利な大きさになってい
る。

【００３２】セル１１０の動作は、酸化物および窒化物
の厚さが想定されたものとして、それに与えられた電圧
が印加された場合に、次のようなものである。ソース１
１１とドレイン１１２の間の領域は、第１のゲート酸化
物１４０上の浮遊ゲート１１３上の制御ゲート１１４が
浮遊ゲートトランジスタを形成し、第２のゲート酸化物
１４２上の制御ゲート１１４が浮遊ゲートトランジスタ
と直列になった選択トランジスタを形成するようになっ
た組み合わせトランジスタを含んでいる。これらのトラ
ンジスタはそれらのしきい値を約０．７５ボルトに調節
されている。セル１１０中の情報は、供給ドレイン電圧
が３ボルトとして、組み合わせトランジスタが５ボルト
の制御ゲート電圧でターンオンされるかどうかという形
で記憶される。もし浮遊ゲート１１３が浮遊ゲートトラ
ンジスタのしきい値を約５ボルト以上に持ち上げるのに
十分な負の正味的電荷を有していれば、その時は５ボル
トの制御ゲート電圧では組み合わせトランジスタをター
ンオンするのに不十分である；しかしもし浮遊ゲート１
１３が最小の正味電荷を有していれば、その時は５ボル
トの制御ゲート電圧で両トランジスタをターンオンさせ
ることができる。これと逆に、もし制御ゲート電圧が約
０ボルトであれば、その時は選択トランジスタはオフで
ある；これはしきい値電圧を０以下に（空乏モード）下
げるような浮遊ゲートトランジスタの過剰消去を補償す
る。

【００３３】ブロック消去モードにおいては、列デコー
ダ１１８はすべてのビットライン１１７へ約０ボルトの
電圧を供給する。セル１１０を含むセル群またはセルブ
ロックの行を消去するために、行デコーダ１１６は選ば
れた行の制御ゲート１１４につながるワードライン１１
５へ約＋１３ボルトの電圧パルスを供給し、その他のす
べてのワードライン１１５へ約０ボルトを供給する。こ
れによって、その行中の各セルに対する浮遊ゲート１１
３中へトンネリング酸化物１２３を通してビットライン
１１７から電子のトンネリングが引き起こされ、従って
ブロック消去が行われる。もちろん、すべてのワードラ
インへ電圧パルスを供給することによってすべての行を
同時に消去することもでき、その時はバルク消去となる
。

【００３４】プログラムモードでは、列デコーダ１１８
は選ばれたセルのソースにつながるビットライン１１７
へ約＋５ボルトの電圧を供給し、またすべてのその他の
ビットライン１１７へ約０ボルトを供給する。プログラ
ミングを実行するためには、行デコーダ１１６は選ばれ
たセルの制御ゲート１１４につながるワードライン１１
５へ約−８ボルトの電圧パルスを供給し、またその他の
すべてのワードライン１１５へ約０ボルトを供給する。 電子が、浮遊ゲート１１３からトンネリング酸化物１２
３を通して選ばれたセルに対するソース１１１中へトン
ネリングを起こす。

【００３５】あるいは、プログラミングのためには浮遊
ゲート１１３中へのホット電子の注入を行い、トンネリ
ングを消去のために利用することもできる。この場合に
は、浮遊ゲート１１３上の正味負の電荷とそれによる高
しきい値電圧がプログラムされた状態に対応し、浮遊ゲ
ート１１３上の最少の正味電荷とそれによる低しきい値
電圧が消去された状態に対応する。従って、すべてのワ
ードライン１１５上に０ボルトを供給し、ソース１１１
を含むすべてのビットライン１１７上に＋１５ボルトを
供給し、ドレイン１１２へつながるビットラインを浮遊
させた（切り離した）状態において、ソース１１１を含
むビットライン１１７へ浮遊ゲート１１３から電子をト
ンネリングさせることによって配列中のすべての他のセ
ルと共にセル１１０が消去される（浮遊ゲート１１３上
の正味電荷を最少レベルに減らす）。このトンネリング
は、薄いトンネリング酸化物１２３両端間の約＋１０ボ
ルトの初期電圧降下によって引き起こされる。

【００３６】セル１１０のプログラムミング（すなわち
、浮遊ゲート１３上に正味負の電荷を供給すること）は
、制御ゲート１１４を含むワードライン１１５上に＋１
３ボルトを供給し、その他のすべてのワードライン上に
０ボルトを供給し、ソース１１１を含むビットライン１
１７上に＋１０ボルトを供給し、その他のすべてのビッ
トライン上に０ボルトを供給した状態下で、ソース１１
１から浮遊ゲート１１３中へ電子を電子なだれ注入する
ことによって行われる。同じ行中の他のセルはプログラ
ムされない。それはその他すべてのビットライン上にあ
る０ボルトのために電流もホット電子も流れないためで
ある；異なる行中のすべてのセルは、制御ゲート電圧が
０ボルトのためプログラムされない。

【００３７】セル１１０は、第１の実施例の方法に付加
的な工程、（１）工程（ａ）および（ｂ）と同じように
、注入と酸化物１３４成長に先行して分離酸化物１３５
を成長させること、（２）第１のゲート酸化物１４０と
トンネリング酸化物１２３の成長の前か、またはトンネ
リング酸化物１２３の間に、トンネリング酸化物１２３
の下にビットライン１１７を広げるための砒素注入を追
加すること、を加えた方法によって作製される。この追
加の砒素注入は、消去トンネリングのために、より小さ
な面積にすれば消去時間が長くなるというトレードオフ
によって、省略される場合もある。図１５には第３の実
施例のフラッシュＥＥＰＲＯＭの部分的な模式的平面図
が示され、それはメモリセルの配列と周辺装置を含んで
いる。各セルは、ソース２１１、ドレイン２１２、浮遊
ゲート２１３、制御ゲート２１４、消去節２２１を有す
る浮遊ゲートトランジスタ２１０である；すなわち、セ
ル１１０と同じ要素である。しかしセル２１０はソース
ビットライン２１７から離れた別の拡散ライン２２５上
に消去節２２１を有している。セルの１つの行中のすべ
てのゲート２１４はワードライン２１５へつながれ、ワ
ードライン２１５はすべて行デコーダ２１６へつながれ
ている。セルの１つの列中のソース２１１はすべてソー
スビットライン２１７中にあり、セルの１つの列中のす
べてのドレイン２１２はドレインビットライン２１７中
にあり、またソースおよびドレインビットライン２１７
は列デコーダ２１８へつながれている。消去節２２１は
すべて消去ライン２２５へつながれている。第３の実施
例の動作は第２の実施例のそれと類似しており、以下に
個別的なセルの説明に関連して詳細に考察する。

【００３８】図１６および図１７は、第３の実施例中の
、一般的に２１０で示された個別的なセルの平面図と断
面図を示している；分かり易いように、保護膜、コンタ
クト、相互接続、配線、実装は省略してある。セル２１
０は、ｐ形の＜１００＞方位シリコン基板２３２、ソー
ス２１１およびドレイン２１２を提供する埋め込みｎ＋
ビットライン２１７、フィールド酸化物２３４、分離フ
ィールド酸化物２３５、ｎ＋にドープされた多結晶シリ
コン浮遊ゲート２１３、インターレベル酸化物２３６、
インターレベル窒化物２３８、図７ｂに示されたように
制御ゲート２１４を提供するｎ＋にドープされた多結晶
シリコンワードライン２１５、第１のゲート酸化物２４
０、第２のゲート酸化物２４２、消去用トンネリング酸
化物２２３、埋め込みｎ＋消去ライン２２５を含んでい
る。図１６から明らかなように、セル２１０はほとんど
交点セルであり（セルがビットライン／消去ライン対と
ワードラインとの交点にある）、スケーリング可能な長
さλを単位として表した以下の寸法を持つ：ソース２１
１とドレイン２１２との間のチャネル領域は幅と長さ２
／３λを有し、埋め込みソースビットライン２１７は幅
λを有し、埋め込みドレインビットライン２１７は幅２
λを有し、浮遊ゲート２１３は幅（図１６で縦方向の距
離）λを有し、隣接する浮遊ゲートからλだけ離れてお
り、浮遊ゲート２１３は長さ４λを有し、浮遊ゲート２
１３のドレイン領域２１２上の重なり領域２５２は約（
１／３）（λ２）であり、浮遊ゲート２１３のチャネル
領域上の重なり領域２５４もまた約１／３（λ２）であ
り、浮遊ゲート２１３の総面積は約４λ２　である。こ
のようにセル２１０は約１２λ２　を占める。典型的に
は、λは１メガビットフラッシュＥＥＰＲＯＭに対して
約１μｍに等しく、上で述べた酸化物と窒化物の厚さは
そのようなλに便利な大きさになっている。

【００３９】セル２１０の動作はセル１１０のそれと類
似しているが、以下で明らかになるように、別の消去ラ
イン２２５が付加的な浮遊ゲート２１３電位制御を提供
している。セル１０および１１０でそうであったように
、ソース２１１とドレイン２１２との間の領域は、第１
のゲート酸化物２４０上の浮遊ゲート２１３を覆う制御
ゲート２１４が浮遊ゲートトランジスタを形成し、第２
のゲート酸化物２４２上の制御ゲート２１４が浮遊ゲー
トトランジスタと直列につながった選択トランジスタを
形成するようになった組み合わせトランジスタを含んで
いる。これらのトランジスタはそれらのしきい値電圧を
約０．７５ボルトに調節されている。セル２１０中の情
報は、供給ドレイン電圧が３ボルトの時に、組み合わせ
トランジスタが５ボルトの制御ゲート電圧でターンオン
するかどうかの形で記憶されている。もし浮遊ゲート２
１３が浮遊ゲートトランジスタのしきい値を約５ボルト
以上に持ち上げるのに十分な負の正味電荷を有していれ
ば、その時は５ボルトの制御ゲート電圧は組み合わせト
ランジスタをターンオンさせるに不十分である；しかし
もし浮遊ゲート２１３が最少の正味電荷を持つ場合は、
５ボルトの制御ゲート電圧で両トランジスタをターンオ
ンさせることができる。逆に、もし制御ゲート電圧が約
０ボルトであれば、その時は選択トランジスタがオフで
ある；これはしきい値電圧を０以下（空乏モード）に下
げるような浮遊ゲートトランジスタの過剰消去を補償す
る。セル２１０のこの読みだしの間に、消去ライン２２
５は５ボルトに保持されて浮遊ゲート２１３の電位を持
ち上げる。

【００４０】ブロック消去モートでは、セル２１０を含
むセル群またはセルブロックの行を消去するために、列
デコーダ２１８はすべてのビットライン２１７へ約０ボ
ルトの電圧を供給し、行デコーダ２１６は選ばれた行の
制御ゲート２１４につながるワードライン２１５へ約＋
１３ボルトの電圧パルスを供給し、その他のすべてのワ
ードライン２１５へ約０ボルトを供給する。これによっ
て、その行中の各セルに対して、ビットライン２１７か
らトンネリング酸化物１２３を通して浮遊ゲート２１３
中へ電子のトンネリングが引き起こされ、ブロック消去
が達成される。もちろん、電圧パルスをすべてのワード
ラインへ供給することによってすべての行を同時に消去
することもでき、その場合にはバルク消去となる。

【００４１】プログラムモードでは、列デコーダ２１８
は選ばれたセルのソースにつながるビットライン２１７
へ約＋５ボルトの電圧を供給し、その他のすべてのビッ
トライン２１７へ約０ボルトを供給する。プログラミン
グを実行するために、行デコーダ２１６は選ばれたセル
の制御ゲート２１４につながるワードライン２１５へ約
−５ボルトの電圧パルスを供給し、その他のすべてのワ
ードライン２１５へ約０ボルトを供給する。電子は浮遊
ゲート２１３からトンネリング酸化物２２３を通して選
ばれたセルに対するソース２１１中へトンネリングを起
こす。

【００４２】あるいは、プログラミングのために浮遊ゲ
ート２１３中へホット電子の注入を行い、トンネリング
はそれらを取り除く消去のために使用しても良い。この
場合には、浮遊ゲート２１３上の負の正味電荷とそれに
よる高しきい値電圧がプログラムされた状態に対応し、
浮遊ゲート２１３上の最少の正味電荷とそれによる低し
きい値電圧が消去された状態に対応する。こうしてセル
２１０は、制御ゲート２１４を含むワードライン２１５
上に＋１３ボルトを供給し、その他のすべてのワードラ
イン上に０ボルトを供給し、ソース２１１を含むビット
ライン２１７上に＋１０ボルトを供給し、その他の（ド
レイン２１２を備えたビットラインを含む）すべてのビ
ットライン上に１ボルトを供給し、消去ライン２２５上
に５ボルトを供給する状態下で、ソース２１１から浮遊
ゲート２１３中へ電子を電子なだれ注入することによっ
てプログラムされる（浮遊ゲート２１３上に負の正味電
荷を与える）。消去ライン２２５上の５ボルトのバイア
スは浮遊ゲート２１３の電位を持ち上げ、電荷収集の効
率を高める。同じ行中の他のセルはその他のすべてのビ
ットライン上に印加された１ボルトのためにホット電子
が発生しないのでプログラムされない；そして異なる行
中のその他のすべてのセルは制御ゲート電圧が０ボルト
であるのでプログラムされない。

【００４３】セル２１０は、すべてのワードライン１１
５上に０ボルトを供給し、すべての消去ライン２２５上
に＋１５ボルトを供給し、すべてのビットライン２１７
を浮遊させる（切り離す）状態下で、浮遊ゲート２１３
から消去ライン２２５中へ電子をトンネリングさせるこ
とによって、配列中のその他のすべてのセルと共に消去
される（すなわち、浮遊ゲート２１３上の正味電荷を最
少レベルに減らす）。このトンネリングは薄いトンネリ
ング酸化物２２３両端間の約＋１０ボルトの初期電位降
下によって引き起こされる。

【００４４】図１８は第４の実施例のフラッシュＥＥＰ
ＲＯＭの模式的平面図であって、周辺装置とメモリセル
の配列の一部分を示している；配列全体は４百万個以上
のメモリセルを含み、約５０ｍｍ２　の広さのシリコン
基板上に作製される。各セルは、ソース３１１、ドレイ
ン３１２、ソース３１１とドレイン３１２を分離するチ
ャネル領域３１３、浮遊ゲート３１４、制御ゲート３１
５、を有する浮遊ゲートトランジスタ３１０である。情
報ビットは浮遊ゲート３１４上の正味電荷の存在によっ
てセル３１０中に記憶されている：浮遊ゲート３１４上
に正味電荷が存在しない場合にはセル３１０に対するし
きい値電圧は低くなって論理“１”を表し、また浮遊ゲ
ート３１４上に負の正味電荷が存在する場合には、しき
い値電圧が高レベルになって論理“０”を表す。セル３
１０のしきい値電圧は、制御ゲート３１５へ電圧を印加
し、ソース３１１と３１２間のインピーダンスを検出す
ることによって、高レベルであるか、低レベルであるか
が簡単に決定される。セルの１つの行中のすべてのゲー
ト３１５は行番地ワードライン３１６を形成し、すべて
のワードライン３１６は行デコーダ３１７へつながれて
いる。セルの１つの列中のすべてのソースおよびドレイ
ン電極、３１１および３１２は１対のビットライン３１
８を形成する；ソースおよびドレインビットライン３１
８は列デコーダ３１９へつながれている。この配列構成
において、チャネル領域３１３は列方向に細長くなって
おり、セルの各列に含まれるソース３１１とドレイン３
１２を分離している。

【００４５】第４の実施例の動作は以下に個別的なセル
の説明に関連して詳細に考察する；しかし以下の動作の
前もっての説明は全体を概観するのに便利であろう。第
４の実施例の動作において、消去された状態とは浮遊ゲ
ート３１４上に正味電荷が存在しないかまたは正の正味
電荷が存在する状態であり、またプログラムされた状態
とは本質的な負の電荷が浮遊ゲート３１４上に存在する
状態を意味する。

【００４６】選ばれたセルを読み出すために、列デコー
ダ３１９は選ばれたセルのドレイン３１２を含むビット
ライン３１８へ約＋１ボルトを供給し、その他のすべて
のビットライン３１８へ０ボルトを供給し、また行デコ
ーダ３１７は選ばれたセルの制御ゲート３１５を含むワ
ードライン３１６へ約＋５ボルトを供給し、その他のす
べてのワードライン３１６へ約０ボルトを供給する。選
ばれたセルは浮遊ゲート３１４上の正味電荷に依存して
ターンオンまたはターンオフされる。こうして、選ばれ
たセルのソース３１１を含むビットライン３１８と、選
ばれたセルのドレイン３１２につながるビットライン３
１８の間の、列デコーダ３１９から見たインピーダンス
は、選ばれたセルによって蓄えられる情報ビットを表す
ことになる。配列中のその他のすべてのセル３１０は、
それらの浮遊ゲート上の正味電荷の如何に関わらずター
ンオフされる。入力ライン３２０ｃ上の信号はビットラ
イン３１８選択を決定し、また入力ライン３２０ｒ上の
信号はワードライン３１６選択を決定する。

【００４７】図１９および図２０は第４の実施例中の、
一般的に３１０で示した個別的なセルの模式的な平面図
および断面図である；分かり易いように、保護膜、コン
タクト、相互接続、配線、実装は省略されている。セル
３１０は、ｐ形の＜１００＞方位シリコン基板３２１、
ソース３１１とドレイン３１２を提供する埋め込みｎ＋
ビットライン３１８、フィールド酸化物３２２、厚い分
離酸化物３２３、ｎ＋にドープされた多結晶シリコン浮
遊ゲート３１４、インターレベル酸化物３２４、インタ
ーレベル窒化物３２５、図２０に示されたように制御ゲ
ート３１５を提供するｎ＋にドープされた多結晶シリコ
ンワードライン３１６、ゲート酸化物３２６、トンネリ
ング酸化物窓３２７を含んでいる。セル３１０は当業分
野で“１Ｔ”セルとして知られており、ソース３１１と
ドレイン３１２の間のチャネル３１３全長が浮遊ゲート
３１４の下にある。チャネル領域を覆う選択トランジス
タを形成する組み合わせパスゲートは省略されている。

【００４８】図１９から明らかなように、セル３１０は
ほぼ交点セル（ビットライン対とワードラインの交点に
あるセル）であり、スケーリング可能な長さλを単位と
して、以下のような寸法を持っている：ソース３１１と
ドレイン３１２との間のチャネル領域３１３は幅０．８
λと長さ０．９λを有し、埋め込みソースビットライン
３１８は幅０．９λを有し、埋め込みドレインビットラ
イン３１８は幅０．９λを有し、浮遊ゲート３１４は幅
（図１９では縦方向の距離）０．９λを有し、隣接する
浮遊ゲート３１４から０．９λだけ離れており、浮遊ゲ
ート３１４は約３．５λの長さを有し、浮遊ゲート３１
４のドレイン領域３１２上の重なり領域は約０．８λ２
　であり、浮遊ゲート３１４のチャネル領域上の重なり
領域は約０．７λ２　であり、浮遊ゲート３１４の総面
積は約３λ２　である。このように、セル３１０は約８
．６λ２　を占める。典型的には、λは４メガビットフ
ラッシュＥＥＰＲＯＭに対して約１μｍに等しく、上に
述べた酸化物および窒化物の厚さはそのようなλに便利
な長さとなっている。

【００４９】セル３１０の動作はセル１０とセル１１０
のそれと類似しているが、セル１０と１１０と異なりセ
ル３１０は組み合わせトランジスタを含まない。セル３
１０では、浮遊ゲート３１４はソース３１１とドレイン
３１２の間のチャネル３１３領域全体を覆って、それを
制御している。セル１０および１１０で見られた選択ト
ランジスタは省かれている。電荷を持たない浮遊ゲート
３１４について、セル３１０はそれのしきい値電圧を約
０．７５ボルトに調節されている。セル３１０中への情
報の記憶は、ドレイン３１２へ１ボルトを供給し、ソー
ス３１１へ０ボルトを供給した場合に、単一のセルが５
ボルトの制御ゲート電圧によってターンオンするかどう
かの形で行われている。もし浮遊ゲート３１４が浮遊ゲ
ートトランジスタのしきい値を５ボルト以上に持ち上げ
るのに十分な負の正味電荷を有していれば、その時は５
ボルトの制御ゲート電圧は単一のセルトランジスタをタ
ーンオンさせるのに不十分である；しかしもし浮遊ゲー
ト３１４が最少の正味電荷を有していれば、その時は５
ボルトの制御ゲート電圧でトランジスタをターンオンさ
せることができる。

【００５０】セル３１０は含むセルの１つの行を消去す
るために、行デコーダ３１７は選ばれた行の制御ゲート
３１５を含むワードライン３１６へ約−１１ボルトの電
圧パルスを供給し、その他のすべてのワードライン３１
６へ約＋５ボルトを供給する。列デコーダ３１９はソー
ス３１１を含むビットライン３１８すべてに約５ボルト
の電圧を供給し、ドレイン領域３１２を含むビットライ
ン３１８を浮遊させる。これによって選ばれたワードラ
イン３１６に沿った浮遊ゲート３１４からトンネリング
酸化物窓３２７を通して行中の各セルに対するソース３
１２へ電子のトンネリングが引き起こされ、行の消去が
実現される。もちろん、すべてのワードラインへ電圧パ
ルスを供給することによって、すべての行を同時に消去
することもできる。

【００５１】プログラムモードでは、列デコーダ３１９
は選ばれたセルのソース３１１を含むビットライン３１
８へ約１８ボルトの電圧を供給し、残りのソース３１１
を含むビットライン３１８へ約７ボルトを供給し、また
選ばれたセルのドレイン３１２を含むビットライン３１
８へ約０ボルトを供給する。残りのドレイン３１２を含
むすべてのビットライン３１８は浮遊することを許容さ
れる。行デコーダ３１７は選ばれたセルの制御ゲート３
１５を含むワードライン３１６へ約１８ボルトの電圧パ
ルスを供給し、その他のワードライン３１６へ約７ボル
トを供給する。電子は選ばれたソース３１１からトンネ
リング酸化物窓３２７を通して選ばれたセルの浮遊ゲー
ト３１４上へトンネリングする。

【００５２】セル３１０は第１の実施例の方法でセル１
０を作製したのと同じようにして作製される。しかし、
好適な製造方法では、処理方法の中で主要な違いはトン
ネリング酸化物窓３２７の形成工程である。この方法は
図２１および図２２を参照することによって最も良く説
明できる。図２１を参照すると、基板層３２１の表面上
に酸化物の層３２８を堆積または成長させる。この後、
酸化物層３２８の上に窒化物層３２９を堆積させる。窒
化物層３２９は、後にセルのソース領域３１１、ドレイ
ン領域３１２、チャネル領域３１３を含むことになる能
動的デバイス領域３３０を覆って定義するようにパター
ン加工され、エッチされる。

【００５３】（ｐ）チャネルストップ領域３３１を形成
するために、約８×１０１２／ｃｍ２　のドーズでホウ
素の注入が行われる。次に、従来のいくつかの方法の内
の任意の方法を用いて、基板を約９００℃の蒸気に数時
間さらす局所化酸化工程によって約９，０００Åの厚さ
に分離酸化物３２３を熱成長させる。分離酸化物３２３
は隣接する窒化物層３２９の下にも成長し、急峻な遷移
の替わりにバーズビーク３３２を形成する。

【００５４】次に図２２を参照すると、窒化物層３２９
と酸化物層３２８が除去される。フォトレジスト層（図
示されていない）が取り付けられ、パターン加工されて
、約１３０ＫｅＶ　のエネルギーで、約６×１０１４／
ｃｍ２　のドーズの砒素注入に対するマスクとして使用
される。 この注入はチャネル領域３１３で分離されたソース領域
３１１とドレイン領域３１２を生成する。

【００５５】ソース３１１およびドレイン３１２の注入
に続いて、８００℃から９００℃の蒸気での別の熱工程
が施され、フィールド酸化物３２２の成長が行われる。 酸化物３２２は約２，５００から３，５００Åの厚さに
成長する。同時に、チャネル上に、より薄い酸化物層３
３３が差速度的に形成され、約２００から３００Åの厚
さに形成される。ソースおよびドレイン領域、３１１お
よび３１２中の砒素不純物のために、酸化物領域３２２
は薄い酸化物層３３３よりも高速に成長する。領域３２
２はしばしば、それの厚さが砒素不純物量の正の関数で
あるため、差速度的に成長するといわれる。

【００５６】次に図２３を参照すると、次にソース３１
１に隣接する遷移領域３３２の酸化物中にトンネリング
酸化物窓３２７が形成される。このことは、フォトレジ
ストをマスクとして用いて遷移領域３３２上の酸化物を
シリコンまでエッチし、次に約１００Åの厚さの、より
薄いトンネリング酸化物３２７を再成長させることで行
われる。この酸化が起こる時に、酸化物層３３３は、こ
の工程の前のそれの厚さに依存して、約３５０Åまでに
なる。トンネルダイオードのフィールドプレート破壊と
セルの動作を改善するために、トンネリング酸化物３２
７を通して少量の燐の注入を施すことが望ましい。トン
ネリング酸化物窓３２７の幅は、遷移領域３３２を通し
てのエッチの時間を変えることによって制御できる。

【００５７】トンネリング酸化物窓３２７を形成するこ
の方法は、厚い分離酸化物３２３と、差速度的に成長さ
せたフィールド酸化物３２２との間の比較的薄い“ディ
ンプル”または遷移領域を使用して、酸化物を通して窓
を開けるエッチを自己整合的なものとしている。これに
よって正確に定義された窓を得るために厳密なフォトレ
ジストマスクの位置合わせを不要としている。

【００５８】トンネリング酸化物３２７窓の形成に続い
て、処理工程はセル１０の作製と同じように、浮遊ゲー
ト導体３１４の形成と定義から始まって、引き続き行わ
れる。この処理の詳細は本質的にセル１０の作製に関し
て述べたので、詳細はここに繰り返さない。

【００５９】平坦な表面形状と金属配線使用の限定を可
能にする埋め込みソースおよびドレインラインと分離さ
れた基板消去ライン、低電圧動作のための制御ゲートへ
の大きな浮遊ゲート容量結合、組み合わせトランジスタ
を備え、多結晶シリコン浮遊ゲートから下層の拡散ライ
ンへの電気的プログラミングおよび消去のできる高密度
実装のための交点配置、という特長を保ったままで、好
適実施例の装置と方法に対して各種の修正が行われ得る
。例えば、セルの寸法と形状は変えることができ、埋め
込みラインおよび／またはワードラインを一様で真っ直
ぐなものでなく膨らんだり曲がったりしたものとするこ
とができ、ワードラインをシリサイド化したり、他の半
導体材料や絶縁体上のシリコン基板を用いたり、絶縁材
料を用いることもできる。

【００６０】本発明は高密度実装と簡単な製造工程を特
長とする。本発明について詳細に説明したが、特許請求
の範囲からはずれることなく、各種の変更、置換、変形
が可能であることを理解されるであろう。

【００６１】以上の説明に関して更に以下の項を開示す
る。 （１）第１の伝導形の半導体層の表面に形成された、電
気消去式、電気書換式読みだし専用メモリセルであって
、前記表面に形成された、前記第１の伝導形と逆の第２
の伝導形のソース領域、前記表面に、前記ソース領域か
らチャネル領域によって隔てられて形成された、前記第
２の伝導形のドレイン領域、前記ソースに隣接して形成
されたトンネリング酸化物窓、前記ソースと前記ドレイ
ンとの間の前記チャネルの全長に隣接してそれから絶縁
されて形成され、前記トンネリング酸化物窓に隣接する
浮遊ゲート導体、前記浮遊ゲート導体に隣接してそれか
ら絶縁されて形成された制御ゲート導体、を含むメモリ
セル。

【００６２】（２）第１項のメモリセルであって、更に
、前記それぞれのソースおよびドレイン領域の上に差速
度的に成長させた絶縁体領域、前記チャネル領域から隔
てられて、前記ソースおよびドレイン領域に隣接して形
成された厚い絶縁体領域、を含むメモリセル。

【００６３】（３）第２項のメモリセルであって、前記
差速度的に成長させた絶縁体領域と前記厚い絶縁体領域
が酸化物を含むメモリセル。

【００６４】（４）第３項のメモリセルであって、前記
トンネリング酸化物窓が、前記ソース上に前記差速度的
に成長させた酸化物領域と前記ソースに隣接する前記厚
い絶縁体領域との間に形成されたメモリセル。

【００６５】（５）第４項のメモリセルであって、前記
浮遊ゲートが、前記ソースおよび前記ドレイン上に前記
差速度的に成長させた酸化物の上に広がっている、メモ
リセル。

【００６６】（６）第５項のメモリセルであって、前記
浮遊ゲートが、前記ソースおよび前記ドレインに隣接す
る前記厚い絶縁体領域の少なくとも一部分を覆って広が
っている、メモリセル。

【００６７】（７）第１の伝導形の半導体層の表面に、
列と、前記列に対して或る角度を持つ行とに配置されて
形成された、電気消去式、電気書換式読みだし専用メモ
リセルの配列であって、各列に対して、第１のビットラ
インを構成する、前記第１の伝導形と逆の第２の伝導形
の細長いドレイン、各列に対して、前記第１のビットラ
インと本質的に並行で、それらから、一部が前記列中各
セルに付随している細長いチャネルによって分離されて
いる第２のビットラインを構成する、前記第２の伝導形
の細長いソース、各セルに対して、前記ソースに隣接す
るトンネリング酸化物窓、各セルに対して、前記行の方
向で、前記ソースと前記ドレインとの間の前記チャネル
の全長に隣接しそれから絶縁され、前記トンネリング酸
化物窓に隣接した浮遊ゲート、各行に対して、前記中の
前記浮遊ゲートに隣接しそれから絶縁された制御ゲート
、を含むメモリセル配列。

【００６８】（８）第７項の配列であって、更に、各列
に対して、第１と第２の差速度的に成長させた絶縁体領
域であって、前記第１の差速度的に成長させた絶縁体領
域が前記細長いソース領域を覆っており、前記第２の差
速度的に成長させた絶縁体領域が前記細長いソース領域
を覆っているような、第１と第２の差速度的に成長させ
た絶縁体領域、各列に対して、前記チャネル領域から離
れた前記ソース領域に隣接する第１の厚い絶縁体領域と
、前記チャネル領域から離れた前記ソース領域に隣接す
る第２の厚い絶縁体領域を含む複数の厚い絶縁体領域で
あって、隣接するセルの列を互いに絶縁している複数の
厚い絶縁体領域、を含むメモリセル配列。

【００６９】（９）第８項の配列であって、前記トンネ
リング酸化物窓が、前記細長いソース上に形成された前
記複数の差速度的に成長させた絶縁体領域と前記細長い
ソースに隣接して形成された前記複数の厚い絶縁体領域
との間に形成されている、メモリセル配列。

【００７０】（１０）第９項の配列であって、前記浮遊
ゲートが、前記複数の差速度的に成長させた絶縁体領域
の少なくとも一部分を覆って広がっている、メモリセル
配列。

【００７１】（１１）第１０項の配列であって、前記浮
遊ゲートが前記細長いソースと前記細長いドレインとに
隣接して形成された前記複数の厚い絶縁体領域の各々の
部分の上に広がっている、メモリセル配列。

【００７２】（１２）第１の伝導形の半導体層の表面に
、電気的に消去可能で、電気的にプログラム可能な読み
だし専用メモリセルを作製するための方法であって、連
続的な遷移を持たせて、間隔を置いた第１と第２の厚い
絶縁酸化物領域を形成すること、前記半導体層に前記第
１の伝導形と逆の第２の伝導形のドーパントを選択的に
ドープして、チャネルによって分離された、前記第１の
厚い絶縁酸化物領域に隣接するドレインと、前記第２の
厚い絶縁酸化物領域に隣接するソースとを作製すること
、前記第２の伝導形のドーパントの濃度の関数として、
前記ソースとドレインの上に差速度的に酸化物を成長さ
せることであって、前記差速度的に成長させた酸化物が
、隣接する厚い絶縁酸化物の連続的な遷移とつながって
、薄い遷移領域を形成するように成長させること、前記
ソース上に差速度的に成長させた酸化物とソースに隣接
する前記厚い絶縁酸化物との間の遷移領域中に窓を開口
すること、前記窓中に薄いトンネリング酸化物を形成す
ること、前記トンネリング酸化物を覆い、前記ソースと
ドレインとの間のチャネルの全長に隣接してそれから絶
縁されて取り付けられた浮遊ゲート導体を形成すること
、前記浮遊ゲート導体を覆いそれから絶縁された制御ゲ
ート導体を形成すること、の工程を含む方法。

【００７３】（１３）第１２項の方法であって、前記窓
を開口する前記工程が、前記薄い遷移領域の選ばれた部
分を除いて、前記半導体層の全面をマスクすること、前
記薄い遷移領域を通してエッチングを行うこと、のサブ
工程を含んでいる、方法。

【００７４】（１４）第１の伝導形を有する半導体層の
表面に、電気消去式、電気書換式メモリセルを作製する
ための方法であって、連続的な遷移を持たせて、間隔を
置いた第１と第２の厚い絶縁酸化物領域を形成すること
、前記半導体層に前記第１の伝導形と逆の第２の伝導形
のドーパントを選択的にドープして、チャネルによって
分離された、前記第１の厚い絶縁酸化物領域に隣接する
ドレインと、前記第２の厚い絶縁酸化物領域に隣接する
ソースとを作製すること、前記ソースとドレイン上に酸
化物を形成すること、前記ソースと、前記ソースに隣接
する前記厚い絶縁酸化物とを覆う酸化物中に窓を開口す
ること、前記窓中に薄いトンネリング酸化物を形成する
こと、前記トンネリング酸化物を覆い、前記ソースとド
レインとの間のチャネルの全長に隣接してそれから絶縁
されて取り付けられた浮遊ゲート導体を形成すること、
前記浮遊ゲート導体を覆ってそれから絶縁された制御ゲ
ート導体を形成すること、の工程を含む方法。

【００７５】（１５）本発明に従えば、第１の伝導形の
半導体層の表面に、電気消去式、電気書換式読みだし専
用メモリセルが作製される。半導体層の表面に、前記第
１の伝導形と逆の第２の伝導形にソース領域およびドレ
イン領域が形成される。ソース領域とドレイン領域とは
チャネルによって分離されている。ソース領域に隣接し
てトンネリング酸化物窓が形成される。ソース領域とド
レイン領域との間のチャネルの全長に隣接してそれから
絶縁された浮遊ゲートが形成される。浮遊ゲートはまた
トンネリング酸化物窓に直接隣接して形成される。浮遊
ゲートに隣接してそれから絶縁された制御ゲートが取り
付けられる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に従うＥＥＰＲＯＭの一
部分の平面図。一般的に平面図では破線は実線で描かれ
た構造によって隠された構造を示し、ストライプ線は少
なくとも破線と実線で示された両方の構造によって隠さ
れた構造を示す。

【図２】第１の好適実施例セルの平面および断面図。

【図３】第１の好適実施例セルの平面および断面図。

【図４】第１の好適実施例セルの平面および断面図。

【図５】第１の好適実施例セルの平面および断面図。

【図６】第１の好適実施例セルを作製する第１の好適な
製造方法を示す図。

【図７】第１の好適実施例セルを作製する第１の好適な
製造方法を示す図。

【図８】第１の好適実施例セルを作製する第１の好適な
製造方法を示す図。

【図９】第１の好適実施例セルを作製する第１の好適な
製造方法を示す図。

【図１０】第１の好適実施例セルを作製する第１の好適
な製造方法を示す図。

【図１１】第１の好適実施例セルを作製する第１の好適
な製造方法を示す図。

【図１２】第２の好適実施例フラッシュＥＥＰＲＯＭの
一部分の平面図。

【図１３】第２の好適実施例セルの平面および断面図。

【図１４】第２の好適実施例セルの平面および断面図。

【図１５】第３の好適実施例フラッシュＥＥＰＲＯＭの
一部分の平面図。

【図１６】第３の好適実施例セルの平面および断面図。

【図１７】第３の好適実施例セルの平面および断面図。

【図１８】第４の好適実施例ＥＥＰＲＯＭの一部分の電
気的模式図。

【図１９】第４の好適実施例セルの平面図。

【図２０】図１９の８ｂ−８ｂに沿って取った断面の模
式図。

【図２１】第４の好適実施例を作製する好適な製造方法
の断面図で、図２０に対応するものであるが、分かり易
いように強調して描かれた図。

【図２２】第４の好適実施例を作製する好適な製造方法
の断面図で、図２０に対応するものであるが、分かり易
いように強調して描かれた図。

【図２３】第４の好適実施例を作製する好適な製造方法
の断面図で、図２０に対応するものであるが、分かり易
いように強調して描かれた図。

【符号の説明】

１０　　　　メモリセル １１　　　　ソース １２　　　　ドレイン １３　　　　浮遊ゲート １４　　　　制御ゲート １５　　　　ワードライン １６　　　　行デコーダ １７　　　　ビットライン １８　　　　列デコーダ １９Ｃ　　　　入力ライン １９Ｒ　　　　入力ライン ３２　　　　シリコン基板 ３４　　　　フィールド酸化物 ３６　　　　インターレベル酸化物 ３８　　　　インターレベル窒化物 ４０　　　　第１のゲート酸化物 ４２　　　　第２のゲート酸化物 ４４　　　　酸化物 ５０　　　　酸化物 ５２　　　　重なり領域 ５４　　　　重なり領域 １１０　　　　メモリセル １１１　　　　ソース １１２　　　　ドレイン １１３　　　　浮遊ゲート １１４　　　　制御ゲート １１５　　　　ワードライン １１６　　　　行デコーダ １１７　　　　ビットライン １１８　　　　列デコーダ １１９Ｃ　　　　入力ライン １１９Ｒ　　　　入力ライン １２３　　　　トンネリング酸化物 １３２　　　　シリコン基板 １３４　　　　フィールド酸化物 １３５　　　　分離酸化物 １３６　　　　インターレベル酸化物 １３８　　　　インターレベル窒化物 １４０　　　　第１のゲート酸化物 １４２　　　　第２のゲート酸化物 １５２　　　　重なり領域 １５４　　　　重なり領域 ２１０　　　　メモリセル ２１１　　　　ソース ２１２　　　　ドレイン ２１３　　　　浮遊ゲート ２１４　　　　制御ゲート ２１５　　　　ワードライン ２１６　　　　行デコーダ ２１７　　　　ビットライン ２１８　　　　列デコーダ ２２１　　　　消去節 ２２３　　　　消去用トンネリング酸化物２２５　　　
　消去ライン ２３２　　　　シリコン基板 ２３４　　　　フィールド酸化物 ２３５　　　　分離フィールド酸化物 ２３６　　　　インターレベル酸化物 ２３８　　　　インターレベル窒化物 ２４０　　　　第１のゲート酸化物 ２４２　　　　第２のゲート酸化物 ２５２　　　　重なり領域 ２５４　　　　重なり領域 ３１０　　　　メモリセル ３１１　　　　ソース ３１２　　　　ドレイン ３１３　　　　チャネル領域 ３１４　　　　浮遊ゲート ３１５　　　　制御ゲート ３１６　　　　ワードライン ３１７　　　　行デコーダ ３１８　　　　ビットライン ３１９　　　　列デコーダ ３２０ｃ　　　　入力ライン ３２０ｒ　　　　入力ライン ３２１　　　　シリコン基板 ３２２　　　　フィールド酸化物 ３２３　　　　厚い分離フィールド酸化物３２４　　　
　インターレベル酸化物 ３２５　　　　インターレベル窒化物 ３２６　　　　ゲート酸化物 ３２７　　　　トンネリング酸化物窓 ３２８　　　　酸化物層 ３２９　　　　窒化物層 ３３０　　　　能動デバイス領域 ３３１　　　　チャネル領域 ３３２　　　　バーズビーク ３３３　　　　薄い酸化物層

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　第１の伝導形の半導体層の表面に形成
   された、電気消去式、電気書換式読みだし専用メモリセ
   ルであって、前記表面に形成された、前記第１の伝導形
   と逆の第２の伝導形のソース領域、前記表面に、前記ソ
   ース領域からチャネル領域によって隔てられて形成され
   た、前記第２の伝導形のドレイン領域、前記ソースに隣
   接して形成されたトンネリング酸化物窓、前記ソースと
   前記ドレインとの間の前記チャネルの全長に隣接してそ
   れから絶縁されて形成され、前記トンネリング酸化物窓
   に隣接する浮遊ゲート導体、前記浮遊ゲート導体に隣接
   してそれから絶縁されて形成された制御ゲート導体、を
   含むメモリセル。
2. 【請求項２】　　第１の伝導形の半導体層の表面に、電
   気消去式、電気書換式読みだし専用メモリセルを作製す
   るための方法であって、連続的な遷移を持たせて、間隔
   を置いた第１と第２の厚い絶縁酸化物領域を形成するこ
   と、前記半導体層に前記第１の伝導形と逆の第２の伝導
   形のドーパントを選択的にドープして、チャネルによっ
   て分離された、前記第１の厚い絶縁酸化物領域に隣接す
   るドレインと、前記第２の厚い絶縁酸化物領域に隣接す
   るソースとを作製すること、前記第２の伝導形のドーパ
   ントの濃度の関数として、前記ソースとドレインの上に
   差速度的に酸化物を成長させることであって、前記差速
   度的に成長させた酸化物が、隣接する厚い絶縁酸化物の
   連続的な遷移とつながって、薄い遷移領域を形成するよ
   うに成長させること、前記ソース上に差速度的に成長さ
   せた酸化物とソースに隣接する前記厚い絶縁酸化物との
   間の遷移領域中に窓を開口すること、前記窓中に薄いト
   ンネリング酸化物を形成すること、前記トンネリング酸
   化物を覆い、前記ソースとドレインとの間のチャネルの
   全長に隣接してそれから絶縁されて取り付けられた浮遊
   ゲート導体を形成すること、前記浮遊ゲート導体を覆い
   それから絶縁された制御ゲート導体を形成すること、の
   工程を含む方法。