JPH04232477A - 小さい位相差の測定のための方法および回路装置 - Google Patents
小さい位相差の測定のための方法および回路装置Info
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- JPH04232477A JPH04232477A JP3178840A JP17884091A JPH04232477A JP H04232477 A JPH04232477 A JP H04232477A JP 3178840 A JP3178840 A JP 3178840A JP 17884091 A JP17884091 A JP 17884091A JP H04232477 A JPH04232477 A JP H04232477A
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- 238000000034 method Methods 0.000 title claims description 20
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- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R25/08—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents by counting of standard pulses
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- Measuring Phase Differences (AREA)
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- Manipulation Of Pulses (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Measurement Of Resistance Or Impedance (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は実際パルスと参照パルス
との間の小さい位相差の測定のための方法に関する。
との間の小さい位相差の測定のための方法に関する。
【０００２】
【従来の技術】ＰＬＬとも呼ばれる位相調節回路では、
位相検出器のなかで位相調節回路から供給されるクロッ
ク周波数の周期よりも小さい位相差も検出することが必
要であり得る。
位相検出器のなかで位相調節回路から供給されるクロッ
ク周波数の周期よりも小さい位相差も検出することが必
要であり得る。
【０００３】たとえばテレビジョン信号の処理の際には
システムクロックが水平同期信号からディジタル位相調
節回路により導き出される。しかし位相調節回路のなか
の位相差が位相調節回路のクロック周波数の周期でのみ
正確に検出され得るならば、明らかに目に見える画像位
置変動が認められる。特にこのことは大画像のなかに小
画像を混入する際に擾乱となる。位相調節回路の入力端
における位相ジッタのように作用し、またその結果とし
て位相調節回路の出力端における位相ジッタを惹起する
、位相調節回路の位相差検出器のなかの位相差測定の不
正確さにより、混入された小画像が水平方向にジッタす
る。
システムクロックが水平同期信号からディジタル位相調
節回路により導き出される。しかし位相調節回路のなか
の位相差が位相調節回路のクロック周波数の周期でのみ
正確に検出され得るならば、明らかに目に見える画像位
置変動が認められる。特にこのことは大画像のなかに小
画像を混入する際に擾乱となる。位相調節回路の入力端
における位相ジッタのように作用し、またその結果とし
て位相調節回路の出力端における位相ジッタを惹起する
、位相調節回路の位相差検出器のなかの位相差測定の不
正確さにより、混入された小画像が水平方向にジッタす
る。
【０００４】擾乱をできるかぎりわずかに保つためには
、望ましくない位相ジッタをできるかぎり小さくするこ
とが必要である。しかし、それによって、位相調節回路
の位相検出器のなかの、位相調節回路の出力クロック信
号の周期よりも小さい位相差を検出することが必要であ
る。
、望ましくない位相ジッタをできるかぎり小さくするこ
とが必要である。しかし、それによって、位相調節回路
の位相検出器のなかの、位相調節回路の出力クロック信
号の周期よりも小さい位相差を検出することが必要であ
る。
【０００５】このような小さい位相差を決定するための
方法はたとえばドイツ特許第 ３３１０５８１Ａ１号明
細書から公知である。そこでは、２つのパルスの間に生
ずる位相差が、１つのパルスが先ずアナログ低域通過フ
ィルタに、また続いてアナログ‐ディジタル変換器に供
給されることによって検出される。アナログ‐ディジタ
ル変換器は入力信号を他方のパルスと結合されているク
ロック周波数によりサンプリングする。アナログ‐ディ
ジタル変換器の出力信号は係数＋１または−１を有する
乗算器に供給され、その際にこれらの係数の切換は第１
のパルスにより行われる。乗算器の出力信号は次いでデ
ィジタル積分器に供給される。位相差は最後に積分器出
力のサンプリングにより決定される。
方法はたとえばドイツ特許第 ３３１０５８１Ａ１号明
細書から公知である。そこでは、２つのパルスの間に生
ずる位相差が、１つのパルスが先ずアナログ低域通過フ
ィルタに、また続いてアナログ‐ディジタル変換器に供
給されることによって検出される。アナログ‐ディジタ
ル変換器は入力信号を他方のパルスと結合されているク
ロック周波数によりサンプリングする。アナログ‐ディ
ジタル変換器の出力信号は係数＋１または−１を有する
乗算器に供給され、その際にこれらの係数の切換は第１
のパルスにより行われる。乗算器の出力信号は次いでデ
ィジタル積分器に供給される。位相差は最後に積分器出
力のサンプリングにより決定される。
【０００６】それによってディジタル積分の結果は両パ
ルスの間の位相差に対する１つの尺度である。この公知
の方法における問題点は、そこでは比較的高い費用を必
要とし、また差測定の精度の高めるためには、アナログ
‐ディジタル変換器の分解能が高められなければならな
いので、費用が増大することである。さらに、純粋なデ
ィジタルな解決策による回路コンセプトと矛盾するアナ
ログ低域通過フィルタも必要である。
ルスの間の位相差に対する１つの尺度である。この公知
の方法における問題点は、そこでは比較的高い費用を必
要とし、また差測定の精度の高めるためには、アナログ
‐ディジタル変換器の分解能が高められなければならな
いので、費用が増大することである。さらに、純粋なデ
ィジタルな解決策による回路コンセプトと矛盾するアナ
ログ低域通過フィルタも必要である。
【０００７】
【発明が解決しようとする課題】本発明の課題は、小さ
い位相差を測定するための方法であって、上記の欠点を
有していない方法を提供することである。さらに、本発
明の課題は、このような方法を実施するための回路装置
を提供することである。
い位相差を測定するための方法であって、上記の欠点を
有していない方法を提供することである。さらに、本発
明の課題は、このような方法を実施するための回路装置
を提供することである。
【０００８】
【課題を解決するための手段】上記の課題は請求項１の
特徴により解決される。
特徴により解決される。
【０００９】この方法の実施態様は請求項２ないし４の
対象である。
対象である。
【００１０】本方法を実施するための回路装置は請求項
５の特徴を有し、その発展形は請求項６および７にあげ
られている。
５の特徴を有し、その発展形は請求項６および７にあげ
られている。
【００１１】本発明による方法の使用は請求項８および
９の対象である。
９の対象である。
【００１２】
【実施例】以下、５つの図面により本発明を一層詳細に
説明する。
説明する。
【００１３】図１には、たとえばテレビジョン装置にお
いて水平同期信号からクロック信号を導き出すために使
用されるようなディジタル位相調節回路の原理的構成が
示されている。ディジタル位相調節回路は、後段に接続
されているディジタルフィルタ２１を有するディジタル
位相検出器２０と、ディジタル制御される発振器（ＤＴ
Ｏディスクリート‐タイム‐発振器）２２とを有し、そ
の出力端子２３から位相調節回路のクロック信号ｆＡが
取り出され得る。このクロック信号ｆＡとならんでディ
ジタル位相検出器２０には参照クロック信号ｆＢ、たと
えばテレビジョン信号の水平同期信号も供給される。参
照クロック信号ｆＢとクロック信号ｆＡとの間に位相お
よび周波数偏差が生ずると、ディジタル位相調節回路が
、位相または周波数差が最小になるように調節する。そ
の際にディジタル位相検出器２０は、参照クロック信号
ｆＢとクロック信号ｆＡとの間の位相シフトにより決定
される、位相調節回路に対する調節量としての役割をす
る出力信号を供給する。
いて水平同期信号からクロック信号を導き出すために使
用されるようなディジタル位相調節回路の原理的構成が
示されている。ディジタル位相調節回路は、後段に接続
されているディジタルフィルタ２１を有するディジタル
位相検出器２０と、ディジタル制御される発振器（ＤＴ
Ｏディスクリート‐タイム‐発振器）２２とを有し、そ
の出力端子２３から位相調節回路のクロック信号ｆＡが
取り出され得る。このクロック信号ｆＡとならんでディ
ジタル位相検出器２０には参照クロック信号ｆＢ、たと
えばテレビジョン信号の水平同期信号も供給される。参
照クロック信号ｆＢとクロック信号ｆＡとの間に位相お
よび周波数偏差が生ずると、ディジタル位相調節回路が
、位相または周波数差が最小になるように調節する。そ
の際にディジタル位相検出器２０は、参照クロック信号
ｆＢとクロック信号ｆＡとの間の位相シフトにより決定
される、位相調節回路に対する調節量としての役割をす
る出力信号を供給する。
【００１４】位相差φを正確に検出するため、ディジタ
ル位相検出器２０のなかに、図２中に示されているよう
に、小さい位相差φに対する精位相測定のための装置２
４と粗位相測定のための装置２６とが設けられている。 小さい位相差φの測定は、本発明によれば、クロック信
号ｆＡの周期Ｔの分解能を有する粗位相測定が予め定め
られた位相差、たとえばクロック信号ｆＡの周期Ｔを下
方超過するときに初めて能動化される。粗位相測定に対
しては既に知られているディジタル方法が位相測定のた
めに利用され得るので、それについてここで詳細に説明
する必要はない。
ル位相検出器２０のなかに、図２中に示されているよう
に、小さい位相差φに対する精位相測定のための装置２
４と粗位相測定のための装置２６とが設けられている。 小さい位相差φの測定は、本発明によれば、クロック信
号ｆＡの周期Ｔの分解能を有する粗位相測定が予め定め
られた位相差、たとえばクロック信号ｆＡの周期Ｔを下
方超過するときに初めて能動化される。粗位相測定に対
しては既に知られているディジタル方法が位相測定のた
めに利用され得るので、それについてここで詳細に説明
する必要はない。
【００１５】粗位相測定のための装置２６により検出さ
れた位相差の値が予め定められた値を下方超過すると、
制御装置９を介して、クロック信号ｆＡの周期Ｔよりも
小さい位相差φをも検出し得る精位相測定のための装置
２４が能動化される。このような位相差φはたとえば図
３に示されており、Ｂは参照クロック信号ｆＢから導き
出された参照パルスであり、またＡはクロック信号ｆＡ
から導き出された実際パルスである。実際パルスＡはこ
の実施例では参照パルスＢよりも遅れているので、両パ
ルスＡおよびＢの位相がここでたとえばそれぞれ立ち上
がりエッジにより決定されていれば、ここでは１／３Ｔ
の正の位相差φが生ずる。
れた位相差の値が予め定められた値を下方超過すると、
制御装置９を介して、クロック信号ｆＡの周期Ｔよりも
小さい位相差φをも検出し得る精位相測定のための装置
２４が能動化される。このような位相差φはたとえば図
３に示されており、Ｂは参照クロック信号ｆＢから導き
出された参照パルスであり、またＡはクロック信号ｆＡ
から導き出された実際パルスである。実際パルスＡはこ
の実施例では参照パルスＢよりも遅れているので、両パ
ルスＡおよびＢの位相がここでたとえばそれぞれ立ち上
がりエッジにより決定されていれば、ここでは１／３Ｔ
の正の位相差φが生ずる。
【００１６】本発明によれば、精位相測定のための装置
２４は図４に示されているような回路装置を有する。詳
細には図４には各遅延時間ｄを有するｚ個の縦続接続さ
れている遅延要素１を有する遅延線２が示されている。 それによって遅延線２の全遅延時間はｚ・ｄである。各
遅延要素１の各入力端子３と出力端子４との間に第１の
トランジスタ５の負荷区間、第１のインバータ６、第２
のトランジスタ７の負荷区間ならびに第２のインバータ
８の直列回路が配置されており、その際に第１および第
２のトランジスタ５、７の制御端子は制御装置９と接続
されている。最後の遅延要素１の出力端子４にディジタ
ル評価回路１２が接続されており、そこからディジタル
位相差測定値φが取り出され得る。
２４は図４に示されているような回路装置を有する。詳
細には図４には各遅延時間ｄを有するｚ個の縦続接続さ
れている遅延要素１を有する遅延線２が示されている。 それによって遅延線２の全遅延時間はｚ・ｄである。各
遅延要素１の各入力端子３と出力端子４との間に第１の
トランジスタ５の負荷区間、第１のインバータ６、第２
のトランジスタ７の負荷区間ならびに第２のインバータ
８の直列回路が配置されており、その際に第１および第
２のトランジスタ５、７の制御端子は制御装置９と接続
されている。最後の遅延要素１の出力端子４にディジタ
ル評価回路１２が接続されており、そこからディジタル
位相差測定値φが取り出され得る。
【００１７】制御装置９は、一方では第１および第２の
トランジスタ５および７を一緒にスイッチオンし、また
他方では第１および第２のトランジスタ５、７を交互に
スイッチオンし、それによって遅延要素１のなかに蓄積
されたパルスがシフトレジスタのように遅延線２からシ
フトアウトされ得るように構成されている。
トランジスタ５および７を一緒にスイッチオンし、また
他方では第１および第２のトランジスタ５、７を交互に
スイッチオンし、それによって遅延要素１のなかに蓄積
されたパルスがシフトレジスタのように遅延線２からシ
フトアウトされ得るように構成されている。
【００１８】実際パルスＡと参照パルスＢとの間の小さ
い位相差を測定するための本方法では、実際パルスＡが
先ず第１の遅延要素１の入力端子３に与えられ、またす
べてのトランジスタ５および７が制御装置９によりスイ
ッチオンされている。それによって実際パルスＡは、制
御信号の規範に従って実際パルスＡが遅延線２のなかで
拘束されるまで遅延線２中を進む。制御信号はその際に
制御装置９から供給される。続いて遅延線２のなかの実
際パルスＡの位置が制御装置９によりクロック制御され
るシフトアウトにより求められる。その際になお通過す
べき遅延要素１の数が位相差φを決定し、これは評価回
路１２により検出される。こうして求められた位相差φ
は遅延要素１の遅延時間ｄの精度で分解される。Ｔは位
相調節回路から供給されるクロック信号ｆＡの周期であ
る。Ｔ／１２の遅延要素１の最大遅延時間ｄ、Ｔ／１６
の平均遅延時間およびＴ／２４の最小遅延時間では、遅
延線２の長さは、位相差φが±１．５周期Ｔまで測定さ
れ得るように選定されているべきであろう。遅延線２に
入る実際パルスＡを拘束するための制御信号はその際に
、位相差φ＝０および平均遅延時間ｄの際にこのパルス
が正確に遅延線２の予め定められた数、たとえば２４個
の遅延要素の後で拘束されるように選定される。
い位相差を測定するための本方法では、実際パルスＡが
先ず第１の遅延要素１の入力端子３に与えられ、またす
べてのトランジスタ５および７が制御装置９によりスイ
ッチオンされている。それによって実際パルスＡは、制
御信号の規範に従って実際パルスＡが遅延線２のなかで
拘束されるまで遅延線２中を進む。制御信号はその際に
制御装置９から供給される。続いて遅延線２のなかの実
際パルスＡの位置が制御装置９によりクロック制御され
るシフトアウトにより求められる。その際になお通過す
べき遅延要素１の数が位相差φを決定し、これは評価回
路１２により検出される。こうして求められた位相差φ
は遅延要素１の遅延時間ｄの精度で分解される。Ｔは位
相調節回路から供給されるクロック信号ｆＡの周期であ
る。Ｔ／１２の遅延要素１の最大遅延時間ｄ、Ｔ／１６
の平均遅延時間およびＴ／２４の最小遅延時間では、遅
延線２の長さは、位相差φが±１．５周期Ｔまで測定さ
れ得るように選定されているべきであろう。遅延線２に
入る実際パルスＡを拘束するための制御信号はその際に
、位相差φ＝０および平均遅延時間ｄの際にこのパルス
が正確に遅延線２の予め定められた数、たとえば２４個
の遅延要素の後で拘束されるように選定される。
【００１９】本発明の原理は図５に、平均全遅延時間３
Ｔを有し、またそれぞれＴ／８の遅延時間を有する全体
で２４個の遅延要素る実施例により示されている。
Ｔを有し、またそれぞれＴ／８の遅延時間を有する全体
で２４個の遅延要素る実施例により示されている。
【００２０】図５ａには、参照パルスＢに対して位相差
が存在しないならば、実際パルスＡがどのように拘束さ
れるかが示されている。実際パルスＡはこの際に本発明
により遅延線２の中央に、たとえば参照パルスＢから導
き出された制御信号の規範に従って拘束される。その際
に、個々の遅延要素１の遅延時間ｄならびに遅延線２の
長さｚが正確に互いに適合されていることが必要である
。遅延線２からの実際パルスＡのシフトアウトの際に前
記の評価回路１２が、実際パルスＡの正のエッジが遅延
線２の出力端子４に現れるためには全体でなお１２個の
遅延要素１が通過されなければならないことを確認する
。このことはこの実施例では測定された位相差がφ＝０
であることと同じ意味である。
が存在しないならば、実際パルスＡがどのように拘束さ
れるかが示されている。実際パルスＡはこの際に本発明
により遅延線２の中央に、たとえば参照パルスＢから導
き出された制御信号の規範に従って拘束される。その際
に、個々の遅延要素１の遅延時間ｄならびに遅延線２の
長さｚが正確に互いに適合されていることが必要である
。遅延線２からの実際パルスＡのシフトアウトの際に前
記の評価回路１２が、実際パルスＡの正のエッジが遅延
線２の出力端子４に現れるためには全体でなお１２個の
遅延要素１が通過されなければならないことを確認する
。このことはこの実施例では測定された位相差がφ＝０
であることと同じ意味である。
【００２１】それに対して図５ｂでは実際パルスＡの正
のエッジは拘束の後にシフトアウトの際になお１０個の
遅延要素１を通過しなければならない。この数は位相差
φ＝０の際にくらべて２個の遅延要素だけ小さく、それ
によって評価回路１２が＋２／８Ｔの位相差を検出する
。それに対して、図５ｃに示されているように、シフト
アウトの際になお１６個の遅延要素を通過しなければな
らないなら、この数は遅延要素１の数が位相差φ＝０の
際にくらべて４だけ大きく、したがって−４／８Ｔの位
相差が存在する。図５ｄおよび図５ｅには位相差φが＋
３／８Ｔまたは−５／８Ｔの際の遅延線２のなかの実際
パルスＡの位置が示されている。
のエッジは拘束の後にシフトアウトの際になお１０個の
遅延要素１を通過しなければならない。この数は位相差
φ＝０の際にくらべて２個の遅延要素だけ小さく、それ
によって評価回路１２が＋２／８Ｔの位相差を検出する
。それに対して、図５ｃに示されているように、シフト
アウトの際になお１６個の遅延要素を通過しなければな
らないなら、この数は遅延要素１の数が位相差φ＝０の
際にくらべて４だけ大きく、したがって−４／８Ｔの位
相差が存在する。図５ｄおよび図５ｅには位相差φが＋
３／８Ｔまたは−５／８Ｔの際の遅延線２のなかの実際
パルスＡの位置が示されている。
【００２２】本発明による方法およびこの方法を実施す
るための回路装置は、第２の像への第１の像の混入を制
御するためのディジタル位相調節回路を有するテレビジ
ョン装置に有利に使用され得る。さらに、本方法を、行
結合されたクロックを発生するためのディジタル位相調
節回路を有するテレビジョン装置に使用することが可能
である。なぜならば、そこでは位相調節回路の位相検出
器のなかでの小さい位相差の検出が重要であるからであ
る。
るための回路装置は、第２の像への第１の像の混入を制
御するためのディジタル位相調節回路を有するテレビジ
ョン装置に有利に使用され得る。さらに、本方法を、行
結合されたクロックを発生するためのディジタル位相調
節回路を有するテレビジョン装置に使用することが可能
である。なぜならば、そこでは位相調節回路の位相検出
器のなかでの小さい位相差の検出が重要であるからであ
る。
【図１】ディジタル位相調節回路の原理的構成。
【図２】粗位相測定および精位相測定のためのそれぞれ
１つの装置を有する位相検出器のブロック回路図。
１つの装置を有する位相検出器のブロック回路図。
【図３】実際パルスと参照パルスとの間の位相差の例。
【図４】本発明による遅延線を有する小さい位相差の測
定のための回路装置。
定のための回路装置。
【図５】位相差決定のために遅延線のなかで拘束された
実際パルスの５つの例を有する図４による回路装置。
実際パルスの５つの例を有する図４による回路装置。
Ａ 実際パルス
Ｂ 参照パルス
φ 位相差
１ 遅延要素
２ 遅延線
３ 入力端子
４ 出力端子
９ 制御装置
１２ 評価装置
Claims (9)
- 【請求項１】 実際パルス（Ａ）と参照パルス（Ｂ）
との間の小さい位相差の測定のための方法において、実
際パルス（Ａ）が多数の遅延要素（１）から成る遅延線
（２）を進行し、実際パルス（Ａ）が制御信号（３）の
規範に従って遅延線（２）のなかで拘束され、遅延線（
２）のなかの実際パルス（Ａ）の位置がクロック制御さ
れるシフトアウトにより求められ、その際になお通過す
べき遅延要素（１）の数が位相差（φ）を決定すること
を特徴とする小さい位相差の測定のための方法。 - 【請求項２】 各遅延要素（１）に対して、参照パル
ス（Ｂ）のクロック周期（Ｔ）の１／１０よりも小さい
遅延時間（ｄ）が選定されることを特徴とする請求項１
記載の方法。 - 【請求項３】 遅延時間（ｄ）が３ｎｓｅｃよりも小
さく選定されることを特徴とする請求項２記載の方法。 - 【請求項４】 小さい位相差（φ）の測定が、クロッ
ク周期（Ｔ）の分解能を有する粗位相測定が予め定めら
れた位相差値を下方超過するときに初めて能動化される
ことを特徴とする請求項１ないし３の１つに記載の方法
。 - 【請求項５】 請求項１ないし４の１つに記載の方法
を実施するための回路装置において、多数の縦続接続さ
れている遅延要素（１）を有する遅延線（２）を含んで
おり、各遅延要素（１）の入力端子（３）と出力端子（
４）との間に第１のトランジスタ（５）の負荷区間、第
１のインバータ（６）、第２のトランジスタ（７）の負
荷区間ならびに第２のインバータ（８）の直列回路が配
置されており、第１および第２のトランジスタ（５、７
）の制御端子（１０、１１）と接続されている制御装置
（９）を含んでおり、また出力側で遅延線（２）に接続
されている評価回路（１２）を含んでいることを特徴と
する小さい位相差の測定のための回路装置。 - 【請求項６】 遅延線が、少なくとも３つのクロック
周期（Ｔ）の遅延が可能であるように構成されているこ
とを特徴とする請求項５記載の回路装置。 - 【請求項７】 遅延線（２）への実際パルス（Ａ）の
到来時にすべての第１および第２のトランジスタ（５、
７）が制御装置（９）により共通にスイッチオン可能で
あり、また実際パルス（Ａ）のシフトアウトのために交
互にスイッチオン可能であることを特徴とする請求項５
または６記載の回路装置。 - 【請求項８】 第２の像への第１の像の混入を制御す
るためのディジタル位相調節回路を有するテレビジョン
装置において使用されることを特徴とする請求項５記載
の回路装置。 - 【請求項９】 行結合されたクロックを発生するため
のディジタル位相調節回路を有するテレビジョン装置に
おいて使用されることを特徴とする請求項５記載の回路
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90112138A EP0463206B1 (de) | 1990-06-26 | 1990-06-26 | Verfahren zum Messen kleiner Phasendifferenzen und Schaltungsanordnung zur Durchführung des Verfahrens |
| AT90112138.4 | 1990-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04232477A true JPH04232477A (ja) | 1992-08-20 |
| JP3187081B2 JP3187081B2 (ja) | 2001-07-11 |
Family
ID=8204140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17884091A Expired - Lifetime JP3187081B2 (ja) | 1990-06-26 | 1991-06-24 | 小さい位相差の測定のための方法および回路装置 |
Country Status (6)
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