JPH04232480A - テストパターンビットシーケンス生成回路及びディジタル回路デバイスのテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、チップ上又はシ
ステム内に存在する関数論理回路をテストするための手
段として、集積回路チップ及びチップシステムへ適用さ
れるテストデータを提供するためのシステム及び方法に
関する。更に詳細には、テストデータのために必要な記
憶容量を削減するためのコーディング方法を提供する。 この結果、自動テスト装置に記憶されるデータ容量が減
少すると共に、重み付けランダムパターンテスト（バイ
アスランダムパターンテストとしても知られている）か
ら無効パターンが削除される。

【０００２】

【従来の技術】電子集積回路チップ構成要素の密度（平
方ミリメートル当たりの回路数で評価する）の増加に伴
い、その回路のテストに関する問題も相応して増大する
。特に、所定の製造設備で欠陥デバイスを生産すること
なく単位時間当たりに生産される（テストも含む）チッ
プ数ができるだけ多くなるように、可能な限り短時間で
できる限り多くの有効テストパターンをチップへ適用で
きることが望ましい。従って、テスト実行のための装置
の設計において、通しテストを実行するのにかかる時間
が重要な因子であることがわかる。

【０００３】一般に、テストパターン生成には２つの異
なるアプローチがある。確定的又はアルゴリズム的方法
では、ソフトウェアデコーディング技術がテストパター
ン生成ソフトウェアで使用される。また、おそらく多数
である確定的テストパターンを短縮コード化表示から構
成するテスト装置でも使用される。テストパターン生成
のためのもう１つのアプローチは、重み付け又はバイア
スランダムパターンの構成に基づく。本出願はこの後者
のアプローチに関するものである。

【０００４】また、関連テスト手順が一般に適用される
集積回路のカテゴリーは２つある。第１カテゴリーはメ
モリ、レジスタバンク等のような通常の回路構造を含む
が、第２カテゴリーは、回路及び信号ラインの通常とか
なり異なる配列を所有する汎用関数論理を含む。本発明
は、更に詳細には論理回路のテストに関するものである
。しかしながら、本発明はそれに限定されるものではな
い。

【０００５】テストパターン記憶のためのコード化デー
タ表示の概念は、過去に検討されている。特に、診断マ
イクロコードは、関数論理を作動するために一般に非常
に多数のテストケースをアルゴリズム的に生成する方法
のよい例である。このタイプのもう１つの公知例は、メ
モリ配列のためのアルゴリズム的パターン生成において
見られる。上記に提言されたように、これらパターンを
記憶された刺激／応答データとして表現することは可能
であるが、莫大な記憶容量を消費する。この問題を解決
するために、好ましくはメモリテストパターンがプログ
ラムによってアルゴリズム的に生成される。このような
ケースの手法は、テスト装置（直接ハードウェアに支持
することも可能）で次に実行される再帰的ループプログ
ラムを構成するために、典型的メモリ配列テストデータ
の規則性を利用することである。実際のテストパターン
は実行プログラムによって生成される。プログラム自体
は、使用される特定テストデータを表示する短縮”コー
ド化”形式である。

【０００６】このような方法はメモリチップ及び配列チ
ップをテストするために有用であるが、ランダム論理関
数の同種のコーディング効率を達成可能にするのは困難
である。ランダム論理のテストパターンシーケンスが繰
り返し型の動作を示すのはまれなので、メモリ型デバイ
スに十分役立つデータの反復性及び再帰性は論理テスト
にはあまり適さない。たとえクロック信号ラインがある
程度の組織化された構造を示すとしても、これは一般に
はなお真である。しかしながら、多くの他の入力信号は
明らかな規則性をあまり示さない。従って、ランダム論
理のための効果的コーディング形式を見出すために、テ
ストパターンストリームの他の特性を捜すことが必要と
なる。

【０００７】コーディングに有用な１つの特性は情報の
希薄性（ｓｐａｒｓｉｔｙ）である。例えば、もし特定
信号のために生成されるテストパターンストリームが比
較的少しの信号変化しか示さないならば、初期信号値と
変化間のパターン数とを記憶することが有利である。他
のこのような”特性”及び関連するコードを定義するこ
とができる。事実これは、ラベル”普遍的ピンエレクト
ロニクス”のもとで発展している”汎用目的”テストパ
ターン短縮／短縮解除方法の基礎である。”Ａｕｔｏｔ
ｅｓｔ　Ｃｏｎ，　１９８４”８０−８６頁に記載され
たジャクソン（Ｐ．　Ｃ．　Ｊａｃｋｓｏｎ　）、エッ
セル（Ａ．　Ｅｓｓｅｒ）及びマランツ（Ｈ．　Ｖ．　
Ｍａｒａｎｔｚ　）らによる論文「初期物理実行普遍的
ピンエレクトロニクス（Ｉｎｉｔｉａｌ　Ｐｈｙｓｉｃ
ａｌ　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　Ｕｎｉｖｅｒｓ
ａｌ　Ｐｉｎ　Ｅｌｅｃｔｒｏｎｉｃｓ　）」を参照す
る。普遍的ピンエレクトロニクス（ＵＰＥ）は、任意の
テストパターンセットに含まれる情報をコード化するた
めに、既知のデータ削減アルゴリズムのレパートリを使
用する。パターンが始めにどのように生成されたかにつ
いて、特に仮定はされていない。このアルゴリズムの有
効性は、アルゴリズムで利用されるパターン特性の型を
認識する能力に関係する。これらの特性はたとえば、ク
ロックラインの反復性及びリセットラインの希薄性を含
む。このようなアルゴリズム的方法では、３０フォール
ドまでのデータ削減が報告されている。データ短縮のた
めに用いられるコーディングアルゴリズムは、リアルタ
イムでデータを短縮解除するテスターのハードウェアに
よって補完される。 このような機構では、パターンの加算又は減算を行なわ
ずに、最初のテストパターンシーケンスが正確に再生さ
れる。

【０００８】擬似ランダムパターンテストでは、全く異
なる型のコーディングが利用される。擬似ランダムパタ
ーン方法のほとんどは、線型フィードバックシフトレジ
スタ（ｌｉｎｅａｒ　ｆｅｅｄｂａｃｋ　ｓｈｉｆｔ　
ｒｅｇｉｓｔｅｒｓ　、ＬＦＳＲ）で生成されるパター
ンシーケンスに基づく。例えば”ＩＥＥＥ　Ｔｒａｎｓ
ａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐｕｔｅｒｓ，　１９７
５，Ｖｏｌ．　Ｃ−２４，”４９−４９７頁に記載され
たベネオウィッツ（Ｎ．Ｂｅｎｅｏｗｉｔｚ）、カルホ
ウン（Ｄ．Ｆ．　Ｃａｌｈｏｕｎ　）、アルダーソン（
Ｇ．　Ｅ．　Ａｌｄｅｒｓｏｎ）、バウエル（Ｊ．　Ｅ
．　Ｂａｕｅｒ　）及びジョーケル（Ｃ．　Ｔ．　Ｊｏ
ｅｃｋｅｌ　）らによる「進歩的故障分離システム（Ａ
ｎ　Ａｄｖａｎｃｅｄ　Ｆａｕｌｔ　Ｉｓｏｌａｔｉｏ
ｎ　Ｓｙｓｔｅｍ）」を参照する。線型フィードバック
シフトレジスタは、特定のラッチ出力が排他的論理和ゲ
ート（モジュロ２加算器）を通ってフィードバックされ
る、ラッチの直列配置を一般に含む。このようなデバイ
スは技術的に既知であり、一般的に通常排他的論理和ゲ
ートで実行されるフィードバックパスの賢明な選択によ
って、なるべく多数の出力シーケンスを通るサイクルを
形成する。このようなフィードバックレジスタ（ＬＦＳ
Ｒ）は、望ましいテストパターンを生成するための特定
数の状態を通ってサイクルされる。シード値（初期ラッ
チ状態）及びサイクル数のみが明瞭に記憶される。本発
明によると、シード値及びテストパターンを生成するた
めに必要なサイクル回数のみが記憶される。望ましいテ
ストシーケンスを生成するために、ＬＦＳＲは特定回数
サイクルされる。この方法の有効性は、ＬＦＳＲサイク
ル数に関係する”クラスタリング（ｃｌｕｓｔｅｒｉｎ
ｇ）”として示されるテストパターン特性に依存する。 特に、もし２つのテストパターンが数回のＬＦＳＲサイ
クルで生成されるならば、それらは互いに”近接（クロ
ーズ）”している。擬似ランダムパターン方法の成功は
、一般に非常に多数のテストパターンが近くの任意シー
ド値と共に密接してクラスタリングされるという事実に
関係する。すなわち、近接テストパターンは適正な数の
ＬＦＳＲサイクル内で生じる。与えられた故障の２つの
テスト間のＬＦＳＲサイクルの平均数の２を底とする対
数は有用な尺度である。これは、しばしば故障のＥＡＩ
（等価及び反転、ｅｑｕｉｖａｌｅｎｔ−ａｎｄ−ｉｎ
ｖｅｒｔ　）値として示され、ＥＡＩ＝ｌｏｇ２（テス
ト間のＬＦＳＲサイクルの平均数）である。小さいＥＡ
Ｉ値を有する故障は、選択されるＬＦＳＲシード又は初
期値と無関係に、数個の擬似ランダムパターン内で通常
検出される。

【０００９】実際の複合回路の多くは、それでもなお、
大きいＥＡＩ値を有する多数の故障を示し、それゆえに
、どんな単一シード値からどんな適正距離内にあっても
テストすることができない。しかしながら、本出願人は
、これらランダムパターン抵抗故障の多くは異なる種類
のクラスタリング特性を示すということに気づいた。 特に、このような故障テストはどれも回路内のパスを感
知するためにハードを感知することが直観的に予期され
る。このようなテストパターンからの数個の入力値を変
化させることによって、回路内の異なる分岐が感知され
たパスへ接続されて、さらに多くの故障が検出されるで
あろうことが予期できる。換言すると、それぞれ高いＥ
ＡＩ値を有するであろう多重故障用のテストはただ数ビ
ットだけ互いに異なるということが予期される。コード
パターンシーケンス間に異なる値を持つビット数は、一
般にハミング距離として示される。ハミング距離は従っ
てテストパターンクラスト化を定量するために有用な尺
度である。従って、互いに短いハミング距離にあるテス
トパターンは、”基本ベクトルと差ベクトルとの排他的
論理和”形式で記載されることがわかる。”差ベクトル
”は非常に小さい数のみを含み、多くの場合ゼロである
。従って、このようなテストのための短縮データ表示を
達成するために、この希薄性を利用することが可能であ
ることがわかる。

【００１０】重み付けランダムパターンアプローチは、
短いハミング距離によって隔てられたパターンを短いＬ
ＦＳＲサイクル距離を示すシフトレジスタ出力パターン
へマップするための巧妙な方法を提供する。これは、重
み付け擬似ランダムパターンが適切な基本ベクトル方向
へバイアスされているために生じる。重み値はバイアス
の強度を定義する。強いバイアスがかけられている場合
、パターン発生器は、数回のＬＦＳＲサイクル内で選択
された基本ベクトルの周囲に短いハミング距離をもつベ
クトルを生成する傾向がある。より弱いバイアスの場合
には、シードの周囲に低いＥＡＩ値を有するパターンが
生成される。こうして回路へのテスト入力へバイアスを
適切に割り当てることによって、比較的少ないＬＦＳＲ
サイクルで種々の異なる回路領域のテストを最適にカバ
ーすることができる。この結果、テスト時間が短縮され
ると共に、設備の処理能力が高くなる。重み付けランダ
ムパターンテスト概念の最初の記載は、”ＩＥＥＥ　Ｔ
ｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐｕｔｅｒｓ，
　Ｖｏｌ．Ｃ−２４，　Ｎｏ．　７，　Ｊｕｌｙ　１９
７５　”の６９５頁以下に記載されているシュナーマン
（Ｈ．Ｄ．　Ｓｃｈｎｕｒｍａｎｎ）らによる「重み付
けランダムテストパターン発生器（Ｔｈｅ　Ｗｅｉｇｈ
ｔｅｄ　Ｒａｎｄｏｍ　Ｔｅｓｔ−Ｐａｔｔｅｒｎ　Ｇ
ｅｎｅｒａｔｏｒ）」と表題された論文に見られる。マ
イクロチップテストで用いられた実用的実行については
、”ＩＢＭ　Ｊｏｕｒｎａｌ　ｏｆＲｅｓｅａｒｃｈ　
＆　Ｄｅｖｅｌｏｐｍｅｎｔ，　Ｖｏｌ．　３３，　Ｎ
ｏ．　２，　ｐｐ．１４９−１６１，　Ｍａｒｃｈ　１
９８９　”のワイクカウスキー（Ｊ．　Ａ．　Ｗａｉｃ
ｕｋａｕｓｋｉ　）らによる表題「重み付けランダムテ
ストパターンを生成する方法（Ａ　Ｍｅｔｈｏｄ　ｆｏ
ｒ　Ｇｅｎｅｒａｔｉｎｇ　Ｗｅｉｇｈｔｅｄ　Ｒａｎ
ｄｏｍ　Ｔｅｓｔ　Ｐａｔｔｅｒｎｓ）」に記載されて
いる。

【００１１】しかしながら、その実用的実行では、重み
付けランダムパターンテストシステムは、他の擬似ラン
ダムパターンベース方法と同様、予めテストされていな
いモデル故障を検出する有効性を無視して、テストパタ
ーンを回路へ適用する。従って適用されたテストパター
ン数は、比較的有効なパターンのみを適用する従来の記
憶パターン方法による数よりも明らかに大きくなる傾向
がある。付加的なパターンは、非モデル化故障を偶然検
出する機会を増大させるので、有用である。従って従来
の確定的テストよりも優れたテスト品質を達成すること
ができる。しかしながら、この改良された品質は、テス
ト適用時間を増加させるという損失を伴うものである。

【００１２】更に、テスト時間の増加がテスト品質によ
って経済的に容認されるものではないという状況がある
。テスト時間の増加に起因するテスト処理能力の低下及
び期待される非モデル化故障検出の有効性によって経済
性が判断される。ここに出願人によって確認されたこと
は、単一縮退故障モデルに基づいてテストが生成される
とき、重み付けランダムパターンアプローチが確定的パ
ターンよりもよりよい、測定可能な偶発遅延故障検出速
度を達成したことを証明したことである。しかしながら
、故障モデルを単一縮退故障から限界遅延故障へ広げる
努力は、大きいクラスの予めモデル化されていない故障
を明確にモデル化されたテスト対象物へ含めるという効
果を示す。従って、より厳しい故障モデルに対して広い
テスト適用範囲を達成するために必要なテストパターン
数は、縮退故障テストパターンの数よりも明らかに大き
くなることが予期できるに違いない。同時に、事前に偶
然発見された故障の大部分はモデル化され、これにより
、追加パターンの有効性が減少する。従って、無効テス
トパターンを重み付けランダムパターンテストから除去
することがより魅力的になる。従って、本発明で使用さ
れるのは、このアプローチである。もう１つ注意しなけ
ればならないことは、遅延テストでは、確定的テストに
必要とされるテストパターン数もまた、大きく増加する
であろうということである。すなわち、無効テストパタ
ーンを重み付けランダムパターンテストセットから除去
するにもかかわらず、データ記憶容量の明らかな減少と
いう利点を保有する方法論を探究する動機がますます強
くなることが予期される。この方法は、テスターとテス
ト下のデバイスとの間のデータ転送バンド幅が有効に適
用されることのできるパターンの数を制限するような他
の状況でも有用である。例えば、システムレベルテスト
に用いられるサービスプロセッサは、一般にこのような
問題に直面する。ここで短縮データ表示から発生された
小さいが有効であるテストパターンセットは非常に有用
であろう。

【００１３】

【発明の概要】テストパターンセットのある特性を利用
することによって、テストパターン生成のために記憶さ
れたデータ量を削減するためにコーディング構成方法が
使用される。更に詳細には、テストパターンの有効性を
高めると共にテスト時間を短縮するために、シードスキ
ップ手段と関連して重み付けランダムパターン生成方法
論が使用される。

【００１４】従って、本発明の１つの実施例において、
テストパターンビットのシーケンスを生成するための回
路が提供される。回路は、多数のレジスタ素子及び出力
ビットストリームを生成するようにサイクルするための
手段を有する擬似ランダムパターン生成手段を含む。重
み付け手段は出力ビットストリームを受け取り、ゼロ及
び１の選択的にバイアスされた確率分布を有するビット
シーケンスを生成する。再シーディング手段は、新しい
出力ビットストリームシーケンスの始めに擬似ランダム
パターン生成手段のレジスタ素子へロードされるシード
値を供給するために使用される。最後に、別の方法で生
成された特定数の出力ビットストリームシーケンスをス
キップさせることによって再シーディング手段を予め確
立されたシードシーケンスから出発させるために、シー
ドスキップ手段が提供される。この方法では、無効テス
トパターンは除去され、同時にテストパターン生成のた
めのデータ記憶所要量は明らかに減少する。

【００１５】従って、本発明の目的は、自動テスト装置
が集積回路チップデバイス及びチップシステムを評価す
るために必要な時間を減少させることである。

【００１６】また本発明の目的は、集積回路チップを評
価するためにより有効なテストパターンを生成する方法
及び装置を提供することである。

【００１７】更に本発明の目的は、バイアス化又は重み
付けランダムパターンテスト生成方法論の利用を改良す
ることである。

【００１８】本発明の他の目的は、集積回路チップデバ
イスをより詳細且つ完全にテストすることである。

【００１９】また本発明の目的は、重み付けランダムパ
ターンシステムを非常に短縮された形式で表記可能な確
定的テストパターンを生成するためのバイアスとして使
用することである。

【００２０】更に本発明の目的は、故障生成で用いられ
る故障シミュレータをより完全に利用することである。

【００２１】また更に本発明の目的は、コーディングを
テスト生成アルゴリズムへ統合することである。

【００２２】最後に、しかしこれだけに限定はされない
が、本発明の目的はレベル感知性走査設計（ｌｅｖｅｌ
　ｓｅｎｓｉｔｉｖｅ　ｓｃａｎ　ｄｅｓｉｇｎ　、Ｌ
ＳＳＤ）レイアウト及び設計規則を使用する回路チップ
デバイスをテストすることが特に可能なテストシステム
及び方法を提供することである。

【００２３】本発明の主題であると考えられることは、
特許請求の範囲に指摘され明確に主張されている。しか
しながら、発明が構成及び実行方法の両方に関するもの
であり、更に他の目的及び利点を伴うものであることは
、以下の記載及びそれに関係する図面を参照することに
よって十分に理解されるであろう。

【００２４】

【実施例】ここに図１は、本発明の好ましい実施例を示
している。特に回路１０、２０、３０、４０及び５０（
以下に詳細に記載する）が、テストデバイス６０へ１ビ
ット幅の信号を供給するように作動することがわかる。 この信号は一般に、集積回路デバイスの単一ピン又はテ
ストされるチップの接続システムへ供給される。特に本
発明は、レベル感知性走査設計（ｌｅｖｅｌ　ｓｅｎｓ
ｉｔｉｖｅ　ｓｃａｎ　ｄｅｓｉｇｎ　，ＬＳＳＤ）規
則に従ってチップ上に配置されたシフトレジスタラッチ
のストリング（列）７０へ、適切なテストシーケンスを
供給するのに適する。この自己テスト方法論は米国特許
第３、７８３、２５４号に更に詳細に記載されている。 加えて、米国特許第４、６８８、２２３号、第４、８０
１、８７０号及び第３、７６１、６９５号には、付加的
な関連背景技術情報が示されている。

【００２５】本発明は、ＬＳＳＤ設計方法論を用いる利
用にのみ限定されるものではないが、いくつかの相対的
タイミング演算が起こる点から、ＬＳＳＤと共に使用す
ることに特に適するものである。特に、以下に更に詳細
に記載するが、シードスキップ演算は、シフトレジスタ
ラッチストリング７０で生じるシフト演算と一般にオー
バーラップする。これら２つの演算がオーバーラップさ
れるタイミングのために、本発明のシステム及び方法が
ＬＳＳＤ組み込み自己テスト集積回路へテストパターン
を供給するのに特によく適することがわかる。

【００２６】図１に示されるシステムが、自動化テスト
装置（ａｕｔｏｍａｔｅｄ　ｔｅｓｔ　ｅｑｕｉｐｍｅ
ｎｔ、ＡＴＥ）デバイスの単一チャネルとして一般に示
されるものを説明していることは、正しく認識されるべ
きである。単一テストチャネルの典型的構成はテスト信
号を単一チップピンへ送り込むことである。従って、本
システムの好ましい実施例において、多重集積回路へ及
び／又はデバイス（又はシステム）当たり１つ以上のテ
ストピンを有する回路へ複数の異なる信号を供給するた
めに、複数のテストチャネル信号発生器が備えられるこ
ともまた認識されなければならない。

【００２７】図１に示される回路の最関連部分は、線型
フィードバックシフトレジスタ（ｌｉｎｅａｒ　ｆｅｅ
ｄｂａｃｋ　ｓｈｉｆｔ　ｒｅｇｉｓｔｅｒ、ＬＦＳＲ
）３０である。このようなシフトレジスタはよく知られ
たデバイスであり、一般にフリップフロップ回路ストリ
ングを含む。ここでは、フリップフロップデバイスへ供
給されたクロック信号と一致して、隣接フリップフロッ
プ回路に記憶されたデータが左又は右のどちらかへシフ
トされる。更にＬＦＳＲ内のフィードバックパスは選択
されたフリップフロップ出力ラインから選択されたデー
タ入力ラインへ戻るように確立され、通常はモジュロ２
加算器（ｍｏｄｕｌｏ２　ｓｕｍｍｅｒ　）として作動
するデバイスを通る。このような加算器は、排他的論理
和ゲート（Ｅｘｃｌｕｓｉｖｅ−ＯＲ　ｇａｔｅｓ）と
等価である。シフトレジスタ３０のような線型フィード
バックシフトレジスタデバイスは複数のフリップフロッ
プメモリ素子ｎを有し、フィードバック構成は一般に多
項式の係数が２進フィールドのエレメントである多項乗
算形式を実行するように確立される。もし多項式が周知
技術に従って注意深く選択されれば、シフトレジスタ３
０は擬似ランダムパターン発生器として作動する。この
観点から、シフトレジスタ３０は本発明の実施において
最も重要である。特に、このようなシフトレジスタは有
限状態機械とも等しく、図示されるｐ−クロック信号の
適用で複数の状態を通ってサイクルさせることが可能で
あることがわかる。更に詳細には、有限状態機械フィー
ドバックシフトレジスタ３０は、与えられた初期状態か
らスタートすることも可能である。この初期状態はここ
ではシード状態として示される。もしレジスタ３０がｎ
個のフリップフロップメモリデバイスを含むならば、新
しい初期シード状態も、シード発生器２０からここに供
給されるｎビットセットによって、一般に表される。ロ
ードシード信号が生じると、新しいシードがシード発生
器２０からフィードバックシフトレジスタ３０へ転送さ
れる。 本発明は特に、ＬＦＳＲ３０へ供給されるシードの制御
に関するものである。注意すべき点は、擬似ランダムパ
ターン生成のために有用な他のタイプの有限状態機械回
路がＬＦＳＲのかわりに使用されてもよいということで
ある。

【００２８】また上述のように、本発明は、バイアス又
は重み付けランダムテストパターンに基づくビットスト
リームシーケンス生成に関する。特に、シフトレジスタ
３０のメモリ素子の出力ラインからの一連の信号は、重
み論理４０へ供給される。本発明に従って実行される集
積回路テストのために、そのようなｍ個の信号ラインが
シフトレジスタ３０から重み論理４０へ供給される。重
み論理４０は一般に、重み記憶装置５０からの信号によ
って制御される一連のゲートを含む。ｍ＝４であるとき
の重み論理を説明する典型的回路が、米国特許第４、８
０１、８７０号の図３に示されている。要するに、チッ
プ又は回路６０上のシフトレジスタラッチ走査ストリン
グ７０の第１フリップフロップへの供給のために望まし
い擬似ランダムテストビットパターンを生成するために
、重み論理４０は重み記憶装置５０に記憶されている重
みと共にレジスタ３０からの複数の出力ビットパスで作
動することがわかる。

【００２９】こうして、望ましいランダムテストパター
ンは、シード値、重み値及びフィードバックシフトレジ
スタ３０内の接続構成によって決定されることがわかる
。（換言すると、フィードバックシフトレジスタで実行
される多項式によって部分的に決定される。）また、代
替ランダムパターン生成回路の状態変化関数によっても
決定される。

【００３０】しかしながら、本発明に最も関連があるの
は、予め（典型的にはソストウェアシミュレーションに
よって）行われた実行テストで、テストのために相対的
に有効でないと検証されたシード値をスキップするため
に提供されるメカニズムである。特に、これら早期実行
故障シミュレーションは、どのシードが無効テスト結果
を生成するかを示すのに利用される。そしてこれらのシ
ードは実際のデバイステストの間、スキップされる。従
って、与えられたシードシーケンスから、使用するシー
ド数及びスキップするシード数を示す情報を記憶するこ
とのみが必要となる。従って、スキップデータ記憶装置
１０は数のシーケンスを含むことのみが必要となる。記
憶された数は、一連の有効シードの比較的短縮表示を表
す。

【００３１】シードスキップ手段１０は好ましくは、こ
れらの数値をｓ−クロック信号ラインによって駆動され
るカウンタへ挿入するよう作動する。ｓ−クロック信号
ラインはまた、新しいシード値の生成を引き起こすため
にシード発生器２０へ供給される。スキップ手段１０の
スキップ論理部分のカウンタは、カウントダウン式で実
行され、望ましいシード数が生成されてシフトレジスタ
３０へ転送されたとき、望ましいシード数がスキップさ
れるようにロードシード信号ラインがターンオフされて
ｓ−クロック信号ラインがシード発生器２０へ実行可能
になる。シードスキップデータ記憶装置の次のスキップ
増分はカウンタへロードされ、望ましいシード数がスキ
ップされるまでカウントダウン式に作動される。この方
法では、望ましいシードのみが供給され、デバイス６０
のテストはより有効的かつ効果的になる。

【００３２】図１は、単一５段レジスタラッチ走査スト
リング７０と共に、単一テスターチャネル１００の利用
を説明している。しかしながら、本発明は一般に、図２
にさらに詳細に説明されている多重チャネル構造で利用
される。図２では、テスターチャネル１００が走査スト
リング７０だけでなく組合せ論理１１０へもテストパタ
ーンビットストリームを供給することがわかる。この方
式では、図２に示されているような多重テスターチャネ
ルは、テストデバイス６０を同時に駆動するために使用
される。

【００３３】次に、図１に示されるシステムによってど
うして利点が得られるかについて考える。特に、記憶さ
れたテストデータ容量を減少させるためにここに提唱さ
れた方法は、コード化データ表示をテスト生成ソフトウ
ェア並びにテスト適用ソフトウェア及びハードウェアへ
統合することに基づく。重要なことは、本発明のオンラ
インテスト適用アスペクトからオフラインテスト生成ア
スペクトを切り離して考えることである。この点で、上
記に記載された「不偏的ピンエレクトロニクス（ｕｎｉ
ｖｅｒｓａｌ　ｐｉｎ　ｅｌｅｃｔｒｏｎｉｃｓ　、Ｕ
ＰＥ）」はテスト生成アルゴリズムについては全く仮定
していないので、本発明とは異なる。このような概念は
、このようなシステムのためのコーディングソフトウェ
ア及びデコーデイングハードウェアを非常に複雑にする
傾向がある。しかしながら、コーディングをテスト生成
アルゴリズムへ統合すると、使用コードの型を更に制御
することが可能となった。特に、コーディング／デコー
ディング機構の複雑性を制御することができる。ＵＰＥ
アプローチは非常に複雑なコードの集積に頼らなければ
ならないが、重み付けランダムパターンに基づく方法は
ＬＦＳＲに基づく非常に直線的な順方向コードを利用す
ることができる。後者では、パターンは始めにコード化
形式で生成される。従って、本発明の１つの目的は、非
常に短縮された形式で表示可能な確定的テストパターン
を生成するための基礎として、重み付けランダムパター
ンの利用を具体化することである。この目的を達成する
ために、テスト生成方法に２つの変形を行った。

【００３４】第１の変形例は、有効テストパターンを無
効テストパターンから分離するための機構を提供する。 無効テストパターンは、予めテストされていないモデル
故障を検出しないパターンである。この分離は、既に利
用可能な故障シミュレータによって達成可能である。故
障シミュレータは、各テストパターンで検出された故障
を識別するために用いられる。この情報は、有効テスト
パターン、すなわち少なくとも１つの予めテストされて
いない故障を検出するテストパターンを決定するために
用いられる。このような各テストパターンは信号の重み
Ｗの関連セット及びパターン数Ｐｎ　によって特徴付け
られる。この特徴は、以下の式で要約することができる
。 　　　　　　テストパターン＝Ｆ（Ｗ、Ｐｎ　）　　　
　　　　　　　　　　　　　　　　　　　　　（１）こ
のようなシステムの総記憶所要量は重みプラス有効パタ
ーン数決定に必要な全てのものを記憶するために必要な
量である。

【００３５】第２に必要な拡張は、記憶された情報、す
なわち重み及びパターン数から実際のテストパターンを
再構成する能力である。パターン生成論理は有限状態機
械として考えることができ、その応答は、パラメータ（
重みＷ）及びパターンの有限状態機械の初期状態（シー
ド値Ｓ）のリストに従って生成される。これは次のよう
に記号化して表現される。 　　　　　　　　　　テストパターン＝Ｆ（Ｗ、Ｓ）　
　　　　　　　　　　　　　　　　　　　　　　　　　
（２）各パターンのシードは以下の関係に従ってパター
ン数によって決定される。 　　　　　　　　　　シード＝Ｓ（Ｐｎ　）　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　（３）これは、パターンが以下の関係式を
用いることによって再構成可能であることを意味する。 　　　　　　　　　　パターン＝Ｆ（Ｗ、Ｓ（Ｐｎ　）
）＝Ｈ（Ｗ、Ｐｎ　）　　　　　　　　（４）予め実行
された重み付けランダムパターンテストシステムでは、
シード関数（式３）は明らかに計算されていない。その
代わり、パターンｉ−１を生成するときにパターン数ｉ
のシードが絶対的に生成される。ここでパターンｉ−１
を適用したのちのＬＦＳＲの最終状態はパターンｉのシ
ードとなる。有効パターンをスキップするために、次の
望ましいシード状態に達するまで通常ＬＦＳＲはサイク
ルされなければならない。これは原理的には可能である
が、実行するには通常時間がかかり過ぎる。従って、有
効シード状態を予め計算する、より効果的な方法が必要
である。

【００３６】従って、適切なシード計算アルゴリズムの
例について特に考える。特に必要とされるのは、全ての
中間ＬＦＳＲ生成パターンを通してサイクルさせる必要
性がなく、次の任意のパターン数のシードを引き出す効
果的な方法である。これは様々な方法で達成される。可
能性の範囲を示すために、２つの例が提供されている。

【００３７】このシード生成の可能性の第１として、単
一発生ＬＦＳＲについて考える。非常に長いテストパタ
ーンの全てのビットを生成するために、単一発生ＬＦＳ
Ｒを使用することができる。この例は、ＬＳＳＤ走査ス
トリングの数百又は数千のシフトレジスタラッチへ信号
を供給する３２ビットＬＦＳＲである。この場合、最も
簡単な方法は、ただ単に各有効パターンのシードを記憶
することである。従って各パターンは、重みを定義する
ために必要な情報以上に３２ビット情報によって定義さ
れる。しかしながら、シフトレジスタラッチごとに１ビ
ット、すなわち数百又は数千ビットを記憶せねばならな
いことと比較されるべきである。

【００３８】ここに論議されるシード計算アルゴリズム
への第２のアプローチは先取りＬＦＳＲ関数として考え
られる。特に注意すべき点は、自動テスト装置は通常各
テスターチャネルごとに別のＬＳＦＲを使用する。従っ
て、各パターンの各ＬＦＳＲのシードを記憶することは
かなり厳しい記憶所要量を意味し、シードをパターン数
から引き出すための異なる方法が切望される。しかしな
がら、シード計算はテストを行うために要する時間以上
には時間を取らないということもまた、切望される。次
の有効パターンへ達するために全ての中間状態を通って
サイクルせねばならないことを避けるため、各テスター
チャネルへ高速先取り関数ＬＡｋ　を与えることが可能
である。関数ＬＡｋ　はｋサイクルのチャネルで生成器
ＬＦＳＲをサイクルさせた結果の事前計算を行う。すな
わちｋ個のＬＦＳＲサイクルは、ＬＡｋ　関数の１つの
サイクルへ要約される。ＬＡｋ　関数はレジスタ及び排
他的論理和ネットワークで簡単に実行される。

【００３９】ｋの値は実際システム幅テストパラメータ
として与えられでもよく、また、各チャネルで異なる値
が選択されてもよい。テスト生成の間、各チャネルＬＦ
ＳＲの次のシードは、対応する先取り関数を一度サイク
ルさせることによって簡単に計算される。その結果生成
した次のシードはｋ個のシフトレジスタラッチを走査し
た後のチャネルＬＦＳＲの最終状態から得られるものと
等しい。換言すると、あたかもテストの結果が各入力ピ
ンの背後のｋ個のシフトレジスタラッチを有するストリ
ングを走査したかのように、再シードが生じる。

【００４０】テストを実行する間にｄ個の無効パターン
をスキップするために、適切シードがチャネルＬＦＳＲ
へのロードのために利用可能になる前に、先取り関数ブ
ロックがｄ＋１回サイクルされる。注意すべきは、パタ
ーン数Ｐｎ　を明確に記憶する代わりに、ｄを記憶すれ
ば十分であるということである。ｄのとりうる最大値は
、テスト生成パラメータに関係する。現在使用されてい
る重み付けランダムパターンシステムは、２５６パター
ンの各グループが少なくとも１つの有効パターンを含む
ことを保証する。従って、ｄは５１１（＝２×２５６−
１）を越えることはない。ｄの実際値のほとんどは実質
的にこれより小さい。重み付けランダムパターン数と確
定的パターン数との測定比率は、種々のｄの５０より小
さい平均値と対応して、５０より小さく１以上である。 この比率は明らかに将来変化すべきでない。Ｐｎ　の代
わりにｄを記憶することによって、記憶所要量は重み以
上に有効テストパターンごとに９ビットへさらに減少す
る。

【００４１】シード事前計算に必要な５０サイクルは、
テスト時間を明らかに大きく増加させる。しかしながら
、これは実用的回路の実行にとっては真実でない。テス
ト時間は主に大型複合回路における問題である。このよ
うな回路は一般に、ＬＳＳＤ走査ストリングに多数の記
憶素子を含む。これら回路のためのテスト適用時間は、
走査ストリングをロード又はアンロードするのに費やさ
れる時間によって左右される。各ロード／アンロード動
作は、多くのテスターサイクルをとる。次のパターンの
ためのシード事前計算は好ましくは現在のパターンのた
めのロード／アンロード演算とオーバーラップする。そ
の結果、極稀な場合を除いて、シードを事前計算するこ
とによる時間の増大は測定されない。

【００４２】以上の点から、確定的集積回路テストのた
めの短縮コード化データ表示を引き出すために、線型フ
ィードバックシフトレジスタで生成した重み付けランダ
ムパターンを使用することが有益であることが認識され
るべきである。各有効テストパターンは重みデータ以上
にただ９（又は３２）ビットの付加的データを要求する
。発生ＬＦＳＲシードを有効パターン数から引き出すい
くつかの方法もまた記載された。提唱された方法によっ
て、記憶パターン方法と比べて適用されるパターン数を
明らかに増加させることなく、重み付けランダムパター
ンのテストデータの減少が達成される。更に、重み付け
ランダムパターンテストシステムの初期経験に基づいて
、１つ及び２つの順序の大きさの間全域でテストデータ
の減少が予期される。この方法は、テスト及び現行のプ
ロセッサベースシステムテストの応用のいずれを製造す
る場合にも有用である。

【００４３】本発明は、そのある好ましい実施例に従っ
てここに詳細に記載されたが、当業者によってそこに多
くの修正及び変更がもたらされるであろう。従って、請
求項記載事項は、本発明の真の精神と範囲に含まれるそ
れらの修正及び変更を包含するよう意図されたものであ
る。

【００４４】

【発明の効果】本発明の自動テスト装置は上記のように
構成されているので、集積回路チップデバイス及びチッ
プシステムを評価するために必要な時間を減少させるこ
とができる。

【図面の簡単な説明】

【図１】本発明の好ましい実施例、更に詳細にはシード
スキップ手段の利用を説明する機能的ブロック図である
。

【図２】本発明に従う多重チャネルテスト構造で用いら
れる複数のテストパターン生成回路の利用を説明する機
能的ブロック図である。

【符号の説明】

１０　　　　シードスキップデータ記憶装置２０　　　
　シード発生器 ３０　　　　線型フィードバックシフトレジスタ（ＬＦ
ＳＲ） ４０　　　　重み論理 ５０　　　　重み記憶装置 ６０　　　　テスト回路 ７０　　　　走査ストリング １００　　　　テスターチャネル １１０　　　　組合せ論理

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　少なくとも１つのテスト用走査パスを
   有するように設計された大規模集積回路チップ及びシス
   テムへ特に適用されるテストパターンビットシーケンス
   を生成するための回路であって、複数のレジスタ素子と
   、出力ビットストリームを供給するようサイクルするた
   めの手段とを有する擬似ランダムパターン生成手段と、
   前記ビットシーケンスを前記パターン生成手段から受け
   取ると共に、出力ビットストリーム内にゼロ及び１の選
   択的にバイアスされた確率分布を有するビットシーケン
   スを生成するための重み付け手段と、新しい出力ビット
   ストリームの始めに前記擬似ランダムパターン生成手段
   のレジスタ素子へロードされるシード値を生成するため
   の再シーディング手段と、別の方法で生成された特定数
   のシード値をスキップさせることによって前記再シーデ
   ィング手段を予め確立されたシードシーケンスから出発
   させるためのシードスキップ手段と、を含むテストパタ
   ーンビットシーケンス生成回路。
2. 【請求項２】　　前記擬似ランダムパターン生成手段が
   線型フィードバックシフトレジスタを含む請求項１記載
   のテストパターンビットシーケンス生成回路。
3. 【請求項３】　　前記シードスキップ手段が、スキップ
   するシード値の数を表示する入口を含むメモリ素子へ接
   続された減少分カウンタを含む請求項１記載のテストパ
   ターンビットシーケンス生成回路。
4. 【請求項４】　　ディジタル回路デバイスをテストする
   ための方法であって、テストされるディジタル回路モデ
   ルのために、選択可能なシード値を有する重み付け擬似
   ランダムプロセスに従って生成された擬似テストパター
   ンビットストリームを用いて、テスト結果をシミュレー
   トするステップと、前記シミュレーティングステップか
   ら、シード値シーケンスのどのシード値が前記ディジタ
   ル回路のエラー状態検出に有効なテスト結果を生じるか
   を決定するステップと、前記有効性決定ステップの結果
   、スキップされるべきであるとされた前記シーケンスの
   中のシード値を示す値をメモリ素子に記憶するステップ
   と、重み付け擬似ランダムテストパターンビットストリ
   ームを実際のディジタル回路デバイスへ適用するステッ
   プであって、前記メモリ素子の前記スキッピング表示器
   に基づいて削減されたシードシーケンスを用いて前記テ
   ストパターンが生成されるステップと、を含むディジタ
   ル回路デバイスのテスト方法。