JPH0423292B2 - - Google Patents

Description

【発明の詳細な説明】 発明の分野 この開示内容は、コンピユータネツトワークの
領域に関しかつネツトワークのためのメインテナ
ンスサブシステムを作動させる特殊なサポートユ
ニツトに関するものである。

関連特許出願の相互参照 この出願は、David A.Andreasenおよび
Jerrold E.Buggertという発明者によつて1984年
10月25日に出願され、“コンピユータネツトワー
クのためのユーザインターフエイスプロセツサ
（User Interface Processor For Computer
Network）”と題された同時係属中の米国特許出
願連続番号第664896号に関連している。

発明の背景 コンピユータシステムネツトワークの設計およ
び開発において、最適のシステムを提供しかつ経
済的な要素、サイズおよびスペース的な要素およ
びシステムの制御の多様性の見地からどのような
制限が引き出されなければならないかを決定する
ために、多くの考慮およびトレード−オフの平衡
が保たれなければならない。

ここに説明されるコンピユータネツトワークシ
ステムは、種々の周辺タイプの装置に用いられる
だけではなく遠隔端末へのデータ通信および電話
回線にも用いられて信頼性が非常に高い程度に維
持される態様でユニツト間におけるデータの急速
な転送と中央処理ユニツトによる急速なデータ処
理とをもたらすように設計されている。

このシステムは、種々のエレメントおよびユニ
ツトの各々が、開始されたときに、それ自身の自
己テストルーチンをもたらしかつ結果および情報
をユーザインターフエイスプロセツサ１００と呼
ばれるメインテナンスプロセツサに報告するよう
に構成されている。このプロセツサは、種々の遠
隔端末と、“データリンクプロセツサ”と呼ばれ
るユニツトを処理するように独自に設計された
Ｉ／Ｏサブシステムを介する種々のタイプの周辺
装置とに関連して作動する。これらのタイプのデ
ータリンクプロセツシングユニツトは、米国特許
第4415986号：第4392207号；第4313162号；第
4390964号および第4386415号においてそれらのよ
り初期の形式で説明されている。

ここに含まれるメインテナンスサブシステム
は、自己テストデータが集められて、さらに多く
の異なるロケーシヨンにおける非常に多くのコン
ピユータネツトワークのための中央診断ユニツト
である遠隔診断ユニツトに送られるように、シス
テムの種々のエレメントに相互接続されている。
遠隔端末は、問題を有するコンピユータネツトワ
ークのいずれに対しても基本的な診断ルーチンを
実行しかつトラブルの特定の原因およびロケーシ
ヨンを正確に指摘するメツセージを送信し、これ
によりローカルなオペレータは、カードを変え、
モジユールを変換しまたは他のどのような指定さ
れた故障または不調をも調整することによつて、
故障を訂正することができる。

発明の概要 コンピユータネツトワークのためのメインテナ
ンスサブシステムは、メインテナンスプロセツサ
を主ホストコンピユータへおよび非自己テストデ
ータリンクプロセツサ（Ｉ／Ｏコントローラ）を
サポートする外部Ｉ／Ｏサブシステムへ接続する
プロセツサインターフエイスカードユニツトを提
供している。メインテナンスプロセツサの上位従
属ポートは、自己テスト能力を備えたデータリン
クプロセツサを有する他のＩ／Ｏサブシステムへ
のデータリンクインターフエイスを提供してい
る。電源制御カードユニツトは、メインテナンス
プロセツサ（ユーザインターフエイスプロセツ
サ）を遠隔診断センタに接続する。

ユーザインターフエイスプロセツサまたは“メ
インテナンスプロセツサ”は、中央ホストプロセ
ツシングユニツトへのおよび遠隔周辺装置に接続
するデータリンクプロセツサのようなネツトワー
クの種々のエレメントへの、視覚情報および診断
情報を供給するオペレータのデイスプレイ端末へ
の、および外部キヤビネツトへのおよび遠隔サポ
ートセンタとの接続を能動化して包括的な診断お
よび故障−ロケーシヨンサービスを行なう電源制
御カードへのインターフエイスをもたらしてい
る。

ユーザインターフエイスプロセツサは、プロセ
ツサインターフエイスカードを介して中央ホスト
プロセツシングユニツトへおよびデータリンクイ
ンターフエイス／上位従属ポートコントローラを
介して種々の周辺装置および端末へ接続してい
る。

プロセツサインターフエイスカードユニツト
は、分析の目的で一定のイベントを検出しかつ選
択された数のイベントのヒストリトレースをスト
アしかつ主ホストコンピユータとインターフエイ
スする手段を提供している。電源制御カードユニ
ツトは、ネツトワークにおけるモジユールに対す
る電源オン／オフ制御を許容するのに加えて、遠
隔サポートサービス診断センタへの通信インター
フエイスを提供している。

どのような与えられたコンピユータネツトワー
クシステム内の特定の問題をも位置決めするため
に、一連のローカルコンピユータネツトワークの
各々は、自己テスト手順においてローカルにチエ
ツクされさらに包括的な診断のために遠隔サポー
トセンタに接続される。多くの異なつて配置され
たコンピユータシステムネツトワークは、時分割
ベース上でそれらのすべてにサービスすることが
できる１つの遠隔サポートセンタに接続される。

概 観 メインテナンスサブシステム： コンピユータネツトワークのメインテナンスサ
ブシステムは、第１−３図、第１−４図、第１−
５図および第１−６図に示されたユーザインター
フエイスプロセツサ１００の周囲に構成される。

これらの図面において見られるように、ユーザ
インターフエイスプロセツサは、コンピユータシ
ステムネツトワークの種々のエレメントのすべて
に接続されており、すなわち、ユーザインターフ
エイスプロセツサは、一方ではプロセツサインタ
ーフエイスカードおよび主ホストプロセツサに接
続しており、他方では電源制御カード、メインテ
ナンスカード、オペレータのデイスプレイ端末
および種々のデータリンクプロセツサに接続して
いる。

第１０図は、２つの異なるタイプのＩ／Ｏサブ
システムに接続されたメインテナンスサブシステ
ムを示している。自己テスト能力を備えたＩ／Ｏ
サブシステムは、DLI（データリンクインターフ
エイス）バスによつて、データ−通信DLP（デー
タリンクプロセツサへ）、プリンタ−テープDLP
へ、および記憶装置モジユールデイスク（SMD）
DLPへ接続される。他のＩ／Ｏサブシステムは、
メインテナンスカードに用いられる非自己テスト
DLPを含んでいる。

したがつて、ユーザインターフエイスプロセツ
サ１００に接続されたエレメントのこれらの結合
は、コンピユータネツトワークに対する基本的な
オペレーシヨンおよびメインテナンス機能を提供
している。たとえば、ユーザインターフエイスプ
ロセツサ１００は、コンピユータネツトワークシ
ステム全体を初期設定しかつパワーアツプするで
あろう。ユーザインターフエイスプロセツサ１０
０は、自己テスト手順を開始し、これにより相互
接続されたデータリンクプロセツサの各々は、そ
れら自身の自己テストを実行し、検査ルーチンを
実行しかつその結果をユーザインターフエイスプ
ロセツサに送り返す。さらに、ユーザインターフ
エイスプロセツサは、遠隔ユニツトへメインテナ
ンスおよび診断の情報およびデータを与えるため
に電源制御カードに接続し、この遠隔ユニツトは
その後、システムにおけるいずれの故障領域のロ
ケーシヨンをも判断する診断をさらにもたらすこ
とができる。

さらに、ユーザインターフエイスプロセツサ
は、それ自身の“自己テスト”ルーチンを開始し
てそれ自身が適正な動作状態にあることを確認し
かつオペレータのデイスプレイ端末に結果を表示
するであろう。

プロセツサインターフエイスカード（DIC）： メインテナンスサブシステムにおける、第１−
３図および第１−５図のプロセツサインターフエ
イスカード４０は、基本的なシステムクロツクを
与えるために用いられ、さらに8MHzのデータリ
ンクインターフエイス入力／出力クロツクを提供
する。このプロセツサインターフエイスカード４
０は、プロセツサバツクプレーンへのインターフ
エイスをもたらしかつまたシステムイベントアナ
ライザ４０ｅと呼ばれるユニツトを提供してい
る。さらに、PICは、どの選択され入力信号のヒ
ストリをも維持するためにヒストリトレース４０
ｈの400の16−ビツトワードを提供している。さ
らに、このPICは、ユーザインターフエイスプロ
セツサにおける制御ストアのためのエラー訂正ビ
ツトを保持する16Kバイトのメモリを提供してい
る。

電源制御カード（PCC）： 第１−３図の電源制御カード５０は、電源のオ
ン／オフの連続を制御しかつPCCに直接接続さ
れた電源モジユールのすべてに対するどのような
DC故障も検出するであろう。

PCCはまた、この影響に対する感知信号を与
えるためのどのような大気の損失もそして温度を
越えるキヤビネツトをモニタする。

電源制御カードは、８−ビツト並列バスを介し
てユーザインターフエイスプロセツサと通信す
る。電源制御カードはさらに、RS−232C遠隔リ
ンクインターフエイスを用いていずれの遠隔装置
とも通信する。これは、２線式RS−422直接接続
データ通信プロトコルを用いて外部ベース上の他
の電源制御カードと通信することができる。

電源制御カード５０はまた、256バイトの不揮
発性記憶メモリを提供することに加えて、時刻機
能を備えたバツテリバツクアツプを維持してい
る。これはまた、AC電源ラインの故障後の自動
再開オプシヨンを提供している。

好ましい実施例の説明： 第１−３図は、ネツトワーク構成の一部として
のユーザインターフエイスプロセツサ１００を示
している。マイクロプロセツサ１１０の出力バス
１００ｂは、プロセツサインターフエイスカード
４０へ、および第１−４図の主プロセツサ３０を
メモリ制御ユニツト３２および主メモリ３４へ接
続するメモリバス３０ｍへ接続されている。

第１−３図において、DRAM１５０は、電源
制御カード５０へ出力を与えつ消去可能な
PROM１５０はオペレータのデイスプレイ端末
１００ｔに接続されている。

電源制御カード５０（第１−３図）は、電源の
アツプ−ダウンの連続を与え；電源の故障をモニ
タし；（電源故障後に）自動再開を開始させ；温
度を越えているという警告を与え；自動電源オ
ン／オフ動作をもたらし；外部キヤビネツトの
“遠隔”電源制御をもたらし；内部時刻クロツク
を維持し；かつ遠隔サポートおよび診断サービス
のための通信経路（データリンク）をもたらすよ
うに機能する。

プロセツサインターフエイスカード４０（第１
−３図）は、メモリ３４（第１−４図）、メモリ
制御ユニツト３２、上位従属ポート５００および
主プロセツサ３０の診断テストのための制御およ
びデータの獲得をもたらすように機能し；PIC４
０は、マイクロコードのロード、初期設定状態お
よびクロツク制御、およびデイストリビユーシヨ
ンなどの初期設定機能を提供している。PIC４０
は、マイクロコードアドレス（区切点）のリアル
タイムの追跡のために第１−３図のヒストリフア
イルを提供しており；これは断続的な故障の追跡
のための16の汎用リンクを提供しており、これ
は、性能のモニタリングを許容し、これにより故
障の発生数を計数するようにトラツプがセツトさ
れ得る。PIC４０は、主システムプロセツサ３０
が、電源−オフ、時刻、再ロードなどに関するメ
インテナンス情報のためにUIP１００と通信する
ことができるように通信経路（AULFレジスタ，
CSCP演算子）を提供している。

第１−４図において、メモリバス３０ｍは、主
プロセツサ３０をメモリ制御ユニツト（MCU）
３２へおよびUIP１００へ接続している。

また、上位従属ポート５００（HDP）がメモ
リバス３０ｍに付属しており、このHDP５００
は、DLI（データリンクインターフエイス）バス
５ｄをＩ／Ｏサブシステム５００ｓへ与え、かつ
周辺装置に接続するＩ／Ｏ拡張モジユール５００
ｅにメツセージレベルインターフエイス（MLI）
バス５ｍを供給しいる。

第１−５図は、HDP５００への、および主プ
ロセツサ３０およびHDP５００を相互接続する
プロセツサインターフエイスカード（PCI）４０
へのUIP１００の接続をより詳細に示している。

第１−６図は、UIP４００がどのように、一方
側部のプロセツサインターフエイスカード４０お
よび主プロセツサ３０へ、およびＩ／Ｏデータリ
ンクプロセツサ１００ｄへ、メインテナンスカー
ド１００ｍへ、およびODT１００ｔおよび遠隔
リンク50mrへ接続されるかを示している。

第１図のユーザインターフエイスプロセツサ１
００は、頭文字“UIP”として指定されている。
ユーザインターフエイスプロセツサは、データリ
ンクインターフエイス（DLI）バツクプレーンへ
および４つの独立した直列データ通信インターフ
エイスへインターフエイスすることができる１つ
のロジツクボードから成り立つている。

一定のソフトウエア命令下において、ユーザイ
ンターフエイスプロセツサ１００は、データリン
クプロセツサ（DLP）として動作することがで
きかつそのように動作するときに１秒あたり8M
バイトに達するバースト率をサポートするであろ
う。このユーザインターフエイスプロセツサ１０
０はまた、１秒あたり50Kバイトのバースト率を
サポートする上位従属ポート（HDP）として用
いられ得る。したがつて、ハードウエアの同一カ
ードは、要求される異なる特徴および機能を引き
受けるように製造され得る。

ユーザインターフエイスプロセツサ１００は、
メインテナンス原理に基づいて作動し、これによ
り第１−３図のようなコンピユータシステムにお
けるカードは分離されかつ交換され得る。“自己
テスト”および“周辺テスト−ドライバ”テスト
の組合わせは、どのような故障をも交換可能なモ
ジユールに分離するために用いられる。このこと
は、自己テストの完了後に（オペレータのデイス
プレイ端末，ODT，100tを介して）故障してい
るボードの同一性をオペレータに示すことによつ
て実行される。

したがつて、ユーザインターフエイスプロセツ
サ１００は基本的に、単一のプリント回路基板上
に配置されたマイクロコンピユータシステムであ
る。このシステムは、以下のようないくつかの重
要な構成要素を含んでいる： (a) 第１図の16ビツト中央処理ユニツト１１０； (b) 192KバイトのPROM１７０ａ，ｂ（第１
図）； (c) 第１図の1/2Ｍバイトに達するRAM１５０
ａ，ｂ； (d) プログラム可能な入力−出力ポート２０２
ａ，２０２ｂ； (e) 直列データ通信ポート２００ａ，２００ｂ； (f) 優先割込コントローラPRITC８００； (H) プログラム可能なタイマPIT７００； (h) DLI−HDPコントローラ１８０（DLI＝デー
タリンクインターフエイス）； (i) 第１−４図のDLI上位従属ポートHDP５０
０ ユーザインターフエイスプロセツサ１００は、
入力−出力サブシステムのためのモジユラブロツ
クユニツト（Modular Block Unit for Input−
Output Subsystem）と題された米国特許第
4074352号において開示されているようなバロー
スメツセージレベルインターフエイスと適合する
標準的なUIO−DLIバツクプレーンプロトコルを
用いて、コントローラ１８０を介しておよびUIO
（汎用入力出力）バツクプレーンを介してホスト
コンピユータと通信することができる。

ユーザインターフエイスプロセツサは、DLI上
位従属ポートをシミユレートすることができ、し
たがつて“デイストリビユーシヨンカード”を有
していない共通ベースにおいてデータリンクプロ
セツサとそれが通信することを可能にしている。
それは、先に用いられたデイストリビユーシヨン
カードに匹敵するものである。データリンクプロ
セツサの説明および“デイストリビユーシヨンカ
ード”の使用は、データリンクプロセツサを用い
るＩ／Ｏサブシステム（Ｉ／Ｏ Subsystem
Using Date Link Processors）と題された米国
特許第4313162号およびカード−リーダ周辺コン
トローラを用いる入力／出力サブシステム
（Input／Output Subsystem Using Card−
Reader Peripheral Controller）と題された米国
特許第4390964号において説明されている。

ユーザインターフエイスプロセツサは、バツク
プレーンメインテナンスバスとして知られたバス
に対するバツクプレーンインターフエイスを含ん
でいる。これらのバツクプレーンラインは、デー
タリンクプロセツサ自己テストルーチンを開始さ
せかつ与えられたデータリンクプロセツサからバ
ツクプレーン上にドライブされたときにその自己
テストの結果を読出すために用いることができ
る。

この開示内容において、２つの上述のユーザイ
ンターフエイスプロセツサポートは、それぞれ
DLPおよびHDPとして呼ばれるであろう。

第１図のユーザインターフエイスプロセツサ１
００は、以下のものを含むマイクロプロセツサ制
御されたシステムである： (i) マイクロコンピユータサブシステム１１０； (ii) データリンクインターフエイスコントローラ
１８０： (iii) 上位従属ポートコントローラ１８０； これら３つのユニツトは、ユーザインターフエ
イスプロセツサに、DLIコントローラ１８０（第
１図）を介して第１−４図のホストコンピユータ
３０，３２，３４と通信させ、さらに第１−４図
の上位従属ポート５００を介してＩ／Ｏバツクプ
レーンに接続された第１−６図の他のデータリン
クプロセツサ１００ｄと通信させる。

UIP１００は、この点に関してはいくつかの通
信上の制約を有している。上位従属ポート５００
は、DLI（データリンクインターフエイス）コン
トローラ１８０であり、これ自体はMLI（メツセ
ージレベルインターフエイス）を提供せず単にバ
ツクプレーンDLIインターフエイスを提供するだ
けである。この点について、上位従属ポート５０
０は、フアームウエアにおいてそれ自身に対して
これらの機能を提供しているので、引用された米
国特許第4313162号および第4390964号において説
明されたデータリンクプロセツサの構成において
実行されたような、デイストリビユーシヨンカー
ド、経路選択モジユール、またはベース制御カー
ドとともに用いることはできない。第１図のこの
特定の上位従属ポート１８０は、第１−６図のメ
インテナンスカード１００ｍからもたらされるよ
うな8MHzクロツクを提供するベースにおいて用
いられなければならない。

マイクロプロセツササブシステム マイクロコンピユータサブシステムは、データ
通信オペレーシヨンを実行するために用いられる
直列および並列の双方のインターフエイスを含ん
でいる。

マイクロプロセツササブシステムは、次のよう
ないくつかのエレメントから構成されている： （） マイクロプロセツサ１１０（インテル
8086のような）； （） 512KバイトのダイナミツクRAM１５０
ａ，ｂ； （） 192KバイトのPROM（EPROM）１７
０； （） ４つの直列データ通信ポート２００ａ，
ｂ、２０２ａ，ｂ； （） ６つの並列Ｉ／Ｏポート（４０７，４０
８，４０９の２つのユニツト）； （） プログラム可能な間隔タイマPIT７０
０； （） プログラム可能な割込コントローラ
PRITC８００ これらのエレメントは、第１図に示されてい
る。

マイクロプロセツサ１１０： マイクロプロセツサ１１０は、ユーザインター
フエイスプロセツサ１１０をドライブするために
用いられかつINTEL8086−２（ｉ APX−86／
10）として指定された8MHzチツプを構成してい
る。このマイクロプロセツサチツプは、インテル
資料部（INTEL Literature Dpt.，3065Bowers
Avenue，Santa Clara.Ca.95051）によつて発行
されかつ“マイクロプセツサおよび周辺装置ハン
ドブツク（Microprocessor and Peripheral
Handbook）−1983（オーダナンバー210844−
001）”と題されたインテルの刊行物において第３
−１頁ないし第３−24頁において説明されてい
る。

このプロセツサは、HMOS技術で実現されか
つ40ピンのデユアルインラインパツケージにまと
められた高性能16−ビツトCPUである。このプ
ロセツサは、64KのＩ／Ｏアドレスとともに、
1Mバイトに達するメモリをアドレスすることが
できる。この8086マイクロプロセツサは、シング
ル−プロセツサ状況でのみ用いられるので最小モ
ードで作動され、したがつてそれ自身のバス制御
信号を発生する。

ダイナミツクRAM１５０： マイクロプロセツサ１１０には、128バイトの
ダイナミツクRAMアレイへのアクセスがもたら
されている。第１図のアレイ１５０は、46K×18
ビツトとして構成されておりかつマイクロプロセ
ツサ１１０によつてバイト−アドレス可能であ
る。RAMアレイ１５０は、ダイナミツクRAM
コントローラチツプによつて制御され、その好ま
しいエレメントはナシヨナルDP8409である。こ
のチツプは、ナシヨナルセミコンダクタコーポレ
ーシヨン（National Semiconductor Corp.，
2900Semiconductor Drive，Santa Clara，
Ca.95051）によつて発行され、NS16000データブ
ツク，1983と題された刊行物の第350頁ないし第
391頁において説明されている。

このチツプは、行および列アドレスの必要な多
重化、ドライバおよびリフレツシユロジツクをす
べて提供している。このチツプは最も速いモード
で作動されるので、待機状態は要求されない。
“リフレツシユ要求”は、リフレツシユカウンタ
によつて1.6マイクロ秒ごとに要求され、このカ
ウンタはさらに、（マイクロプロセツサ１１０に
おいて）8086保持シーケンスが生じることを要求
している。このシーケンスが一旦認められると、
RAMコントローラチツプ（DP8409）は、RAM
１５０の１つの行をアクセスし、したがつてそれ
をリフレツシユする。

このアクセスの持続時間は、マイクロプロセツ
サメモリアクセスサイクルの持続時間に等しく、
これによりリフレツシユオーバヘツドタイムを最
小限に減少させている。このタイプの構成におい
て、メモリバンド幅は１秒あたり3.83Mバイトで
ある。このメモリはまた、マイクロプロセツサ１
１０の“リセツト”期間中にリフレツシユされ、
したがつてメモリ内容の破壊を防止している。

RAMアレイ１５０におけるエラー検出は、第
１図の回路１６０を介して垂直バイトパリテイに
よつて実行される。したがつてRAM１５０の各
16−ビツトワードは、各バイトに対して１つずつ
である。２つのパリテイビツトを有している。ダ
イナミツクRAMのワードまたはバイトがアクセ
スされるときはいつも、パリテイは、オペレーシ
ヨンがワード−サイクルであるかまたはバイト−
メモリサイクルであるかに関係なく各バイトごと
にチエツクされる。そのようなエラーが生じたと
きに、マイクロプロセツサ１１０は、そのマスク
不可能な割込を“真”にセツトし、かつエラー記
録はその後、（そのような実施がUIP１００フア
ームウエアにおいてもたらされたときに）悪いア
ドレスを記録するように実現され得る。

PROMメモリ１７０： ユーザインターフエイスプロセツサ１００に対
するフアームウエアの記憶は、24K×16のマトリ
クスで配置された６個の（8K×８）PROMのア
レイによつて提供されている。したがつて、これ
は48Kバイトの記憶容量をもたらしている。これ
らの使用されるPROMは、8K×８の消去可能型
であり、さらに単一サイクル（待機なし）で作動
する。PROMメモリ１７０は、マイクロプロセ
ツサメモリマツプの最上位ポイントにマツピング
される。これは、マイクロプロセツサ１１０が
（６のアドレスFFFF０である）このポイントに
リセツトするという事実によるものである。

直列ポート： 第１図において見られるように、ユーザインタ
ーフエイスプロセツサ１００は、直列通信コント
ローラチツプSCCと呼ばれる２つのチツプ２００
ａおよび２００ｂを用いている。好ましい実施例
において、これらのチツプは、1315 Dell
Avenue，Campbell，Ca.95008の住所を有する
Zilog Corporationによつて製造され、Zilogの部
品Z8530として“カウンタ／フアームウエアテク
ニカルマニユアル（Counter／Firmware
Technical Manual）と題されZilog
Corporationによつて1982年３月に発行された刊
行物において説明されているチツプである。

SCCチツプ２００ａおよび２００ｂは各々、１
秒あたり1Mビツトに達する同期／非同期データ
速度で２つの独立した直列全−２重データ通信チ
ヤネルを提供している。これらのチツプは、FM
（周波数−変調）コード化を伴つて１秒あたり
250Kに達するビツトを提供することができ、さ
らにそれらはNRZI（反転された非ゼロ復帰）コ
ード化を伴つて１秒あたり125Kに達するビツト
を提供することができる。

SCCチツプは、第３図の２つのレシーバセクシ
ヨン２３２，２３４を含んでおり、その各々は、
“受信モード”においてデータの（受信データレ
ジスタを含む）４バイトのバツフアリングを許容
する３バイトFIFO（先入れ先出しレジスタ）を有
している。トランスミツタセクシヨンは、トラン
スミツタデータレジスタとともに単一の保持レジ
スタを取り入れている。

第２図は、Zilog Z8530SCC（直列通信コントロ
ーラ）２００の典型的な内部特徴を示している。
これらは、直列データライン上で遠隔端末に接続
する２つのチヤネル、すなわちチヤネルＡ２１５
ａおよびチヤネルＢ２１５ｂである。

これらのチヤネルに対する制御信号は、チヤネ
ルＡ、２１７ａに対しておよびチヤネルＢ、２１
７ｂに対して“個別的な制御および状態”として
指定されている。内部バス２１２は、これらのチ
ヤネルおよび制御ユニツトをボーレートジエネレ
ータＡ、２１０ａに接続しかつボーレートジエネ
レータＢ、２１０ｂに接続する。

内部バス２１２はまた、チヤネルＡレジスタ２
１１ａおよびチヤネルＢレジスタ２１１ｂに接続
し、さらに内部制御ロジツク２２０および割込制
御ロジツク２２２への接続を有し、これらはその
後CPUバス入力−出力ユニツト２２４に接続す
る。

直列通信コントローラ２００は、“割込制御装
置”として用いるためのユーザインターフエイス
プロセツサ１００の動作可能な部分である。この
コントローラは、マイクロプロセツサ割込肯定応
答信号に応答してプログラム可能な割込ベクトル
をドライブすることができる。

優先割込PRITC８００コントローラのカスケ
ード出力の使用（第１図）は、SCC２００を、従
割込コントローラとして作動可能にしている。こ
の使用方法は、SCC２００ベクトル割込能力を実
現させる。直列通信コントローラチツプが“割込
優先オプシヨン”を有している一方で、この機能
は第２図の割込制御ロジツク２２２に対して許さ
れているので、ユーザインターフエイスプロセツ
サにおいて用いられない。

直列通信コントローラチツプのうちの２つを用
いることによつて、これは、ライン１および２と
ライン３および４として第１図において示される
全体で４つの直列データ通信ラインをもたらして
いる。これらの４つのラインは、RS−232Cまた
はTDIなどのようなインターフエイスに用いるた
めの電気的インターフエイスを提供するために、
存在するデータ通信パドルカードの使用を許容す
る２つの外部の４プレーンコネクタを介してイン
ターフエイスされる。

直列通信コントローラ２００は、以下に説明さ
れるいくつかの能力を有している。

(1) SCCの非同期能力： − キヤラクタあたり５，６，７または８ビツト − １，１−１／２、または２ストツプビツト − 奇数または偶数パリテイ − １，16，32または64倍のクロツクモード − ブレーク発生および検出 − パリテイ，オーバラン，およびフレーミング
エラー検出 (2) SCCのバイト−配向同期能力： − 内部または外部キヤラクタ同期 − 別々のレジスタにおける１または２の同期キ
ヤラクタ − 自動同期キヤラクタ挿入および削除 − 周期冗長検査CRC発生／検出 − ６または８ビツト同期キヤラクタ (3) SCCのSDLC／HDLC能力 − 切りシーケンス発生および検査 − 自動ゼロ挿入および削除 − メツセージ間の自動フラグ挿入 − アドレスフイールド認識 − Ｉ−フイールド剰余処理 − CRC発生／検出 − EDP認識／ループエントリおよび出力を伴
うSDLループモード (4) 他のSCC能力： − NRZ，NRZI，FMコード化 − 各チヤネルに対するボーレートジエネレータ − 同期クロツクリカバリ期間に対するデジタル
フエーズロツクループ SCCレジスタ機能： 用いられる通信のすべてのモードは、第３図の
書込レジスタ２３６，２３８のビツト値によつて
確立される。

データが受信されまたは伝送されるときに、読
出レジスタ２１１ａ，ｂの値は変化する。これら
の読出ステータスレジスタの値は、それ以上のレ
ジスタの変化のためにソフトウエアの機能を促進
することができる。

第２図の直列通信コントローラ２００のブロツ
ク図を参照すると、各チヤネル（ＡおよびＢ）に
対するレジスタの組２１１ａおよび２１１ｂは、
14の書込レジスタと７つの読出レジスタとを含ん
でいる。書込レジスタのうちの10個は制御のため
に用いられ、２つは同期キヤラクタ発生のために
用いられ、さらに２つはボーレート発生のために
用いられる。残りの２つの書込レジスタは、双方
のチヤネルによつて共用され；一方は、“割込ベ
クトル”として用いられかつ他方は“主割込制
御”として用いられる。５つの読出レジスタは、
“ステータス”機能を示し、２つはボーレートジ
エネレータ２１０ａ，２１０ｂによつて用いら
れ；１つは“割込ベクトル”のために用いられ、
１つはレシーババツフアのために用いられ、さら
に１つは割込待ちビツトを読出すために用いられ
る。

SCCトランスミツタ： 直列通信コントローラ２００のトランスミツタ
セクシヨン２４０は第３図に示されている。

SCCのトランスミツタセクシヨンは、内部デー
タバス２１２（第２図，第３図）からロードされ
る８ビツト“伝送データレジスタ”２４０を有し
ており、さらに同期キヤラクタまたはアドレスレ
ジスタ２３８（WR６）、同期キヤラクタまたは
SDLCフラグレジスタ２３６（第３図のWR７）
または伝送データレジスタ２４０のいずれかから
ロードされる“伝送シフトレジスタ”２４４を有
している。

バイト配向モードにおいて、第３図のレジスタ
WR６，２３８およびWR７，２３６は、同期キ
ヤラクタによつてプログラムされ得る。

“単一同期モード”において、８ビツトまたは
６ビツト同期キヤラクタがWR６において用いら
れる一方で、15ビツト同期キヤラクタがレジスタ
WR６およびWR７における“双同期モード”に
おいて用いられる。

ビツト配向モードにおいて、レジスタWR７，
２３６に含まれるフラグは、メツセージの開始お
よび終了において第３図の伝送シフトレジスタ２
４４にロードされる。

もし非同期データが処理されていれば、そのと
きは第３図のレジスタWR６およびWR７は用い
られずかつ“伝送シフトレジスタ”２４４は、選
択されたクロツク速度で伝送マルチプレクサ２５
２にシフトアウトされた“開始”および“停止”
ビツトでフオーマツトされる。

同期データ（SDLC／HDLCを除く）は、×１
クロツク速度で伝送マルチプレクサ２５２へシフ
トされるとともにCRC（周期冗長チエツカ）ジエ
ネレータ２５０へシフトされる。

SDLCは“同期データリンク制御”を意味する
一方で、HDLCはそのヨーロツパ版であるという
ことが理解されるべきである。

SDLC／HDLCデータは、フラグが送られてる
間不能化されるゼロ挿入ロジツク２４８を介して
シフトアウトされる。アドレスビツトAOは、デ
ータのストリームにおける５つの隣接する“１”
に続いて、アドレス，制御，情報およびフレーム
クロツクのすべてのフイールドに挿入される。
SDLCデータに対するCRCジエネレータ２５０の
結果はまた、ゼロ挿入ロジツク２４８を介して経
路指定される。

SCCレシーバ： 第３図を参照すると、レシーバ２３２，２３４
は３つの８−ビツトFIFOバツフアレジスタと１
つの８−ビツトシフトレジスタとを有している。
この構成は、３−バイト遅延時間を作り出し、こ
の遅延時間は、第１Ａ図の中央処理ユニツト３０
に、高速データのブロツクの開始において割込を
サービスする時間を許容している。

２３２，２３４におけるFIFOのデータの受信
ごとに、エラーFIFO２３４ｅは、パリテイおよ
びフレーミングエラーと他のタイプのステータス
情報とをストアするために設けられている。

第３図において、入つてくるデータは、モード
およびキヤラクタ長に従つていくつかの経路のう
ちの１つを介して経路指定される。非同期モード
において、もしも７または８ビツトのキヤラクタ
長が選択されるならば、直列データは、エレメン
ト２８０において３−ビツト遅延に入る。もしも
５または６ビツトのキヤラクタ長が選択されるな
らば、そのときはデータは受信レジスタ２３２，
２３４に直接入る。

“同期”モードにおいて、データ経路は、現在
動作している“受信プロセス”の段階によつて決
定される。同期−受信オペレーシヨンは、プログ
ラムされた同期キヤラクタ（６，８または16ビツ
ト）にマツチするビツトパターンがサーチされる
“空き選択”段階で開始する。

入つてくるデータはその後、受信同期レジスタ
２８２を介して通過しかつ用いられているモード
に従つてレジスタRW６，２３８またはレジスタ
WR７，２３６にストアされた同期キヤラクタと
比較される。

“単一同期モード”は、同期を確立するため
に、レジスタWR７，２３６にプログラムされた
同期キヤラクタおよび受信同期レジスタ２８２に
集められたキヤラクタとマツチしている。

同期は、“双同期”モードにおいて異なつて達
成される。入つているデータは受信シフトレジス
タ２３２，２３４にシフトされる一方で、メツセ
ージの次の８ビツトは受信同期レジスタ２８２に
集められる。もしもこれらの２つのキヤラクタが
WR６，２３８およびレジスタRW７，２３６に
おいてプログラムされたキヤラクタとマツチする
ならば、同期が確立される。入つてくるデータは
その後、受信同期レジスタ２８２をバイパスしか
つ３バイト遅延２８０に直接入ることができる。

オペレーシヨンのSDLCモードは、受信同期レ
ジスタ２８２を用いて、受信データストリームを
モニタし、かつ必要なときには、たとえば５つの
連続する“１”が受信され、第６のビツトが調査
されかつもしもそれがゼロであればデータストリ
ームから削除されるときに、ゼロの削除２７８を
実行する。６番目のビツトが“１”に等しい場合
にのみ７番目のビツトが調査される。

もしも７番目のビツトがゼロであれば、フラグ
シーケンスが受信されかつレシーバはその特定の
フラグに同期される。もしも７番目のビツドが
“１”であれば、通常のSDLCモードまたはSDLC
ループモードのいずれかの選択に従つて、“打切
り”またはEOP（ポールの終了）が認識される。

したがつて、双方のSDLCモードに対して、入
つてくるデータによつて同一の経路がとられる。
再フオーマツトされたデータは３ビツト遅延に入
りかつ受信シフトレジスタ２３２，２３４に転送
される。SDLC受信オペレーシヨンは、受信シフ
トレジスタ２３２，２３２に集められたキヤラク
タをレジスタWR７，２３６におけるフラグパタ
ーンとマツチさせるように試みることによつて空
き選択段階において開始する。

フラグキヤラクタが認識されたときに、後続の
データは、キヤラクタ長に関係なく同一の経路を
介して経路指定される。CRC−16またはCRC−
SDLC周期冗長検査整式のいずれかが単一同期お
よび双同期モードの双方に対して用いられ得る
が、CRC−SDLC整式のみがSDLCオペレーシヨ
ンに対しても用いられる。

各モードに対してとられるデータ経路はまた異
なつている。双同期プロトコルは、データキヤラ
クタがCRC計算に含まれるか否かを判断するよ
うに中央処理システム（第１−４図のホスト３
０）に要求するバイト配向オペレーシヨンであ
る。SDLCを除く、すべての同期モードにおける
８ビツト遅延は、このプロセスに対して認められ
ている。SDLCモードにおいて、すべてのバイト
は周期冗長チエツカ計算に含まれている。

ユーザインターフエイスプロセツサ１００は、
２つの異なる方法で直列通信コントローラ２００
を使用することができる。これらは：（）ポー
ルされた；および（）割込である。これらの双
方は、初期設定およびデータ転送期間中のレジス
タ操作を要求する。しかしながら、割込モードで
用いられるときには、SCC２００は、より速くか
つより効果的なデータ転送のためにそのベクトル
割込プロトコルを用いるようにプログラムされ得
る。

SCCポーリング： ポーリングシーケンス期間中に、第２図の読出
レジスタ２１１ａまたは２１１ｂのステータスは
各チヤネルにおいて検査される。このレジスタ
は、受信または伝送データ転送が必要か否かおよ
び何らかの特殊な状態が存在するか否かを示して
いる。

Ｉ／Ｏ転送のこの方法は割込を排除している。
すべての割込機能は、装置が正確に作動するため
に不能化されなければならない。どの割込も能動
化されずに、オペレーシヨンのこのモードは読出
レジスタ“０”の読出サイクルを開始してデータ
−ハンドラルーチンへジヤンプする前に入つてく
るキヤラクタを検出する。

SCC割込： 直列通信コントローラ２００は、第１図の
PIC、すなわち優先割込コントローラ８００に類
似した割込能力を提供している。この方法の使用
を通じて、スループツトの増大が実現される。
SCC“割込ピン”がアクテイブなときはいつでも
SCC２００はデータを転送する準備ができてい
る。

第２図の読出および書込レジスタ２１１ａ，２
１１ｂは、割込ベクトルが割込サービスルーチン
を指すようにプログラムされる。この割込ベクト
ルはまた、種々のステータス条件を示すように修
正され得る。したがつて、８個にも及ぶ可能な割
込ルーチンが示され得る。

伝送，受信，および外部ステータス割込はこれ
らの割込の出所である。各割込の出所は、第２図
のチヤネルＡにチヤネルＢよりも高い優先順位を
持たせながら、そして受信，伝送および外部ステ
ータス割込に各チヤネルの各々において優先順位
が付されながら、プログラム制御下において能動
化される。

SCCボーレートジエネレータ： 各チヤネルＡおよびＢに対するボーレートジエ
ネレータは、チヤネルＡに対して２１０ａとして
およびチヤネルＢに対して２１０ｂとして第２図
に示されている。したがつて、各チヤネルは、そ
れ自身のプログラム可能なボーレートジエネレー
タを含んでいる。各ジエネレータは、16ビツト時
定数を形成する２つの８ビツト時定数レジスタ、
16ビツトダウンカウンタ、および方形波出力を保
証する出力上のフリツプ−フロツプとから構成さ
れている。このボージエネレータは、ボーレート
ジエネレータをドライブするために8MHzプロセ
ツサクロツクから引出された4MHzクロツクを用
いている。時定数レジスタのローデイングは、特
定の×１，×16，×32または×64のボーレートでカ
ウンタをトグルさせている。

デジタルフエーズロツクループ（DPLL）： 第３図を参照すると、直列通信コントローラ２
００は、NRZIまたはFMコード化を伴うデータ
ストリームからクロツク情報を受取るために用い
ることができるDPLLユニツト２７１を有するも
のとして示されている。NRZIは、“反転された、
非ゼロ復帰”である一方、“FM”は周波数変調
である。

第３図のDPLL２７１は、通常データ速度の32
倍（NRZI）または16倍（FM）であるクロツク
によつてドライブされる。DPLLは、データスト
リームとともにこのクロツクを用いてデータから
“受信クロツク”を作成する。このクロツクはそ
の後、SCC受信またはSCC伝送クロツクとして、
またはそれらの双方として用いることができる。

入力−出力ポート： 外部インターフエイスへのアクセスをもたらす
ために、第４図に示されるように、１対のカウン
タタイマー並列入力−出力ポート（CIO）が設け
られている。これらのカウンタタイマポートは、
“Zilog Tech Manual”と題されたZilogの刊行
物において説明されかつ7315Dell Avenue，
Campbel，Ca.95008のZilog Corporationによつ
て製造され1982年３月に発表されたZilogのチツ
プ（Z8536）の使用を通じて与えられる。

このCIOまたはカウンタ入力−出力ポート（第
１図の２０２ａ，２０２ｂ）は、汎用Ｉ／Ｏポー
トであり、このポートは、２つの独立した８ビツ
トの、２重バツフアされた双方向入力−出力ポー
トおよび余分な４ビツトＩ／Ｏポートを提供して
いる。これらのタイプのポートは、プログラム可
能な極性およびプログラム可能な方向（ビツトモ
ードにおける）を特徴としており；それらは
“１”キヤツチヤおよびプログラム可能なオープ
ンドレイン出力を提供している。

このCIO装置はまた、３つの16−ビツトカウン
タータイマを含んでおり、その各々は、３つの出
力デユーテイサイクルと、４つに及ぶ外部アクセ
スラインとを有している。これらのタイマは、
“再トリガ可能”としてまたは“再トリガ不能”
としてプログラム可能である。第４図のCIO４０
０は、パターン認識可能でありかつポートにおい
て特定のパターンを認識したときに“割込”を発
生する。

第４図に示されるように、カウンタ入力−出力
装置によつて提供された３つのＩ／Ｏポートが存
在する：ポートＡ４０７およびポートＢ４０８
は、８−ビツト汎用ポートである一方で、ポート
Ｃ４０９は４−ビツト専用ポートである。２つの
ポートの構成が利用可能でありかつ（）ビツト
ポートおよび（）ハンドシエイクを伴うポート
として指定される。３つのこれらのポートのすべ
ては、ビツトポートとしてプログラムされ得る
が、しかしながら、ポートＡおよびＢのみがハン
ドシエイクポートとして動作可能である。

ポートＡ４０７およびＢ４０８： ２つの“汎用”８−ビツトポートが存在し、こ
れらは、ポートＢ４０８が、第４図のカウンタイ
マ１，４０１および２，４０２への外部アクセス
をもたらすようにプログラムされ得るという点を
除いて同一である。いずれのポートも、単一また
は２重バツフアポート（入力，出力または双方
向）として、または各ビツトの方向が個別的にプ
ログラム可能な“制御ポート”として“ハンドシ
エイク”ドライブされるようにプログラムされ得
る。

ポートＡおよびＢ（第５図）の双方は、特定の
パターンが検出されたときに割込を発生させるパ
ターン認識ロジツク４１２を含んでいる。パター
ン認識ロジツク４１２は、このポートの機能を
“優先割込コントローラ”と同様のものにするよ
うにプログラムされ得る。ポートＡおよびＢはま
た、ハンドシエイク能力を伴つて16ビツト入力−
出力ポートにリンクされ得る。

これらのポートの各々は、12の制御およびステ
ータスレジスタを有しており、これらの能力を制
御している。各ポートのデータ経路は、３つの内
部レジスタから成り立つており、これらは：（）
入力データレジスタ４１１；（）出力データレ
ジスタ４１０；（）およびバツフアレジスタ４
１５である。

出力データレジスタ４１０は、ポートデータレ
ジスタに書込むことによつてアクセスされる一方
で、入力データレジスタは、ポートデータレジス
タを読出すことによつてアクセスされる。２つの
レジスタ（モード指定レジスタおよび“ハンドシ
エイク”指定レジスタ）は、ポートのモードを規
定しかつもしもあるならばどのタイプのハンドシ
エイクが用いられるべきかを特定するために用い
られる。

ポートＡおよびＢにおいて、“パターン認識ロ
ジツク”に対する参照パターンは、以下のように
指定された３つのレジスタ（図示せず）の内容に
よつて特定される：（）パターン極性レジス
タ；（）パターン切換レジスタ；および（）
パターンマスクレジスタ。各ビツト経路の詳細な
特性（たとえば、データの流れの方向または経路
が反転かまたは非反転か）は、データ経路極性レ
ジスタ、データ方向レジスタおよび特殊Ｉ／Ｏ制
御レジスタを用いてプログラムされる。

第５図を参照すると、カウンタータイマ入力−
出力CIOポートＡおよびＢの各々の詳細のブロツ
ク図が示されている。第５図において、内部デー
タバス２１２に接続された出力データレジスタ４
１０および入力データレジスタ４１１が示されて
いる。出力データレジスタ４１０は、データマル
チプレクサ４２０に接続され、このデータマルチ
プレクサ４２０は、パターン認識ロジツク４１２
へまたは入力データレジスタ４１１へまたは出力
バツフアインバータ４１８へ伝えられ得る出力を
有するバツフアレジスタ４１５に接続されてい
る。出力バツフアインバータ４１８は、入力バツ
フアインバータ４２２へ出力を与えることがで
き、この入力バツフアインバータ４２２は、デー
タマルチプレクサ４２０へまたはポートＢ（第４
図の４０８）のカウンタータイマ１および２へそ
れらの出力を与えることができる。第５図のポー
ト制御ロジツク４１３は、内部データバス２１２
との通信期間中に内部ポート制御またはハンドシ
エイク制御をもたらすことができる。

各ポートに対して、主制御およびステータスビ
ツトは、“コマンドおよびステータスレジスタ”
と呼ばれる単一のレジスタ内に集められる。ポー
トが一旦プログラムさると、これは、ほとんどの
部分に対してアクセスされる唯一のレジスタであ
る。初期設定を促進するために、ポート制御ロジ
ツク４１３は、必要とされていないまたは要求さ
れていない能力に関連するレジスタが無視されか
つプログラムされないように設計されている。第
５図のブロツク図は、用いられるポート構成を例
示しておりかつポートＡおよびポートＢ（第４図
４０７および４０８）に適用される。

第６図のポートＣ４０９： 第６図において、ポートＣ（第４図の４０９）
内に存在している専用“４ビツトレジスタ”が含
まれている。このレジスタの機能は、ポートＡ４
０７およびＢ４０８の機能に依存している。ポー
トＣ４０９は、他の２つのポートによつて要求さ
れたときにハンドシエイクラインを提供してい
る。“要求／待機”ラインはまた、ポートＣ４０
９によつてもたらされ、これにより、ポートＡ４
０７およびＢ４０８による転送は、直接メモリア
クセスユニツトまたは第１−４図の中央処理ユニ
ツトCPU３０と同期がとられ得る。ハンドシエ
イクラインとして用いられていないポートＣ４０
９のどのビツトも、入力−出力ラインとしてまた
はカウンタタイマ３（第４図の４０３）への外部
アクセスラインとして用いることができる。

ポートＣの機能は、（ポートＡおよびポートＢ
における場合と同様にアクセスされる内部入力デ
ータおよび出力データレジスタに加えて）ポート
ＡおよびＢによつて主に規定されるので、ここで
は、３つのビツト−経路レジスタ、すなわちデー
タ経路極性レジスタ、データ方向レジスタおよび
特殊Ｉ／Ｏ制御レジスタ（図示せず）のみが必要
とされる。

カウンタ／タイマ入力−出力ユニツト： 第４図において、CIO４００における３つのカ
ウンタ／タイマ４０１，４０２，４０３はすべ
て、同一タイプのユニツトである。その各々は、
16ビツトダウンカウンタ、（ダウンカウンタにロ
ードされた値を保持する）16ビツト時定数レジス
タ、ダウンカウンタの内容を読出すために用いら
れる16ビツトカレント−カウントレジスタ、およ
び制御およびステータスのための２つの８−ビツ
トレジスタ（すなわち、モード指定、およびカウ
ンタ／タイマコマンドおよびステータスレジス
タ）から構成されている。

４個に及ぶ“ポートピン”（カウンタ入力、ゲ
ート入力、トリガ入力、およびカウンタ／タイマ
出力）は、各カウンタ／タイマ（第４図）に対す
る専用された外部アクセスラインとして用いるこ
とができる。３つの異なるカウンタ／タイマ出力
デユーテイサイクルが利用可能である。これら
は：（）パルスデユーテイサイクル；（）ワン
シヨツトデユーテイサイクル；および（）方形
波デユーテイサイクルである。このカウンタ／タ
イマの動作は、再トリガ可能または再トリガ不能
のいずれかとしてプログラムされ得る。

第７図に示されるように、各カウンタ／タイマ
は、内部データバス２１２へ接続されかつ２つの
時定数レジスタ７１０および７１１を有してお
り、これらはカレントカウントレジスタ７２０お
よび７２１への出力を有している16−ビツトのダ
ウンカウンタ７１５に接続されている。さらに、
カウンタ／タイマ制御ロジツクユニツト７１２は
ポートからの入力ラインを有しておりかつ内部バ
ス２１２へ接続されている。

CIO（カウンタ／タイマ入力出力ユニツト）に
対する割込制御ロジツク： 第１図のマイクロプロセツサ１１０は、CIO４
００（第４図）割込制御ロジツク２２２から割込
信号を受取ることができる。CIO４００の割込制
御ロジツクは、５つのレジスタ（図示せず）を提
供しており、これらは： （） 主割込制御レジスタ； （） カレントベクトルレジスタ； （）（）および（） 割込ロジツクと関連
する３つの割込ベクトルレジスタ。

さらに、各ポートおよびカウンタ／タイマコマ
ンドおよびステータスレジスタは、割込ロジツク
と関連する３つのビツトを含んでおり…これら
は、“割込待ち”，“サービス下の割込”および
“割込能動化”である。カウンタ／タイマ入力−
出力ユニツトごとに１つの割込が優先割込コント
ローラ（第１図の８００）入力をドライブし、割
込コントローラは従割込コントローラとしてCIO
４００を認識するようにプログラムされている。
SCC２００のオペレーシヨンと同様に、この実施
はCIO４００の割込ベクトル能力を完全に使用さ
せている。

プログラム可能な間隔タイマ（PIT）： 第１図において見ることができるように、ユー
ザインターフエイスプロセツサは、PIT７００ま
たはプログラム可能な間隔タイマを含んでいる。
これらは、間隔タイマとして用いられる３つのカ
ウンタ／タイマを取り入れている。各装置は、３
つの16−ビツトカウンタ／タイマのＩ／Ｏアクセ
ス可能なセツトから構成される8MHzプログラム
可能な間隔タイマである。これらのタイマは、
CIO４００における３つのカウンタと機能的に同
様に作動する。PIT７００タイマの２つの出力は
ともに“OR”処理されかつ割込レベルを第１図
の優先割込コントローラPRITC８００へドライ
ブする。

これらの２つのタイマの個々の出力はまた第４
図のCIO４００に経路指定され、これにより第１
図のマイクロプロセツサ１１０は、どのタイマが
割込を引き起こしたかを（CIOポートからの読出
しを介して）判断することができる。他のタイマ
はまた、異なる割込レベルを介してプログラム可
能な優先割込コントロールPRIT８００を直接ド
ライブする。

PIT７００（第１図のプログラム可能な間隔タ
イマ）は、以下のように説明される６つの異なる
オペレーシヨンのモードを有している： 端末カウント上の出力； ハードウエア再トリガ可能ワンシヨツト； 速度ジエネレータ； 方形波ジエネレータ； ソフトウエアトリガ可能ストローブ； ハードウエアトリガされたストローブ。

プログラム可能な優先割込コントローラ８００： 第１図および第８図において、プログラム可能
な優先割込コントローラとして指定された
PRITC８００を見ることができる。ユーザイン
ターフエイスプロセツサ上に設けられた多重割込
を調整するために、この割込コントローラ装置８
００は組み入れられている。

プログラム可能な優先割込コントローラは、８
つの可能な割込を取扱うことができかつ各割込に
対する個々のベクトルとともに各割込に対する優
先順位を発生する。

ユーザインターフエイスプロセツサ１００の
種々の構成要素は、マイクロプロセツサ１１０に
割込信号を供給することができる。割込のこれら
の種々のタイプは次のとおりである： (a) SCC１割込； (b) SCC２割込 (c) CIO１割込； (d) CIO２割込； (e) 間隔タイマ割込（8254）（ともにOR処理さ
れる）； (f) 間隔タイマ割込（8254）； (g) フオアプレーン受信割込； (h) DLIコントローラ割込。

これらの割込には、優先順位が与えられかつ割
込コントローラ装置８００は、その対応する割込
入力に応答してマイクロプロセツサ１１０におけ
るサービスルーチンを指すベクトルを出力するで
あろう。優先順位は、プログラムされた制御下に
あり、かつ優先順位のレベルを各入力に割当てる
ために用いることができる。プログラム可能な優
先割込コントローラPRITC８００は第８図にお
いてブロツク図の形で示されている。

第８図のブロツク図は、PRITC８００の基本
的なエレメント、すなわち、ユーザインターフエ
イスプロセツサ１００の優先割込コントローラを
示している。ここで、データバスバツフア８１０
は、内部バス２１２に接続されており、この内部
バス２１２は、割込マスクレジスタ８２２への双
方向接続を有している。マスクレジスタ８２２
は、イン−サービスレジスタ８２４へ、優先順位
分解器８２６へ、および割込要求レジスタ８２８
へ通信して内部バス２１２へおよび制御ロジツク
８２０へ出力を与えている。制御ロジツク８２０
は、読出／書込ロジツク８１２へおよびカスケー
ドバツフアコンパレータ８１４へ出力を与えてい
る。

カウンタ／タイマ入力−出力ユニツトCIO４０
０および直列通信コントローラSCC２００は、ユ
ニツトの各々に対して別々の“割込肯定応答”項
を要求している。マイクロプロセツサ１１０
（8086）は、共通割込肯定応答（INTA）をドラ
イブするので、別々の“割込応答”信号をデコー
ドする方法を実行する手段が設けられている。

PRITC８００割込コントローラは、CIO４０
０およびSCC２００の割込をあたかもそれらが他
の割込コントローラ装置（“カスケードモード”
と呼ばれている）からの割込であるかのよに調べ
るようにプログラムされている。これは、
PRITC８００割込コントローラに３−ビツトフ
イールド（第８図のCASO−CAS２）を出力さ
せ、このフイールドは従割込としてプログラムさ
れた各割込レベルに対して独自のものである。こ
れらの３つの出力はデコードされかつSCC２００
およびCIO４００ユニツトによつて要求される
別々の“割込肯定応答”として用いられる。これ
は、SCCおよびCIOチツプの割込ベクトル能力を
完全に利用している。

上述の３つのカスケード出力（第８図のカスケ
ードバツフア８１４から出力されるCAS０，
CAS１，CAS２）はまた、フオアプレーンFPに
ドライブされて他の外部割込制御チツプを使用さ
せ、したがつて割込の量を15タイプの割込に増大
させることができる。

マイクロプロセツサ１１０に対するフオアプレ
ーンインターフエイス（第１図のFP２）： 第１図において見られるように、ユーザインタ
ーフエイスプロセツサ１００は、フオアプレーン
コネクタFP２に接続されたバツフアマイクロプ
ロセツサインターフエイスを設けている。このイ
ンターフエイスは、UIP１００を、このインター
フエイスを介してアプリケーシヨン従属ロジツク
に接続させている。必要なメモリ制御信号はすべ
て、拡張されたメモリをもたらしているロジツク
が実行され得るように与えられている。UIP１０
０の外部の入力−出力装置はまた接続され得る。
これらは、入力−出力ユニツトまたはUIP１００
へメモリマツピングされたユニツトであつてもよ
い。

各々の割込はUIPのプログラム可能な優先割込
コントローラPRITC８００によつて受取られる。
それ以上の割込は、UIP割込コントローラカスケ
ード出力（第８図の８１４のCAS０，１，２）
を用いる他のコントローラを加えることによつて
もたらされ得る。これは、８つに及ぶ割込信号の
拡張をもたらすことができる。非常に遅いアクセ
スタイムを伴う装置に対して、（マイクロプロセ
ツサ１１０から引出された）“入力可能”は、フ
オアプレーンFP２にもたらされ、これによりこ
れらのより遅い構成要素はマイクロプロセツサの
タイミングの制約に適合することができる。

マイクロプロセツサ１１０は、フオアプレーン
（第１図のFP２）のCTLバス上に存在する出力
信号HLDA／を有しているが；しかしながら、
入力信号HOLDは存在していない。これは、フ
オアプレーンFP２に接続されたアプリケーシヨ
ン従属ロジツクが、たとえばUIP RAMアレイ１
５０への直接メモリアクセスを実行することがで
きないということを意味している。さらに、フオ
アプレーン上でいくつかの信号をドライブするバ
ツフアは常に能動化されかつそれらはUIPマイク
ロプロセツサ１１０によつてもまたはフオアプレ
ーン（第１図のFP２）に装着されたアプリケー
シヨン従属ロジツクによつても不能化することが
できない。

ユーザインターフエイスプロセツサ基板のフオ
アプレーンコネクタFP２にもたらされた信号の
グループが存在する。これらの信号において、方
向は、双方向に対してＢで示され；入力に対して
Ｉで示され；そして出力に対してＯで示される。
フオアプレーンコネクタ上の信号のリストは次の
とおりである： − マイクロプロセツサアドレスバス（20ビツ
ト） Ｏ − マイクロプロセツサデータバス（16ビツト）
Ｂ − 込コントローラカスケードバス（３ビツト）
Ｏ − マイクロプロセツサ制御信号 BHE／−バイトハイ能動化 Ｏ RD／−読出ストローブ Ｏ WR／−書込ストローブ Ｏ Ｍ／IO−メモリ／IO Ｏ DT／Ｒ−データ伝送／受信 Ｏ ALE−アドレスラツチ能動化 Ｏ DEN／−データ能動化 Ｏ HLDA−保持肯定応答 Ｏ INT−割込（割込コントローラへの入力） Ｉ INTA／−割込肯定応答 Ｏ RDY−レデイ（待機能動化） Ｉ 第９図においてDLI／HDPコントローラのブ
ロツク図が示されている。“DLI”という用語は
“データリンクインターフエイス”を表わしてい
る一方で“HDP”という用語は“上位従属ポー
ト”を表わしている。

データリンクインターフエイス（DLI／HDP）
コントローラ： 第１図のDLI／HDPコントローラ１８０は、
第９図に示されたブロツク構造によつてより詳細
に示されている。

DLIコントローラは、“インターフエイス”を
提供しており、このインターフエイスは、“クリ
ア”および“自己テスト”開始ロジツクと、DLI
送信／受信レジスタ９２２と、バーストカウンタ
９１６と、バースト終了ロジツク９２６と、水平
パリテイワード（LPW）ジエネレータ９２３と、
垂直パリテイ発生および経路指定と、要求および
緊急要求ロジツクと、DLI／マイクロプロセツサ
通信ロジツクとから構成されている。

パリテイを伴う24ビツトステートマシン９２５
および９００は、これらのデータエレメントから
条件を受取りかつこれらのデータエレメントを制
御する。マイクロプロセツサ１１０はまた、これ
らのエレメントの各部からステータスを受取りか
つこれらのエレメントの各部を制御している。

第９図はまた、DLI／HDPインターフエイス
のブロツク図を示している。データバス９０９
は、制御ストア９１０と、HDPレジスタ９１１
と、DLPステータス送信／受信レジスタ９１２
と、DLP要求／アドレスロジツク９１３と、デ
ータラツチ９１４と、ホストポインタ９１５と、
バーストカウンタ９１６とを接続している。制御
ストア９１０は、条件セレクタ９１７へおよびパ
リテイチエツク回路９１８へ信号を与える出力を
有している。

データラツチ９１４は、DLI送信／受信レジス
タ９２２へのデータバス接続を有している。ホス
トポインタ９１５は、垂直パリテイジエネレータ
チエツカ９２３に接続されたRAM９２０にアド
レスを与えている。

マイクロプロセツサアドレスバス１１０ａは、
アドレスバツフア９１９およびデバイスデコーダ
９２１へ接続されている。

クリア／自己テスト開始： “クリア”および“自己テスト”初期設定ロジ
ツク（第１図の１１２ｉ）は、種々のタイプのク
リア信号および自己テスト信号がいつ要求される
かを検出している。第１図（プログラマブルアレ
イロジツク）のクリア／自己テストPAL１１２
ｉによつて検出されたクリア信号は以下のとおり
である： LCLCLR…ローカルクリア MSTRCLR…主クリア SELCLR…選択クリア PUPCLR…パワーアツプクリア PSSCLG…経路選択モジユール発生クリア これらの信号はクリア自己テストPAL１１２
ｉよつて受取られかつラツチされ、さらに自己テ
ストPAL１１２ｉによつてマスク不能割込が発
生し、したがつてクリア状態が発生したことをマ
イクロプロセツサ１１０に知らせる。マイクロプ
ロセツサ１１０はその後、このPLA１１２ｉを
読出しかつどの状態が発生しかつその結果どのよ
うな処置をとるべきかを決定することができる。

クリア自己テストPAL１１２ｉはまた、マイ
クロプロセツサ１１０リセツト信号を制御する機
能を実行する。UIP１００は、以下の条件に対し
てリセツトしかつクリアする： （） PUPCLR…パワーアツプクリア； （） フオアプレーンパドルカード−装着され
たプツシユ−ボタンクリア； （） 選択的クリアのジヤンパ選択可能オプシ
ヨン（SELCLR）； （） 他のすべてのクリア信号は、8086マイク
ロプロセツサ（第１図の１１０）のマスク不能
割込を発生する。

ダイナミツクRAMパリテイエラー信号がクリ
ア自己テストPAL１１２ａ５に組み入れられて
いる。これはまた、マスク不能割込を発生しかつ
マイクロプロセツサ１１０によつて読出されてク
リア信号またはパリテイエラーのいずれがNMI
割込を引き起こしたかを判断することができる。

DLI送信／受信レジスタ： 第９図において、DLI送信／受信レジスタ９１
２および９２２は、２つの2917A双方向レジス
タ／ラツチにおいて実現される。この2917Aは、
901Thompson Place，P.O.Box453、Sunny
vale，Ca.94086に住所を有するアドバンスト・マ
イクロ・デイバイシーズ・インコーポレーテツド
（Advanced Micro Devices，Inc.）によつて製
造されたレジスタ／ラツチであり、2917Aユニツ
トは、アドバンスト・マイクロ・デイバイシー
ズ・インコーポレーテツドによつて1981年に発行
された“バイポーラマイクロプロセツサロジツク
およびインターフエイスデータブツク（Bipolar
Microprocessor Logic and Interface Data
Book）”において説明されている。DLIステータ
スバス（第９図）上への“出力能動化”は、
“CONNECT”と呼ばれる信号および信号
“IOSND”によつて発生する。

この制御信号（CONNECTおよびIOSND）
は、要求ロジツク９１３において発生する。
CONNECTおよび“DLP要求”の組合わせは、
DLIバツフア９２２に対して“出力能動化”を発
生し、したがつて接続されたデータリンクプロセ
ツサDLPからDLIデータバス（第１Ｃ図および第
９図）上にデータをドライブする。マイクロプロ
セツサ１１０はまた、“DLP要求”を、“偽”に
セツトするとともに、“真”として送信すること
ができる。

DLIからデータを受信して受信レジスタ９２２
へ与える“ラツチ能動化”は、信号AF（同期
STIOL）によつて制御される。DLI送信レジス
タへのデータのクロツキングが、DLIステートマ
シン９２５および９１０によつて制御される。
“PAL”の用語の使用は、“プログラマブルアレ
イロジツク”を示すものである。

DLIバーストカウンタ９１６： 第９図のバーストカウンタ９１６は、８−ビツ
トアツプ−カウンタとしてプログラムされた
PALとして実現される。それは、マイクロプロ
セツサ１１０によつて読出されかつロードされ、
カウント−能動化がDLIステートマシン９１０，
９２５によつて発生する。BUFFULとして指定
されたオーバフローの用語はまた、カウンタがオ
ーバフローするときに“バースト出力”を発生す
るバーストカウンタ９１６によつて発生される。

バースト終了ロジツク９２６は、信号TERM
（終了）、信号BUFFUL（バーストカウンタの実
行）、および信号STIOL（ストローブＩ／Ｏレベ
ル）を使用する。これらの信号は、DLIステート
マシン９２５，９１０に条件入力を与えて、バー
ストフリツプ−フロツプ９２６をリセツトすると
ともにバーストモードを停止するために用いられ
る。

水平パリテイ発生／チエツク： パリテイチエツク回路９１８は、２つのPAL
９２３で実現される水平パリテイジエネレータを
提供しており、これらの２つのPALは、水平パ
リテイワードLPW積算を実行するようにプログ
ラムされている。データパイプライン化ラツチ手
段は、内部DLIデータバス９０９（第９図の
“DATA”）上のタイミング要求と適合させるた
めに用いられる２つのラツチ９１４および９２３
から構成されている。

第１図のマイクロプロセツサ１１０は、クリア
を制御しかつLPWジエネレータ９２３からの
NEQZEROステータスを検査する。DLIステート
マシン９１０，９２５は、水平パリテイワード
LPWジエネレータ９２３の積算および読出しを
制御する。“パイプライン化ラツチ能動化”９２
３はまた、DLIステートマシン９１０，９２５に
よつて制御される。

垂直パリテイ発生チエツク： 垂直パリテイ発生および経路指定は、カツド２
×１トライステートマルチプレクサ９２２を伴う
２つの９−ビツトパリテイジエネレータによつて
実行される。双方向レジスタ／ラツチ（2917A）
は、DLIデータバス（第１図）上でパリテイビツ
トを送信しかつ受信するために用いられる。

垂直パリテイは、マイクロプロセツサシステム
１１０からデユアルポートRAM９２０へ書込む
ときに発生しかつパリテイRAM９２０へ書込ま
れる。垂直パリテイは、DLIインターフエイス９
２２からデユアルポートRAM９２０へ書込むと
きに検査されかつ実際のDLIパリテイはパリテイ
RAM９２０へ書込まれる。

垂直パリテイは、DLI送信／受信レジスタ９２
２へ読出すときにパリテイRAMから読出され
る。フリツプ−フロツプは、バリテイチエツクの
結果をストアするために用いられかつ垂直パリテ
イエラーステータス信号（VPERR）をマイクロ
プロセツサ１１０へ発生するために用いられる。
VPERRは、マイクロプロセツサ１１０によつて
読出されるステータス入力である。

DLPに対する要求ロジツク：要求および緊急要
求ロジツクは、要求PAL９１３において処理さ
れる。マイクロプロセツサ１１０は、DLP要求
信号の送信および除去を制御する。この要求は、
DLI（第１−５図）からの緊急要求入力をモニタ
してDLIバツクプレーン（第１−５図）上に他の
データリンクプロセツサからの緊急要求が存在す
るときにUIP要求を除去させる。

信号IOSND（入力−出力送信）もまた、要求
PAL９１３によつて発生する。信号IOSNDは、
UIP１００がサービスを要求しかつ信号
CONNECTが“真”のときに自動的にセツトさ
れる。この状況は、UIP１００が記述子リンクを
第１−４図のホストコンピユータ３０に戻すとき
に発生する。この信号IOSNDはまた、マイクロ
プロセツサ１１０によつてセツト可能である。

システム初期設定 第１−３図，第１−４図，第１−５図および第
１−６図の引用は、ユーザインターフエイスプロ
セツサ（UIP１００）のシステムネツトワーク接
続と、プロセツサインターフエイスカード４０、
オペレータのデイスプレイ端末１００ｔ、電源制
御カード５０および電源モジユール５０ｐ、モデ
ム５０ｍおよび遠隔サポートセンタ５０ｒ、など
のシステムネツトワークにおける他のユニツトと
の関係とを示しており、これらの他のユニツトは
すべて第１−３図に示されている。

第１−４図において、上位従属ポートHDP５
００およびＩ／Ｏサブシステム５００ｓおよび拡
大Ｉ／Ｏベース５００ｅに対するユーザインター
フエイスプロセツサ１００の関係が示され、主プ
ロセツサ３０、メモリバス３０ｍおよびメモリ制
御ユニツト３２およびメモリ記憶カード３４に対
する接続がさらに示されている。

第１−５図はさらに、プロセツサインターフエ
イスカード４０、主ホストプロセツサ３０、メモ
リ制御ユニツト３２および上位従属ポート５００
に対するユーザインターフエイスプロセツサ１０
０の他の相互接続関係を示している。

第１−６図は、プロセツサインターフエイスカ
ード４０および主ホストプロセツサ３０に関する
ユーザインターフエイスプロセツサ１００のイン
ターフエイス関係を示しさらに、デーリンクプロ
セツサ１００ｄのグループ、メインテナンスカー
ド１００ｍ、ローカル端末１００ｔおよび電源制
御カード５０および遠隔サポートリンク５０mr
との関係を示している。

ユーザインターフエイスプロセツサ１００は、
システムネツトワークのオペレーシヨンおよび特
に“初期設定”において重要な役を果たしてい
る。

第１−３図，第１−４図，第１−５図および第
１−６図に示されたコンピユータネツトワーク−
システムは、ほぼ３分間で“電源−オン”しかつ
初期設定するであろう。ハードウエアおよびソフ
トウエアが適正にシステム内に設立されたとき
に、“電源−オン”シーケンス期間中にオペレー
タの介在は要求されない。このシーケンスの動作
機能および発生するかもしれない例外的な条件を
扱う方法は以下に議論されている。

電源−オン： コンピユータキヤビネツトの上部左手の隅に電
源ボタンが配置されており、このボタンを押すこ
とによつて、システムの現在の状態に従つて、
“電源−オン”または“電源−オフ”シーケンス
のいずれかを開始させるであろう。“電源−オン”
ボタンは、電源を、キヤビネツト内に組み込まれ
たシステムの主プロセツサ３０へおよびデイスク
−システムユニツトへ接続するであろう。電源−
オンシーケンスが良好に完了されるために少なく
とも１つの作動可能な組み入れられたデイスクが
存在することが要求される。

電源が良好に確立された後に、UIPメインテナ
ンスサブシステムは、“電源−アツプ”シーケン
スの次の段階を取扱うためにシステムネツトワー
クを制御するであろう。

コンピユータメインテナンスサブシステム自己
テスト： コンピユータメインテナンスサブシステムはま
ず、それ自身の処理エレメントおよびメモリが動
作可能であるということを確認するために“自己
テスト”を実行するであろう。したがつて、第１
Ａ図において、自己テスト手順は、マイクロプロ
セツサ１１０、タイマ７００、メモリEPROM１
７０およびDRAM１５０、およびDLI／HDPコ
ントローラ１８０を確認するように発生するであ
ろう。この自己テストは、わずか数秒間を必要と
するだけであり、もしも自己テストルーチンが関
係しているすべてのユニツトを良好に通過するな
らば、そのときはオペレータのデイスプレイ端末
コンソール１００ｔ（（第１−３図）に“グリーテ
イング（greeting）”が表示されるであろう。

システム初期設定の開始： 説明されれたコンピユータネツトワークにおい
て、この初期設定は、ほぼ３分間の時間を必要と
するであろう。もしも“読出し”が数秒以内にコ
ンソールデイスプレイ１００ｔ上に現われなけれ
ば、そのときはメインテナンスサブシステムは作
動不能であり以下の問題点に遭遇しているらしい
ということが示される： (a) 外部電源がコンソールキヤビネツトに供給さ
れていない。電源を回復しかつ“電源−オン”
ボタンを再度押すことが必要である。

(b) “自己テスト”手順が故障している。“電源
−オフ／電源−オン”ボタンを別の時に再度押
すことが必要である。ここで、ODTスクリー
ン１００ｔ上にグリーテイングを表示する繰返
される故障は、システムのハードウエアまたは
フアームウエアに問題があることを示してい
る。

(c) メインテナンスサブシステムからオペレータ
のコンソール１００ｔへの“接続”にいくつか
の問題点が存在している。ここで、オペレータ
の端末１００ｔは適正に電源が供給されかつ調
整されているということを確認しかつコンピユ
ータキヤビネツトから端末１００ｔへのケール
のプラグが確実に端末に差し込まれていること
をチエツクすることが必要である。このチエツ
クがなされた後に、“電源−オフ／電源−オン”
ボタンを再度押すことが必要である。

メインテナンスサブシステムソフトウエアのロ
ーデイング： メインテナンスサブシステムはBOOT CODE
として指定されたフアイルからそれ自身のソフト
ウエアをロードすることが必要であり、このコー
ドは、第１−４図の５ｄにおけるデータリンクイ
ンターフエイスラインによつてユーザインターフ
エイスプロセツサ１００に接続される組み入れら
れたデイスク上に配置されている。

利用可能なBOOT CODEフアイルが存在しな
ければ、そのときは使用するために１つのフアイ
ルが作り出されなければならない。通常、このフ
アイルは数秒間でロードされた利用可能なそして
要求されたソフトウエアであり、その後オペレー
タは、コンソールデイスプレイ上に簡単に現われ
るメツセージを観察することによつてBOOT
CODEフアイルが見い出されたこと認識すること
ができる。これらのメツセージは次のように現わ
れるであろう： BOOT−DLP ×× BOOT−UNIT ××× セクタ−アドレス ××××× BOOT−DLP，BOOT−ユニツトおよびセク
ターアドレスに対して番号が現われるときに、し
たがつてBOOT CODEフアイルを含むユニツト
が選択される。

さらに、スクリーンの底部におけるステータス
ラインは、“メインテナンスソフトウエアのロー
デイング”を示すであろう。

BOOT CODEのロードの失敗： メインテナンスソフトウエアのロードのどのよ
うな失敗もオペレータのデイスプレレイスクリー
ン上に表示されるであろう。スクリーンの底部に
おけるステータスラインは、失敗の原因を示しか
つオペレータが何らかの処置を行なうことを要求
するであろう。したがつて、表示される故障の可
能な原因は次のとおりである： (a) BOOTユニツトが見い出されなかつた； (b) 入力ユニツト×××上でBOOT CODEフア
イルが見い出されなかつた。

(c) 入力ユニツト×××がレデイではなかつた。

この結果、オペレータは、有効なユニツト番号
を特定するように命じられるであろう。オペレー
タは次に、適当なユニツトが電源−アツプであり
かつ進行可能であるということを認識しなければ
ならず、その後オペレータは用いられるべきユニ
ツト番号をタイプインすることができる。メイン
テナンスＩ／Ｏ構成は、コンソール上に表示され
て、BOOT CODEフアイルを見い出しまたはア
クセスする最後の試みにおいて見い出されたユニ
ツトのセツトをオペレータに示すであろう。

もしも正しいユニツトがテーブルに現われなけ
れば、そのときは第１−４図のＩ／Ｏサブシステ
ム５００ｓに問題があるように思われる。

もしもユニツトがテーブルに存在するが、
BOOT CODEフアイルが特定ユニツト上で見い
出されなければ、そのときはBOOT CODEフア
イルはその特定のユニツト上では決して作り出さ
れないように思われる。

他の可能性は、問題のデイスクが破損しており
または劣化しているということであり、オペレー
タはその後、そのようなデイスクが１つ存在する
ならばバツクアツプユニツトを特定すべきであ
り、さもなければ説明されたコンピユータネツト
ワークシステムに与えられたBOOT CODEテー
プからソフトウエアをロードすべきである。

もしも“バツクアツプ”BOOTユニツトが存
在すれば、それは、試みるべき次のユニツトとし
て特定される。しかしながら、もしもBOOTユ
ニツトが見い出されなければ、そのときは、その
リストは既にサーチされてしまつているので、
Ｉ／Ｏ構成のテーブルに既に表示されたユニツト
の１つを試みることは有益ではない。予想される
BOOTユニツトが作動可能なことを確認し、も
しそうでなければ、BOOTユニツトを動作可能
な状態にもつて行くように処置することが必要で
あり、その後オペレータはユニツト番号を特定す
ることによつてそのオペレーシヨンを再度試みる
べきである。

BOOT CODEユニツトが配置されるがしかし
パリテイエラーがソフトウエアのローデイング期
間中に遭遇されるということも起こりうる。この
ような状況が発生するときに、オペレータは、他
のBOOTユニツトを特定するように命じられる
であろう。したがつて、バツクアツプユニツト
は、存在のかつ利用可能なものが存在すれば、特
定されるべきである。

もしもソフトウエアのローデイングがメインテ
ナンスサブシステムメモリにおけるエラーのため
に一貫して失敗するならば、システムは、“電源
−オン”シーケンスが良好に完了される前に故障
したエレメントを交換するようにサービスされな
ければならない。

メインテナンスサブシステムソフトウエアのテ
ープローデイング： メインテナンスソフトウエアのテープローデイ
ングのためのこの手順は、BOOTユニツトの破
滅的な損失（たとえば、ヘツドの破損）の場合ま
たはもしもコンピユータシステムがそのBOOT
ユニツトを決して初期設定しない場合にのみ必要
である。

もしも、BOOTコードフアイルが利用可能で
なければ、メインテナンスサブシステムは“テー
プ−ロード”されなければならない。この手順
は、メインテナンスサブシステムで見ることがで
きるテープユニツト上に最初にBOOT CODEテ
ープを装着しその後このユニツトをBOOTユニ
ツトとして特定することにより実行される（オペ
レータのコンソール１００ｔ上のスクリーンはそ
の後オペレータがそれを特定するまで待機すべき
である）。

メインテナンスサブシステムはその後、デイス
クユニツトよりもむしろテープユニツトから作動
するであろう。テープユニツトは、後続のフアイ
ルを読出させるために初期設定シーケンスを通じ
て装着された状態に留まらなければならない。
MCP（主制御プログラム動作システム）は最終的
に活動しているときに、オペレータは、組み入れ
られたデイスク上でBOOT CODEフアイルを作
り出さなければならず、再度システムの“電源−
オフ／電源−オン”スイツチを始動しなければな
らない。“電源−オン”の次のおよびすべての後
続の使用はデイスク上でBOOT CODEフアイル
を見い出しかつ使用し、したがつてBOOT
CODEテープはその後取り外される。

システムマイクロコードのローデイング： 次のステツプは、電源−オンシーケンスにおい
て自動的に実行される。このステツプは、
BOOT CODEフアイルからの（またはシステム
がテープロードされているかどうかに依存してテ
ープから）コンピユータシステムマイクロコード
をローデイングすることである。

オペレータのスクリーンの底部における“ステ
ータスライン”はこの状態を示すであろう。この
ローデイングは、ほぼ30秒を要するであろう。

もしもローデイングが失敗すると、その理由は
その後デイスプレイユニツト１００ｔのコンソー
ルに示されるであろう。もしもこの失敗が
BOOTユニツト上のＩ／Ｏの問題によるもので
あれば、そのときはオペレータは、可能ならばバ
ツクアツプBOOTユニツトを特定することによ
つてシステムを再開すべきである。

もしもプロセツサ３０の制御ストア（システム
のマイクロコードがストアされるメモリ）におけ
るエラーのためにローデイングが失敗すれば、そ
のときは故障したエレメントはサービスされなけ
ればならない。

システムの信頼性テスト： システムのマイクロコードがロードされた後
に、信頼性テストがコンピユータネツトワーク上
で実行されるであろう。このテストはそれぞれ約
30秒を要し、プロセツサ３０における制御ストア
が適正にロードされていることおよびシステムの
処理エレメントが作動可能であるということを示
す。このシステムは主制御プログラムをBOOT
可能である。

動作システムの初期設定： この点で、メインテナンスサブシステムは、電
源−アツプシーケンスにおいて実行するために残
されたもう１つのタスクを有している。ここで、
このタスクは、“SYSTEM／UTILOADER”と
して指定されたプログラムをコンピユータシステ
ムにロードしなければならない。このプログラム
はBOOT CODEフアイルからロードされ、さら
にこれは約30秒を要する。

SYSTEM／UITLOADERプログラムのロー
ドのどのような失敗も、BOOTユニツトに関す
るＩ／Ｏの問題またはいくつかのシステムの問題
によるものである。故障した場合に、問題点の原
因はオペレータのコンソール１００ｔ上に表示さ
れるであろう。その後、オペレータは、バツクア
ツプBOOTユニツト上で“電源−オン”シーケ
ンスを再開するかまたは故障したエレメントをサ
ービスするかのいずれかによつて適当な処置を行
なわなければならない。

メインテナンス原理 コンピユータシステムネツトワークにおける初
期設定およびメインテナンスに対する要求は類似
しているので、この類似性は、アクセスインター
フエイスハードウエアを共用することによつてコ
ストを特に有意義に減少させるために利用されて
いる。初期設定のためのおよびメインテナンスの
ためのハードウエアの共用は、局所的にまたは遠
隔的に故障を報告させかつ回路の小さな機能的な
セツトのみによつて初期設定を生じさせる。

この共用されたハードウエアの他の利点は、シ
ステムネツトワーク全体におけるサブシステムの
すべてに対する高度の可視性である。この直接的
な可視性は故障および故障の解決に対する優れた
分析をもたらしている。

コンピユータネツトワークシステムのための初
期設定およびメインテナンス機能のアクセスおよ
び実現可能性は、ユーザインターフエイスプロセ
ツサ１００の使用を通じてもたらされる。

ここに開示された特定のコンピユータネツトワ
ークシステムは以下の項目から構成されている： データカードおよび制御カードを含む主中央プ
ロセツサ； メモリ制御ユニツト（MCU）； 上位従属ポート（HDP）； データリンクプロセツサ（DLP）。

基本的にこの開示されたコンピユータネツトワ
ークのメインテナンスおよび初期設定サブシステ
ムである“メインテナンスサブシステム”は、以
下の項目から構成されている： ユーザインターフエイスプロセツサ１００； プロセツサインターフエイスカード（PIC）； 電源制御カード（PCC）。

診断要求： 上述のコンピユータシステムネツトワークにお
いて診断ルーチンが発生するために、いくつのか
パラメータおよび要求が含まれている。これら
は： (a) すべての診断テストは局所的および遠隔的の
双方で実行されなければならない（そしてそれ
らは同じフオーマツトで現われかつ同じコマン
ドを受入れなければならない）； (b) 診断テストはどのようなシステムの故障も
“カード”レベルへまたは“カード”レベルに
おいて分離しなければならない； (c) 診断テストは、エンジニアリングデバツグを
サポートし、顧客の位置をサポートするため
に、そしてテストエンジニアリングのために使
用可能でなければならない。

初期設定要求： 以下のエレメントは、開示されたコンピユータ
ネツトワークの初期設定のために必要である： (a) システムの初期設定は、局所的な位置およ
び／または遠隔的な位置のいずれかから実現可
能である； (b) システムの初期設定は、どのような種類のオ
ペレータの介在もなく、すなわち局所的な位置
におけるオペレータなしに可能であり得る； (c) 初期設定期間中の構造的な故障（相互接続お
よびラインの故障）は、マシーンの完全性に反
する検出がなされ得る前に検出され得る。

診断テストオペレーシヨン： このシステムに含まれる診断プログラムは、２
つの主要な機能を有しており、第１の機能はどの
良好に規定されたサブシステム上でも信頼性テス
トとして機能することであり；第２の機能は信頼
性ルーチンによつて検出されたどの故障も特定の
カードユニツトの位置に分析することである。

自己テスト： マイクロプロセツサを有するすべてのサブシス
テムは自己テストを実行できなければならない。
マイクロプロセツサを有しないこれらのユニツト
のために、自己テストのための診断アクセスハー
ドウエアが各プリント回路基板上に設けられてい
る。自己テストは、情報を与えてプロセツサイン
ターフエイスカード４０を介してテストをドライ
ブするユーザインターフエイスプロセツサ１００
と接続することによつて実現される。

システムテスト： これらのテストは、システムレベルにおいてダ
イナミツクにテストするための手段をもたらす診
断テストとして開発されている。このダイナミツ
クテストは、プロセツサインターフエイスカード
４０のイベントアナライザとプロセツサインター
フエイスカード４０のヒストリフアイルとを組み
入れている。

故障のタイプ： このシステムにおいて検出されるべき故障のタ
イプは、故障を検出するために要求されるテスト
のレベルと、故障を訂正するのに要求される熟練
のレベルと、故障が検出される時間とによつて分
類される。コンピユータシステムネツトワークに
おける検出のために４つの故障のタイプが考えら
れる。

故障タイプ： これらのタイプの故障は、電源−アツプの失
敗；コンソールユニツト（オペレータのデイスプ
レイ端末）上での無応答；または発生する動作的
な問題の解決の失敗などの故障である。

ここで、容易に利用可能な診断プログラムでは
なく、または１つ以上の故障が存在している。コ
アロジツク回路に故障が存在する可能性が高い。
このタイプの故障は、遠隔サービスセンタから確
認することはできない。

故障のタイプ： これらのタイプの故障は、ロジツクカードおよ
び故障を特定するコンソールメツセージが表示さ
れるときにシステムの初期設定時に検出される。
タイプの故障はまた、診断プログラムを実行し
ているときに検出され、ここで同一のコンソール
メツセージが表示される。

このタイプの故障の特徴は、構造的な故障…１
におけるスタツク（stuck）、０におけるスタツク
または短絡回路である。このタイプの問題の訂正
は単に、メインテナンスデイスプレイコンソール
上で求められるカードを交換することを要求して
いる。

故障のタイプ： タイプの故障は、メインテナンスログにおい
て報告された多数の装置の故障；初期設定するた
めの主制御プログラム（MCP）の故障；停止−
ロードによつてクリアされない連続的なダンプ；
および／または内部診断（Ｅ−モード診断）プロ
グラムを実行することによつて表示されるエラー
メツセージによつて検出される。

このタイプの故障の特徴は：周辺装置の故障
またはメモリユニツトの故障であり；遠隔サービ
スセンタから確認することができる故障である。

このタイプの問題における訂正のための要素
は、周辺装置の調整またはロジツクカードの交換
またはこれらの双方を含んでいる。

故障のタイプ： このタイプの故障の例は、マシンチエツクによ
つて引き起こされるシステムダンプ；または特定
のイベントに関してデータを捕獲するイベントト
ラツプである。

このタイプの故障の特徴は：データに従う故
障、断続的なハードウエアの故障またはソフトウ
エアの故障である。しかしながら、これらの故障
は、それらが遠隔サポートセントから確認され得
るものでなければならない。このタイプの問題
は、訂正に高度の熟練を要する。この問題は、実
行されているシステム状況においてまたはダンプ
の分析によつてのみ特定され得る。

テストレベル： 含まれている診断テストは、４つのレベルに分
割され、ここでその各々は特定の故障タイプを扱
うことを意図するものである。一般に、テストケ
ースの実行は、テストが完全に独立したロジツク
を扱いまたはカバーするために用いられなけれ
ば、先行しているテストケースの良好な実行に依
存する。各テストケースは、予めテストされてい
ないハードウエアの使用を排除するように構成さ
れている。

ベーシツクボードテストおよび自己テストレベ
ル１： このタイプのテストは、含まれるハードウエア
における構造上のおよび機能上の信頼性の最小限
のレベルを得るために用いられる。その目的は、
システムの電源−アツプ期間中の初期設定経路を
確認して、デバツグ期間中に信頼性テストとして
およびその後で製造テストとして機能することで
ある。これらのテストは、UIP（ベーシツクボー
ドテスト）またはオンボードマイクロプロセツサ
ステートマシン（自己テスト）のいずれか上で実
行されている診断コードを用いる。

レベル１テストは、主中央プロセツサ３０、メ
モリ制御ユニツト３２、上位従属ポート５００、
およびプロセツサインターフエイスカード４０を
含むテストをカバーしており、これによりこれら
の４つのユニツトの各々には、ユーザインターフ
エイスプロセツサ１００によつてドライブされる
ベーシツクボードテストが与えられる。

レベル１テストはまた、オンボードマイクロプ
ロセツサユニツトによつてドライブされる“自己
テスト”として規定される一定の他のユニツトを
もカバーしている。マイクロプロセツサを介して
自己テストが与えられるこれらのユニツトは、ユ
ーザインターフエイスプロセツサ１００、電源制
御カード５０、記憶モジユールデイスクデータリ
ンクプロセツサ、プリンタテープ−データリンク
プロセツサおよびデータ通信データリンクプロセ
ツサである。

マイクロ−コード化診断−レベル２： これらのテストは、制御された状況でサブモジ
ユール間の相互作用をテストすることによつて主
フレームハードウエアにおけるより高いレベルの
信頼性を得るために用いられかつメモリサブユニ
ツトの使用として使用される。これらのテストは
OHNEマイクロコードに書込まれかつ通常のク
ロツク速度（4MHz）で中央プロセツサ３０上で
実行され、ユーザインターフエイスプロセツサ１
００上で実行されているドライバは、テストケー
スの実行を制御しかつその結果をモニタする。こ
れらのレベル２テストは、以下の項目をカバーし
ている： (a) 中央プロセツサ３０； (b) メモリ制御ユニツト３２およびメモリ記憶ボ
ード３４； (c) 上位従属ポート５００（第１Ｂ図）； (d) ユーザインターフエイスプロセツサ１００、
プロセツサインターフエイスカード４０および
電源制御カード５０を含むメインテナンスサブ
システム。

Ｅ−モード弧立診断−レベル３： Ｅ−モード弧立診断は、通常のシステムマイク
ロコードのトツプで実行されるNEWP（新しいプ
ログラミング言語）のコンパイルされたＥ−モー
ドプログラムである。この“Ｅ−モード”は、バ
ローススタツク構造を含んでおりかつ1983年10月
11日から14日のマイクロプログラミングに関する
第16回年次研究集会の議事録においてACM（（計
算機協会（Association for Computing
Machinery）によつて発行された、G.Wagnerお
よびJ.W.Maineによる“Ｅ−マシンワークベンチ
（An Ｅ−Machine Workbench）”と題された論
文において説明されている。それらは、以下のテ
ストのために構成することによつて主フレームハ
ードウエアにおいてより高いレベルの信頼性を得
るために用いられる； (a) 制御されたＥ−モード状態におけるサブモジ
ユール間の相互作用； (b) マイクロコードおよびハードウエア間の相互
作用； (c) より低いレベルのテストにおいてカバーされ
ないシステムおよびＩ／Ｏインターフエイス。

これらのレベル３のテストは、２つのグルー
プ、すなわちプロセツサグループおよびＩ／Ｏグ
ループに分割される。

プロセツサグループのテストは、主制御プログ
ラムの複雑性が含まれていない状況においてＥ−
モードオペレーシヨンをテストするように設計さ
れている。単独で、対になつておよび３重でオペ
レーシヨンを実行する標準的なテストケースが提
供されている。技術者が主制御プロセツサ状況か
ら誤つたコードを取出すのを可能にするためにパ
ツチNEWBコンパイラを用いてテストケースを
発生し、かつ診断を補助するために、この特定の
プログラムにもたらされている広範囲のデバツク
特徴を用いるとともに、“イベントおよびヒスト
リロジツク”のコンピユータネツトワークの特徴
を用いて診断状況において実行するためのオプシ
ヨンが存在している。

Ｉ／Ｏグループは、Ｅ−モードから、プロセツ
サ３０および上位従属ポート５００マイクロコー
ド−ハードウエア、メツセージレベルインターフ
エイス／データリンクインターフエイス
（MLI／DLI）、およびデータリンクプロセツサを
介して周辺装置自体に至る完全な経路をテストす
るように設計された診断装置である。これは、比
較的簡単な制御された状況にあり、この状況は、
イベントおよびヒストリロジツクと、これらのプ
ログラムの広範囲なデバツグ特徴とを用いること
ができる。

相互作用テスト−レベル４： レベル４テストは、“システム状況”において
のみ発生する故障を発見するために用いられる。
コンピユータメインフレーム３０が適正に機能し
ていることが確認された後に、主制御プログラム
は、主制御プログラム状況における問題をさらに
診断するために相互作用テスト（PTDおよび
SYSTESTS）をドライブすることができる。さ
らに、イベントおよびヒストリロジツクはまた、
システムの実行期間中にまたはアプリケーシヨン
ソフトウエアの実行期間中にのみ発生する故障を
とらえるために用いることができる。

診断の分析およびエラーの処理： エラーが発生したときに、診断システムは、ど
の基板が誤動作しているかを示す“エラーメツセ
ージ”を与えるであろう。

ベーシツクボードまたは相互作用レベルにおい
て、ハードウエアは、別々に構成されたブロツク
でテストされ、１つのブロツクのテストは先行す
るブロツクの良好なテストの完了に依存してい
る。したがつて、診断テストは、テスト下のモジ
ユール内のエラーの発生時に終了するが、しかし
診断テストは、１つ以上のモジユールに潜在的に
影響可能なＭ−バスまたは制御バスのようなエリ
アにおける故障をさらに診断するためにテストが
前のテストに従属しないならば、他方のモジユー
ル上でテストを実行し続けるであろう。

回復可能なエラーの発生時に、たとえば、パタ
ーン感度テストにおけるデータの誤つた比較の時
に、診断テストは、エラーが発生したときにエラ
ーに関連する情報をすべて記録しかつ完了するま
で継続するであろう。

診断の格付け： 診断は、DDRIVE（テストケースを発生するた
めのプログラム）によつて発生することができる
故障のリストに対して実行することによつて格付
けされる。診断テストによつて検出された故障の
数は、必要なテストの割合を決定するために用い
ることができる。

メインテナンスインターフエイス： ６つのメインテナンスインターフエイスが以下
に議論されるであろう： (a) TEST RUNNER−メインテナンスソフト
ウエアへインターフエイスされる； (b) コンピユータシステムメインフレーム診断イ
ンターフエイス； (c) コンピユータシステムＩ／Ｏ診断インターフ
エイス； (d) メインテナンス端末およびオペレータのデイ
スプレイ端末機能； (e) データリンクインターフエイス（DLI）イン
ターフエイス； (d) ユーザインターフエイスプロセツサ診断能
力。

メインテナンスソフトウエアへのTEST
RUNNERインターフエイス 統一されたアプローチ、すなわち診断へのイン
ターフエイスをもたらすために、“TEST
RUNNER”と呼ばれる実行プログラムは、オフ
ライン診断のすべての実行、インターフエイスお
よびエラー記録を制御するであろう。このTEST
RUNNERは、簡単なメニユーでドライブされた
プログラムであり、このプログラムは、ボードレ
ベルにおいて故障の明白な詳細を与えかつ交換さ
れ得るユニツトに対する問題解決の全体的なメイ
ンテナンス原理を完成するように設計されてい
る。

TEST RUNNERのための２つのモードのオ
ペレーシヨンが存在している。最初に、“自動モ
ード”は、システムの初期設定シーケンス期間中
に含まれかつ診断のサブセツトを実行する。この
モードの期間中に検出されたどの臨界的な故障も
システムを自動から外して手動初期設定モードに
入れ、ここで診断は問題を確認しまたはさらに分
離するように実行され得る。検出されたどのよう
な非臨界的故障（たとえば、初期設定のために要
求されないモジユールまたはデータリンクプロセ
ツサ以外のメモリモジユール）は、オペレータに
フラグされるが、初期設定を継続させるであろ。

第２に、MANUALまたはINTERACTIVE
MODEが存在する。このモードは、システムの
初期設定期間中に入ることができ、または自動モ
ード期間中の臨界的な故障の結果として入るであ
ろう。このモードは、どの診断が実行されるべき
かを指定させかつシステムの状態をとらえおよ
び／または検査するためにハードウエア／ソフト
ウエアのスクリーンおよびイベント／ヒストリロ
ジツクを使用させている。

コンピユータシステムメインフレーム診断イン
ターフエイス： 主プロセツサ３０、メモリ制御ユニツト３２お
よび上位従属ポート５００に対する診断テスト
は、ユーザインターフエイスプロセツサ１００か
ら開始させられる。ここで、ユーザインターフエ
イスプロセツサは、次のように機能する： (a) コンピユータシステムネツトワークを始動さ
せる； (b) コンピユータシステムネツトワークへのオン
サイトおよび遠隔サービスアクセスを提供す
る。これは、主制御プロセツサ３０へのインタ
ーフエイスと、シフトチエーンのコンピユータ
ネツトワークシステムへの操作と、コンピユー
タシステムネツトワークを停止させるためのシ
ステムクロツクおよびイベント分析の制御とを
含んでいる； (c) コンピユータシステムからの制御ストアパリ
テイおよび超停止割込のようなリアルタイム割
込に応答する； (d) コンピユータシステムネツトワークからソフ
トウエア（ソフトフロントパネル）を供給す
る。

ユーザインターフエイスプロセツサハードウエ
アおよびその機能性は、明細書の第１図ないし第
９図に関連して議論されている。

コンピユータシステム入力／出力診断インター
フエイス： ユーザインターフエイスプロセツサ１００は、
制限された入力／出力能力を有するプロセツサで
ある。UIP１００は、データリンクインターフエ
イスを介してシステムに構成された周辺装置と通
信することができる。電源制御カード４０を介す
るユーザインターフエイスプロセツサ１００は、
第１−３図において５０ｒとして示された遠隔サ
ポートセンタへのリンクを提供している。これは
遠隔診断機能を許容している。

ユーザインターフエイスプロセツサ１００はま
た、メインテナンスのためのおよび作動的デイス
プレイ端末１００ｔの機能のためのローカル端末
へのリンクを提供している。さらに、ユーザイン
ターフエイスプロセツサ１００は、バロースダイ
レクトインターフエイス（第１−４図および第１
−６図に示されたBDI）を介してテストバス機能
を提供している。

UIP１００は、システムメインテナンスを提供
し、オペレータのマイクロコードをRAMにロー
ドし、診断を実行し、遠隔メインテナンスを能動
化しかつ停止−ロードを提供するために、周辺装
置と通信する能力を有している。これを実行する
ソフトウエアプログラムは、周辺装置上に存在し
ており、これらの周辺装置のデータリンクプロセ
ツサは、データリンクインターフエイス上で接続
されている（すなわち、ユーザインターフエイス
プロセツサ１００によつて用いられるシステムメ
インテナンスプログラム）。

メインテナンス端末およびオペレータのデイス
プレイイ端末機能： UPIは、TDIリンク（端末直接インターフエイ
ス）を介して端末と通信している。これらの端末
は、コンピユータシステムネツトワークに別々の
ウインドーを提供している。システムが“メイン
テナンスモード”にありかつ端末がメインテナン
スデイスプレイ端末（MDT）であるときに１つ
のウインドーが生じる。このモードにおいて、ユ
ーザは、状態をアクセスし、システムの診断を実
行し、他のローレベルの機能を実行してもよい。
システムが主制御プログラム（MCP）制御下に
あるとき他のウインドーが発生する。この端末は
その後、ODTまたはオペレータのデイスプレイ
端末である。UIP１００は、システムに対するオ
ペレータデイスプレイ端末−データリンクプロセ
ツサの機能を提供している。２つに及ぶオペレー
タデイスプレイ端末はどのような１つのコンピユ
ータシステムネツトワークにおいて構成されても
よい。

データリンクインターフエイス： UIP１００は、第１−４図，第１−５図および
第１−６図に示されたデータリンクインターフエ
イスを介してデータリンクプロセツサと通信する
ことができる。データリンクプロセツサに対し
て、UIP１００コマンドは、第１−５図および第
１−４図の上位従属ポート５００によつて送られ
たコマンドのようなものであり、すなわちユーザ
インターフエイスプロセツサ１００は、データリ
ンクインターフエイス上に接続された装置を制御
する能力を有している。

データリンクインターフエイス上のデータリン
クプロセツサに対して８個の利用可能なアドレス
（０−７）が存在する。UIP１００は、データリ
ンクインターフエイス上で第１のアドレス（０）
を占有する。プリンタテープ−データリンクプロ
セツサは、１−カードデータリンクプロセツサで
ありかつ２つのタイプの周辺装置と通信する２つ
のデータリンクプロセツサとして論理的に考えら
れているので、１つのスロツトを占有している。

SMD−DLP（記憶モジユールデイスク−データ
リンクプロセツサ）は、データリンクインターフ
エイス上で第４のアドレスを占有している。これ
は、４つのアドレスを拡張のために利用可能な状
態に残している。

ユーザインターフエイスプロセツサ１００は、
データリンクプロセツサにＩ／Ｏ記述子を送信し
かつデータリンクプロセツサからＩ／Ｏ結果記述
子を受信することによつて周辺装置と通信するこ
とができる。

システムの構成を決定するために、UIP１００
は、データリンクインターフエイス上で周辺装置
にテストＩ／Ｏオペレーシヨンを送信する。この
情報から、データリンクインターフエイス構成テ
ーブルが構成され得る。

ここに開示されたコンピユータシステムネツト
ワークは、いくつかのUIO（汎用入力出力）ベー
スを有していてもよい。１つのベースは、データ
リンクインターフエイス上のデータリンクプロセ
ツサおよび周辺装置のすべてを含んでいる。個別
的なベースはまた、第１−４図および第１−５図
に示されるように、HDP５００上でメツセージ
レベルインターフエイス（MLI）ポート上で構
成されてもよい。

UIP１００は、メツセージレベルインターフエ
イス上の周辺装置とは直接通信することはできな
い。したがつて、診断および他のメインテナンス
機能を実行するためにUIP１００によつて用いら
れるソフトウエアプログラムおよびフアイルは、
そのデータリンクプロセツサがデータリンクイン
ターフエイス上にある周辺装置上に存在しなけれ
ばならない。

説明されたコンピユータシステムネツトワーク
の電源−アツプは、いくつかの特定の場合を除い
て、一般的にオペレータの介在を要求しないイベ
ントの自動シーケンスである。もしも故障経路が
機能的でなければ（たとえば、システムデイスク
が作動的でなければ）、そのときはシステムを停
止させる他の手段が設けられる。オペレータの介
在を要求するいくつかのオプシヨンは以下のとお
りである： (a) Ｅ−モードプログラム（ローダと呼ばれる）
をローデイングすることを必要とするコールド
スタートまたはクールスタートを実行するため
に必要とされるオペレータの介在； (b) メツセージリンクインターフエイス上でＩ／
Ｏシステムの構成を決定するためにオペレータ
の介在が要求される。…これはまた、
Utiloaderと呼ばれるＥ−モードプログラムの
ローデイングを必要としている； (c) 省略停止ロードユニツトではない停止−ロー
ドユニツトを用いる…これは、他のオペレータ
のマイクロコードのローデイングを実行すると
きにオペレータの介在を必要とする。

Utiloaderおよびローダの双方は、データリン
クインターフエイスに接続された周辺装置上に存
在しなければならないということに注意すべきで
ある。

ユーザインターフエイスプロセツサ診断能力： UIP１００は、Ｉ／Ｏサブシステムのためのい
くつのか診断能力を備えている。UIP１００は、
データリンクインターフエイス上の構成を決定し
て、基本的なインターフエイステストを実行する
ことができる。さらに、UIP１００は、記憶モジ
ユールデイスクおよびプリンタ−テープデータリ
ンクプロセツサ上で自己テストを開始することが
できる。

最後に、UIPは、バロース直接インターフエイ
ス（BDI）、すなわちテストバス機能を介してシ
ステム構成の部分である他のデータリンクプロセ
ツサ上でテストを実行する。

UIP１００（PCC４０を介する）はまた、遠隔
診断のために遠隔サポートセンタ５０ｒにリンク
を提供している。

ユーザインターフエイスプロセツサおよびその
メインテナンスシステムの好ましい実施例が説明
されたが、特許請求の範囲によつて規定されるこ
の開示の概念の中で他の同等の実施例が発展され
てもよい。

【図面の簡単な説明】

第１−１図および第１−２図は、メインテナン
スシステムネツトワークに用いられるユーザイン
ターフエイスプロセツサのブロツク図である。第
１図は、第１−１図および第１−２図の関係を示
す図である。第１−３図，第１−４図，第１−５
図および第１−６図は、ユーザインターフエイス
プロセツモジユールがシステムネツトワークの他
のエレメントにどのように接続してメインテナン
スサブシステムを提供しているかを示すシステム
およびネツトワークの図である。第２図は、ユー
ザインターフエイスプロセツサの直列通信コント
ローラエレメントのブロツク図である。第３Ａ図
および第３Ｂ図は、直列通信コントローラに含ま
れるデータ経路を示すブロツク図である。第３図
は、第３Ａ図および第３Ｂ図の関係を示す図であ
る。第４図は、ユーザインターフエイスプロセツ
サの通信入力／出力ユニツトエレメントのブロツ
ク図である。第５図は、通信入力／出力ユニツト
のポートを示すブロツク図である。第６図は、ポ
ートＣとして指定された通信入力／出力ポートの
ブロツク図である。第７図は、第４図の通信入
力／出力ユニツトのカウンタタイマのブロツク図
である。第８図は、ユーザインターフエイスプロ
セツサの優先割込コントローラ（PRITC）のブ
ロツク図である。第９Ａ図および第９Ｂ図は、デ
ータリンクインターフエイス／上位従属ポートと
して指定されたユニツトのブロツク図である。第
９図は、第９Ａ図および第９Ｂ図の関係を示す図
である。第１０図は、ネツトワークのメインテナ
ンスサブシステムを示すネツトワークブロツク図
である。 図において、３０は主プロセツサ、３２はメモ
リ制御ユニツト、３４は主メモリ、４０はプロセ
ツサインターフエイスカード、５０は電源制御カ
ード、１００はユーザインターフエイスプロセツ
サ、１１０はマイクロプロセツサ、１２０は周辺
インターフエイス、１８０はDLI／HDPコント
ローラ、５００は上位従属ポートを示す。

Claims (1)

1. 【特許請求の範囲】 １ データリンクプロセツサを介して遠隔周辺ユ
   ニツトに接続され、かつ初期設定、テストおよび
   診断オペレーシヨンのためにメインテナンスサブ
   システムにも接続されたホストコンピユータおよ
   びＩ／Ｏサブシステムを含むコンピユータネツト
   ワークにおけるメインテナンスサブシステムであ
   つて、 (a) 前記ホストコンピユータおよびＩ／Ｏサブシ
   ステムに接続されかつ電源制御カードユニツト
   を介する遠隔サービス−診断センタへの接続を
   さらに有するユーザインターフエイスプロセツ
   サ手段を備え、前記インターフエイスプロセツ
   サ手段は、 （a1） コンピユータネツトワークをパワー
   アツプする手段と、 （a2） 前記インターフエイスプロセツサ手
   段内で自己テストオペレーシヨンを開始させ
   る手段と、 （a3） 前記データリンクプロセツサにおい
   て自己テストルーチンを開始させる手段と、 （a4） 遠隔サポート−診断センタへ診断情
   報を伝送しおよび遠隔サポート−診断センタ
   から診断情報を受信する手段と、 （a5） オペレータのデイスプレイ端末上に
   データ、命令および診断情報を表示する手段
   とを含み、 (b) 前記主ホストコンピユータおよび前記Ｉ／Ｏ
   サブシステムに接続され、前記ホストコンピユ
   ータおよびデータリンクプロセツサにデータ転
   送インターフエイスを提供するプロセツサイン
   ターフエイスカードユニツト手段をさらに備
   え、前記プロセツサインターフエイスカードユ
   ニツト手段は、 （b1） データ転送オペレーシヨンのための
   前記主ホストコンピユータに対するインター
   フエイス手段と、 （b1） 与えられた入力信号からもたらされ
   たデータのマルチ−ワードヒストリトレース
   をストアするための手段と、 （b3） オペレーシヨンの分析のために一連
   のイベントを記録するための手段とを含み、 (c) 前記オペレータのデイスプレイ端末は、前記
   インターフエイスプロセツサ手段に接続され
   て、データ、命令および診断情報を表示し、 (d) 前記インターフエイスプロセツサ手段および
   前記遠隔サポート−診断センタに接続された電
   源制御カードユニツト手段をさらに備え、前記
   電源制御カードユニツト手段は、 （d1） 前記遠隔サポートセンタ手段との双
   方向通信を提供するプロトコル回路手段と、 （d2） 前記コンピユータネツトワークにお
   けるいずれの接続されたユニツトをもパワー
   アツプし、またはパワーダウンする命令を実
   効する手段と、 （d3） 前記コンピユータネツトワークにお
   ける接続されたいずれのユニツトの電源モジ
   ユールにおける電源の故障をも検出する手段
   と、 （d4） 前記インターフエイスプロセツサ手
   段へおよび前記遠隔サポート−診断センタへ
   電源のステータス情報を伝送する手段とを含
   み、 (e) 前記電源制御カードユニツト手段および前記
   インターフエイスプロセツサ手段からデータを
   受取る遠隔サポート−診断センタ手段をさらに
   備え、前記診断センタ手段は、 （e1） 前記受信したデータを分析しかつ前記
   インターフエイスプロセツサ手段へ修復命令
   を発生して前記オペレータのデイスプレイ端
   末上に表示する手段を含む、メインテナンス
   サブシステム。 ２ 前記プロセツサインターフエイスカードユニ
   ツト手段は、 (a) イベントアナライザ手段をさらに備え、前記
   イベントアナライザ手段は、 （a1） 選択されたイベントの発生を検出す
   るパターンレジスタ手段と、 （a2） 検出されるべき“Ｎ”個のイベント
   をプログラムするためのカウンタ手段と、 （a3） クロツク信号発生手段に接続されて、
   結果データ信号によつて前記ユーザインター
   フエイスプロセツサ手段に応答する前の、前
   記“Ｎ”個のイベントを記録した後の“Ｍ”
   クロツクの遅延をセツトする遅延手段とを含
   み、前記遅延手段は、 (a) 前記主ホストコンピユータを停止させる手段
   をさらに有し、 (b) 前記ユーザインターフエイスプロセツサ手段
   へのインターフエイス接続手段と、 (c) 前記主ホストコンピユータと前記ユーザイン
   ターフエイスプロセツサ手段との間でコマンド
   および制御信号を転送するための前記主ホスト
   コンピユータに対するホストインターフエイス
   手段とをさらに備え、 (d) 前記クロツク信号発生手段は、前記コンピユ
   ータネツトワーク全体にクロツク信号を供給し
   かつ （d1） クロツク信号を前記ネツトワークに
   伝えるデイストリビユーシヨン手段をさらに
   含む、特許請求の範囲第１項記載のメインテ
   ナンスサブシステム。 ３ 前記プロセツサインターフエイスカードユニ
   ツト手段は、 (a) 前記ユーザインターフエイスプロセツサ手段
   からの命令下に、不完全ビツトを有しているも
   のとして、前記プロセツサインターフエイスカ
   ードユニツト手段によつて、エラー訂正ビツト
   をストアしかつ検出されたどのワードに対して
   もエラー訂正ビツトを供給するエラー訂正制御
   記憶手段をさらに含む、特許請求の範囲第２項
   記載のサブシステム。 ４ 前記プロセツサインターフエイスカードユニ
   ツト手段は、 (a) 前記Ｉ／Ｏサブシステムおよび前記電源制御
   カードユニツト手段上で診断ルーチンを実行す
   るシフトチエインコントローラ手段をさらに含
   む、特許請求の範囲第３項記載のサブシステ
   ム。 ５ (a) 前記ユーザインターフエイスプロセツサ
   手段によつて開始され、内部自己テスト能力を
   有していないデータリンクプロセツサ上でテス
   トオペレーシヨンを実行するメインテナンスカ
   ード手段をさらに備えた、特許請求の範囲第１
   項記載のサブシステム。 ６ (a) 前記Ｉ／Ｏサブシステムにおけるデータ
   リンクプロセツサに接続され、前記ユーザイン
   ターフエイスプロセツサ手段による使用のため
   に初期設定および診断ルーチンをロードするデ
   イスクメモリ手段をさらに備えた、特許請求の
   範囲第１項記載のサブシステム。 ７ 電源のオン／オフ制御とテストおよび診断オ
   ペレーシヨンの初期設定とのためのメインテナン
   スサブシステムを含む複数のデータリンクプロセ
   ツサを介して周辺ユニツトに接続されたＩ／Ｏサ
   ブシステムを備えた主ホストコンピユータを有す
   るコンピユータネツトワークにおけるメインテナ
   ンスサブシステムであつて、 (a) 前記Ｉ／Ｏサブシステムにおける前記主ホス
   トコンピユータおよび前記データリンクプロセ
   ツサへ／および前記主ホストコンピユータおよ
   び前記データリンクプロセツサから直列および
   並列データ転送オペレーシヨンをもたらすメイ
   ンテナンスマイクロプロセツササブシステム手
   段を備え、かつ前記メインテナンスマイクロプ
   ロセツササブシステム手段は、 （a1） 接続された電源制御カード手段を介
   して前記コンピユータネツトワークをパワー
   アツプまたはパワーダウンする手段と、 （a2） 接続されたデータリンクプロセツサ
   においておよび接続されたプロセツサインタ
   ーフエイスカード手段において自己テストル
   ーチンを開始させる手段と、 （a3） 接続されたオペレータのデイスプレ
   イ端末上にテストおよび診断データを表示す
   る手段とを含み、 (b) 前記マイクロプロセツササブシステムを前記
   主ホストコンピユータへ接続するプロセツサイ
   ンターフエイスカード手段と、 (c) 前記メインテナンスマイクロプロセツサ手段
   を自己テスト能力を有するデータリンクプロセ
   ツサへ接続するデータリンクインターフエイス
   バス手段とをさらに備え、 (d) 前記電源制御カード手段は、前記メインテナ
   ンスマイクロプロセツササブシステムを遠隔サ
   ービスセンタに接続し、 (e) 前記マイクロプロセツササブシステムに接続
   されてテストおよびメインテナンスデータを表
   示するオペレータのデイスプレイ端末をさらに
   備えた、メインテナンスサブシステム。 ８ 前記遠隔サービスセンタは、 (a) 診断ルーチンを発生しかつ前記メインテナン
   スマイクロコンピユータシステムへ伝送して前
   記マイクロコンピユータシステムをテストし、
   前記プロセツサインターフエイスカード手段お
   よび前記電源制御カード手段をテストし、さら
   に前記データリンクプロセツサをテストする手
   段と、 (b) データ伝送して故障ユニツトを分離しかつ前
   記オペレータのデイスプレイ端末上にデータを
   表示する手段とを含む、特許請求の範囲第７項
   記載のメインテナンスサブシステム。 ９ (a) 前記マイクロプロセツササブシステムに
   接続されて自己テスト能力を有していないデー
   タリンクプロセツサをテストするメインテナン
   スカード手段をさらに備えた、特許請求の範囲
   第７項記載のサブシステム。 １０ 前記メインテナンスマイクロプロセツササ
   ブシステムは、 (a) 前記遠隔サポートセンタへ通信する前にそれ
   自身のオペレーシヨンを自己テストする手段
   と、 (b) すべてのＩ／Ｏ通信経路の動作可能性をテス
   トしかつ確認する手段とを含む、特許請求の範
   囲第８項記載のメインテナンスサブシステム。 １１ 前記遠隔サービスセンタは、 (a) カードレベルに対して各々のモジユールをテ
   ストしかつ各故障カードユニツトを診断する手
   段と、 (b) 前記マイクロプロセツササブシステムに故障
   カードユニツトの同一性を表示させる手段とを
   含む、特許請求の範囲第８項記載のメインテナ
   ンスサブシステム。 １２ 前記マイクロプロセツササブシステムは、 (a) 自己テストルーチン手段を有するデータリン
   クプロセツサにおいて自己テストルーチンを開
   始させる手段と、 (b) 非自己テストデータリンクプロセツサに接続
   された前記メインテナンスカードユニツトを開
   始させることによつて非自己テストデータリン
   クプロセツサにおける診断テストルーチンを開
   始させる手段とを含む、特許請求の範囲第１０
   項記載のメインテナンスサブシステム。 １３ 前記遠隔サービスセンタは、 (a) 前記データリンクプロセツサに接続された周
   辺ユニツトをテストしかつ診断する手段と、 (b) 診断結果データを前記マイクロプロセツササ
   ブシステムに伝送して前記オペレータのデイス
   プレイ端末上に表示する手段とを含む、特許請
   求の範囲第８項記載のメインテナンスサブシス
   テム。 １４ 前記プロセツサインターフエイスカード手
   段は、 (a) 選択されたプログラムイベントパターンのビ
   ツトから開始するイベントデータのシーケンス
   をストアするヒストリメモリ手段と、 (b) 前記選択されたパターンのビツトが生じたと
   きにカウントシーケンスまたは停止期間を開始
   させるイベントロジツクアナライザ手段とを含
   む、特許請求の範囲第７項記載のメインテナン
   スサブシステム。