JPH04233032A - 乗算器回路とその回路を実施するシステム - Google Patents
乗算器回路とその回路を実施するシステムInfo
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- JPH04233032A JPH04233032A JP3180603A JP18060391A JPH04233032A JP H04233032 A JPH04233032 A JP H04233032A JP 3180603 A JP3180603 A JP 3180603A JP 18060391 A JP18060391 A JP 18060391A JP H04233032 A JPH04233032 A JP H04233032A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は相互接続された複数の行のキャリ
ー保存加算器（ｃａｒｒｙ ｓａｖｅ ａｄｄｅｒ）に
より形成された、「ｍ」ビットの「ａｊ」（０≦ｊ≦ｎ
−１）の第１数Ａに「ｎ」ビットの「ｂｊ 」の第２数
Ｂを乗算する乗算器回路に関連し、各キャリー保存加算
器行は「ｍ」個の計算セルにより形成され、各計算セル
が１ビット全加算器（ｏｎｅ ｂｉｔ ｆｕｌｌ ａｄ
ｄｅｒ）とアンドゲートを具え、該アンドゲートは上記
の計算セルの４個の入力ラインａｊ 、ｂｊ 、Ｓｉｎ
、Ｃｉｎ と、２個の出力ラインＳｏｕｔ、Ｃｏｕｔ
（Ｓが結果、Ｃがキャリーに対応する）に適切に接続さ
れている。
ー保存加算器（ｃａｒｒｙ ｓａｖｅ ａｄｄｅｒ）に
より形成された、「ｍ」ビットの「ａｊ」（０≦ｊ≦ｎ
−１）の第１数Ａに「ｎ」ビットの「ｂｊ 」の第２数
Ｂを乗算する乗算器回路に関連し、各キャリー保存加算
器行は「ｍ」個の計算セルにより形成され、各計算セル
が１ビット全加算器（ｏｎｅ ｂｉｔ ｆｕｌｌ ａｄ
ｄｅｒ）とアンドゲートを具え、該アンドゲートは上記
の計算セルの４個の入力ラインａｊ 、ｂｊ 、Ｓｉｎ
、Ｃｉｎ と、２個の出力ラインＳｏｕｔ、Ｃｏｕｔ
（Ｓが結果、Ｃがキャリーに対応する）に適切に接続さ
れている。
【０００２】
【背景技術】そのような回路は電子工業でよく知られ、
それは一般的に少なくともデータとクロックを実現する
ことを要求する制御システムに接続されている。
それは一般的に少なくともデータとクロックを実現する
ことを要求する制御システムに接続されている。
【０００３】乗算Ａ・Ｂは加算操作Ａ・Ｂ＋Ｙに関連で
き、その場合、回路はＲＳＡのような暗号システムのメ
ッセージの符号化および復号化に特に使用されている。
き、その場合、回路はＲＳＡのような暗号システムのメ
ッセージの符号化および復号化に特に使用されている。
【０００４】既知の乗算器回路は、ランス・エイ・グラ
サー（Ｌａｎｃｅ Ａ． Ｇｌａｓｓｅｒ）とダニエル
・ダブリュウ・ドベルプール（Ｄａｎｉｅｌ Ｗ． Ｄ
ｏｂｂｅｒｐｕｈｌ）の本、「ＶＬＳＩ回路の設計と解
析（Ｔｈｅ ｄｅｓｉｇｎ ａｎｄ ａｎａｌｙｓｉｓ
ｏｆ ＶＬＳＩ ｃｉｒｃｕｉｔ）」、レディング（
Ｒｅａｄｉｎｇ）の「アディソン・ウェズリイ（Ａｄｄ
ｉｓｏｎ−Ｗｅｓｌｅｙ）」、マサチューセッツ（Ｍａ
ｓｓａｃｈｕｓｅｔｔｓ）に開示されている。簡単な乗
算器回路網はその頁５２と５３に記載され、その後でさ
らに詳しい回路が頁５４と５５に記載されているが、し
かしこのタイプの回路の速度と容量は著者自身により説
明された理由によってむしろ制限されている。
サー（Ｌａｎｃｅ Ａ． Ｇｌａｓｓｅｒ）とダニエル
・ダブリュウ・ドベルプール（Ｄａｎｉｅｌ Ｗ． Ｄ
ｏｂｂｅｒｐｕｈｌ）の本、「ＶＬＳＩ回路の設計と解
析（Ｔｈｅ ｄｅｓｉｇｎ ａｎｄ ａｎａｌｙｓｉｓ
ｏｆ ＶＬＳＩ ｃｉｒｃｕｉｔ）」、レディング（
Ｒｅａｄｉｎｇ）の「アディソン・ウェズリイ（Ａｄｄ
ｉｓｏｎ−Ｗｅｓｌｅｙ）」、マサチューセッツ（Ｍａ
ｓｓａｃｈｕｓｅｔｔｓ）に開示されている。簡単な乗
算器回路網はその頁５２と５３に記載され、その後でさ
らに詳しい回路が頁５４と５５に記載されているが、し
かしこのタイプの回路の速度と容量は著者自身により説
明された理由によってむしろ制限されている。
【０００５】
【発明の開示】本発明の目的はスイッチング速度と容量
のレベルの双方に関して何らの欠点のないそのような回
路の効率的かつ経済的な実現を許容することである。
のレベルの双方に関して何らの欠点のないそのような回
路の効率的かつ経済的な実現を許容することである。
【０００６】本発明によると、そのような乗算器回路は
、キャリー保存加算器の上記の最後の行のキャリー出力
ラインＣｏｕｔｉ がフィーバドックループにより上記
の第１のキャリー保存加算器行のキャリー入力 Ｃｉｎ
ｉ にフィーバドックされ、 最小桁位計算セル（ｌｅ
ａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｃａｌｃｕｌａｔｉ
ｎｇ ｃｅｌｌ）（ｉ＝０）の出力を除いて、上記のキ
ャリー保存加算器行の結果出力ライン（ｒｅｓｕｌｔ
ｏｕｔｐｕｔ ｌｉｎｅ）Ｓｏｕｔｉ がフィーバドッ
クループにより上記の第１のキャリー保存加算器行の結
果入力ライン Ｓｉｎｉ−１ にフィーバドックされ、
これらの各フィーバドックラインが遅延レジスタ（ｄｅ
ｌａｙ ｒｅｇｉｓｔｅｒ）を含み、上記のキャリー保
存加算器行の数Ｎが「ｎ」よりかなり少なく、かつ数「
Ａ」が上記の入力ライン「ａｉ 」に存在し、一方、数
「Ｂ」が時分割多重形で上記の入力ライン「ｂｉ 」に
存在する場合に、各Ｎ行の単一最小桁位計算セル（ｉ＝
０）のＮ結果出力ラインＳｏｕｔで時分割多重形で上記
の乗算の結果が得られるようなタイプの初期化および終
了手段が含まれること、を特徴としている。
、キャリー保存加算器の上記の最後の行のキャリー出力
ラインＣｏｕｔｉ がフィーバドックループにより上記
の第１のキャリー保存加算器行のキャリー入力 Ｃｉｎ
ｉ にフィーバドックされ、 最小桁位計算セル（ｌｅ
ａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｃａｌｃｕｌａｔｉ
ｎｇ ｃｅｌｌ）（ｉ＝０）の出力を除いて、上記のキ
ャリー保存加算器行の結果出力ライン（ｒｅｓｕｌｔ
ｏｕｔｐｕｔ ｌｉｎｅ）Ｓｏｕｔｉ がフィーバドッ
クループにより上記の第１のキャリー保存加算器行の結
果入力ライン Ｓｉｎｉ−１ にフィーバドックされ、
これらの各フィーバドックラインが遅延レジスタ（ｄｅ
ｌａｙ ｒｅｇｉｓｔｅｒ）を含み、上記のキャリー保
存加算器行の数Ｎが「ｎ」よりかなり少なく、かつ数「
Ａ」が上記の入力ライン「ａｉ 」に存在し、一方、数
「Ｂ」が時分割多重形で上記の入力ライン「ｂｉ 」に
存在する場合に、各Ｎ行の単一最小桁位計算セル（ｉ＝
０）のＮ結果出力ラインＳｏｕｔで時分割多重形で上記
の乗算の結果が得られるようなタイプの初期化および終
了手段が含まれること、を特徴としている。
【０００７】このように、各クロックパルスにおいて、
「ｍ」ビット数Ａは最小桁位ビットから始めて数ＢのＮ
ビットと乗算され、かつ積Ａ・ＢのＮビットを供給する
。よく知られているように、「ｍ」ビット数（Ａ）と「
ｎ」ビット数（Ｂ）との積それ自身は最大「ｍ＋ｎ」ビ
ットを含み、従って乗算は（ｍ＋ｎ）／Ｎクロックパル
スの後で間違えなく達成されよう。そのような回路は多
分非常に経済的に回路を実現するその簡単性と信頼性に
より特徴付けられている。
「ｍ」ビット数Ａは最小桁位ビットから始めて数ＢのＮ
ビットと乗算され、かつ積Ａ・ＢのＮビットを供給する
。よく知られているように、「ｍ」ビット数（Ａ）と「
ｎ」ビット数（Ｂ）との積それ自身は最大「ｍ＋ｎ」ビ
ットを含み、従って乗算は（ｍ＋ｎ）／Ｎクロックパル
スの後で間違えなく達成されよう。そのような回路は多
分非常に経済的に回路を実現するその簡単性と信頼性に
より特徴付けられている。
【０００８】さらに、数Ａを与え、かつ多重化された形
あるいは連続形で積Ａ・Ｂを復元することは何らの技術
的困難性をもたらさない。乗算は従って規則的な手順で
遂行され、それは制御が容易であり、かつその連続化は
それ自身にフィードバックする同じ回路を繰り返して利
用している。この手順は数の１つ、ここではＡが大きさ
（ｄｉｍｅｎｓｉｏｎ） 「ｍ」を有し、それは現在の
場合ではＢである別の数の大きさ「ｎ」に対して相対的
に小さい。
あるいは連続形で積Ａ・Ｂを復元することは何らの技術
的困難性をもたらさない。乗算は従って規則的な手順で
遂行され、それは制御が容易であり、かつその連続化は
それ自身にフィードバックする同じ回路を繰り返して利
用している。この手順は数の１つ、ここではＡが大きさ
（ｄｉｍｅｎｓｉｏｎ） 「ｍ」を有し、それは現在の
場合ではＢである別の数の大きさ「ｎ」に対して相対的
に小さい。
【０００９】好ましい１実施例において、そのような乗
算回路は、上記の初期化手段が、一方では「０」にセッ
トする第１手段により各キャリー保存加算器行の最大桁
位計算セル（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｃａ
ｌｃｕｌａｔｉｎｇ ｃｅｌｌ）（ｉ＝ｍ−１）の結果
入力ラインＳｉｎ に、他方では「０」にセットする第
２手段により、遅延レジスタに蓄積された値にかかわら
ずすべての上記のフィーバドックラインに構成され、上
記の第２手段が計算操作の初期化の間にのみ活性化され
ることを特徴としている。
算回路は、上記の初期化手段が、一方では「０」にセッ
トする第１手段により各キャリー保存加算器行の最大桁
位計算セル（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｃａ
ｌｃｕｌａｔｉｎｇ ｃｅｌｌ）（ｉ＝ｍ−１）の結果
入力ラインＳｉｎ に、他方では「０」にセットする第
２手段により、遅延レジスタに蓄積された値にかかわら
ずすべての上記のフィーバドックラインに構成され、上
記の第２手段が計算操作の初期化の間にのみ活性化され
ることを特徴としている。
【００１０】計算の初期化の活性は適当な第１位置に回
路のいくつかの要素を調整するその目的を通常有してい
るリセット指令（ＲＥＳＥＴ ｃｏｍｍａｎｄ） によ
り実行される。
路のいくつかの要素を調整するその目的を通常有してい
るリセット指令（ＲＥＳＥＴ ｃｏｍｍａｎｄ） によ
り実行される。
【００１１】計算の連続化原理の実施は好ましい１実施
例で良好に使用でき、それはこの回路が「ｐ」ビット「
ｙｋ 」（０≦ｋ≦ｐ−１）の第３数Ｙを上記の乗算結
果にビットシーケンシャルに加算するよう接続されてい
る「ｚ」１ビット全加算器の列（ｃｏｌｕｍｎ）により
構成された加算器（リップルキャリー加算器）をさらに
含み、上記の数Ｙは時分割多重形で備えられ、かつ列の
「ｚ」番目の加算器のキャリー出力ラインＣｏｕｔが列
の第１加算器のキャリー入力ラインにフィーバドックさ
れ、このラインが上記の先行フィーバドックラインに類
似していることを特に特徴としている。
例で良好に使用でき、それはこの回路が「ｐ」ビット「
ｙｋ 」（０≦ｋ≦ｐ−１）の第３数Ｙを上記の乗算結
果にビットシーケンシャルに加算するよう接続されてい
る「ｚ」１ビット全加算器の列（ｃｏｌｕｍｎ）により
構成された加算器（リップルキャリー加算器）をさらに
含み、上記の数Ｙは時分割多重形で備えられ、かつ列の
「ｚ」番目の加算器のキャリー出力ラインＣｏｕｔが列
の第１加算器のキャリー入力ラインにフィーバドックさ
れ、このラインが上記の先行フィーバドックラインに類
似していることを特に特徴としている。
【００１２】このように、この回路は非常に経済的な手
段により演算Ａ・Ｂ＋Ｙを実行する。その実現のために
、数「ｚ」は≧Ｎであることが好ましいが、しかし「ｐ
」が非常に大きい場合に要求されるクロックパルスの数
を与えることができるなら、数「ｐ」は「ｍ」と「ｎ」
に対して任意の値を有することができる。
段により演算Ａ・Ｂ＋Ｙを実行する。その実現のために
、数「ｚ」は≧Ｎであることが好ましいが、しかし「ｐ
」が非常に大きい場合に要求されるクロックパルスの数
を与えることができるなら、数「ｐ」は「ｍ」と「ｎ」
に対して任意の値を有することができる。
【００１３】数「ｚ」は「Ｎ」に等しく、かつ数「ｐ」
が「ｎ」に等しいことが好ましい。このようにして、回
路は連続的に簡単かつ規則正しい構造であり続け、かつ
クロックパルスの数はこの場合に結果が「ｍ＋ｎ」ビッ
ト以下で再び形成されることが知られているという理由
で不変のままに留まる。ｎ／Ｎクロックパルスの後で、
数ＢとＹは少なくとも回路に印加され、かつ上記の計算
終了手段が残りのクロックパルスの間に入力「ｂｊ 」
と「ｙｋ 」を「０」に調整する手段により構成される
という利点がある。
が「ｎ」に等しいことが好ましい。このようにして、回
路は連続的に簡単かつ規則正しい構造であり続け、かつ
クロックパルスの数はこの場合に結果が「ｍ＋ｎ」ビッ
ト以下で再び形成されることが知られているという理由
で不変のままに留まる。ｎ／Ｎクロックパルスの後で、
数ＢとＹは少なくとも回路に印加され、かつ上記の計算
終了手段が残りのクロックパルスの間に入力「ｂｊ 」
と「ｙｋ 」を「０」に調整する手段により構成される
という利点がある。
【００１４】この回路の改良は、加算器に向かう乗算器
のＮ結果出力ラインＳｏｕｔが、ビット「ｙｋ 」のフ
ィードフォアワードが遅延され、加算パフォーマンスが
乗算パフォーマンスに対して遅延をもって実行されるよ
うなタイプの遅延レジスタを備えることを特徴としてい
る。
のＮ結果出力ラインＳｏｕｔが、ビット「ｙｋ 」のフ
ィードフォアワードが遅延され、加算パフォーマンスが
乗算パフォーマンスに対して遅延をもって実行されるよ
うなタイプの遅延レジスタを備えることを特徴としてい
る。
【００１５】このデバイスは、計算を緩和（ｓｌａｃｋ
） するのではなく、回路に数Ｂを連続的に印加し、か
つその後でしばしばデータ転送の観点で有利な数Ｙを印
加することを可能とする。
） するのではなく、回路に数Ｂを連続的に印加し、か
つその後でしばしばデータ転送の観点で有利な数Ｙを印
加することを可能とする。
【００１６】乗算器回路は「ｎ」が正確に「Ｎ」の倍数
である場合に特に簡単に実現される。そうでない場合に
、選択的に短絡する手段により計算回路を与え、それに
数Ｂおよび／またはＹの入力データのどんなビットも印
加しないことで十分である。
である場合に特に簡単に実現される。そうでない場合に
、選択的に短絡する手段により計算回路を与え、それに
数Ｂおよび／またはＹの入力データのどんなビットも印
加しないことで十分である。
【００１７】例えば、もし「Ｎ」が３に等しく、「ｎ」
が８に等しいなら、数Ｂ（数Ｙもまた）は３クロックパ
ルスで供給され、その最初のものはビット０，１，２を
持ち、第２のものはビット３，４，５を持ち、第３のも
のはビット６，７を持つ。第３クロックパルスの間に、
第３（そしてＮ＝３であるから最後のもの）キャリー保
存加算器行は第２キャリー保存加算器行が第１加算器に
フィードバックされるように短絡されなくてはならない
。
が８に等しいなら、数Ｂ（数Ｙもまた）は３クロックパ
ルスで供給され、その最初のものはビット０，１，２を
持ち、第２のものはビット３，４，５を持ち、第３のも
のはビット６，７を持つ。第３クロックパルスの間に、
第３（そしてＮ＝３であるから最後のもの）キャリー保
存加算器行は第２キャリー保存加算器行が第１加算器に
フィードバックされるように短絡されなくてはならない
。
【００１８】そのような装置は計算手順の特殊な進行を
許容し、実際に、好ましい実施例は、３キャリー保存加
算器行（Ｎ＝３）を含み、かつ一定である数Ａを蓄積す
る第１蓄積レジスタ、８ビットの連続部分で数Ｂを蓄積
する第２の８ビットレジスタ、８ビットの連続部分で数
Ｙを蓄積する第３の８ビットレジスタ、８ビットの連続
部分で結果Ｒを蓄積する第４の８ビット蓄積レジスタ、
および上記の第２，第３，第４レジスタと、回路の対応
ラインの間で３ビット、別の３ビットおよび最後の２ビ
ット（３＋３＋２＝８）をそれぞれ連続して受信する連
続供給手段および逆多重化手段（ｄｅｍｕｌｔｉｐｌｅ
ｘｉｎｇ ｍｅａｎｓ）を含むことを特徴としている。
許容し、実際に、好ましい実施例は、３キャリー保存加
算器行（Ｎ＝３）を含み、かつ一定である数Ａを蓄積す
る第１蓄積レジスタ、８ビットの連続部分で数Ｂを蓄積
する第２の８ビットレジスタ、８ビットの連続部分で数
Ｙを蓄積する第３の８ビットレジスタ、８ビットの連続
部分で結果Ｒを蓄積する第４の８ビット蓄積レジスタ、
および上記の第２，第３，第４レジスタと、回路の対応
ラインの間で３ビット、別の３ビットおよび最後の２ビ
ット（３＋３＋２＝８）をそれぞれ連続して受信する連
続供給手段および逆多重化手段（ｄｅｍｕｌｔｉｐｌｅ
ｘｉｎｇ ｍｅａｎｓ）を含むことを特徴としている。
【００１９】計算手順は３クロックパルスの期間、すな
わち遅延同期を伴う − Ｂの８ビットを供給する１パルス、− Ｙの８
ビットを供給する１パルス、− Ｒの８ビットを収集
する１パルス、を有する繰り返しサイクルに基づいてデ
ータの供給と結合され、回路はまたＢとＹのビット０，
１，２から、その後で３，４，５から、そして最後に６
，７から、Ａ・ＢとＲの計算に３クロックパルスを使用
し、Ｒの８ビットは０，１，２、その後で３，４，５、
そして最後に６，７の順序で得ることができ、従って演
算サイクルに空き時間は存在しない。
わち遅延同期を伴う − Ｂの８ビットを供給する１パルス、− Ｙの８
ビットを供給する１パルス、− Ｒの８ビットを収集
する１パルス、を有する繰り返しサイクルに基づいてデ
ータの供給と結合され、回路はまたＢとＹのビット０，
１，２から、その後で３，４，５から、そして最後に６
，７から、Ａ・ＢとＲの計算に３クロックパルスを使用
し、Ｒの８ビットは０，１，２、その後で３，４，５、
そして最後に６，７の順序で得ることができ、従って演
算サイクルに空き時間は存在しない。
【００２０】そのような乗算器回路は明らかに大規模の
処理を意図し、かつ計算Ｒ＝Ａ・Ｂ＋Ｙの好ましい実施
例は、Ａが３２ビット（ｍ＝３２）を具え、ＢとＹが５
１２ ビット（ｐ＝ｎ＝５１２ ）を具え、Ｒが５４４
ビット（ｐ＋ｍ＝５４４ ）を具え、上記の回路がデ
ータＡ，Ｂ，Ｙ，Ｒを運ぶ８ビットデータバスに接続さ
れ、全計算手順が、− 数Ａを記録する４クロックパ
ルスの期間を有する初段（８×４＝３２）、− １９
２ クロックパルス、すなわちＢとＹを与え、かつＲの
５０４ の第１ビットを回復するために８で割られた３
倍の５１２ の期間を有する動作段、− Ｒの４０個
の最後のビットを回復する１５クロックパルス期間、す
なわち全計算に対して全体で（４＋１９２ ＋１５＝）
２１１ クロックパルスを有する最終段、を含むことを
特徴としている。
処理を意図し、かつ計算Ｒ＝Ａ・Ｂ＋Ｙの好ましい実施
例は、Ａが３２ビット（ｍ＝３２）を具え、ＢとＹが５
１２ ビット（ｐ＝ｎ＝５１２ ）を具え、Ｒが５４４
ビット（ｐ＋ｍ＝５４４ ）を具え、上記の回路がデ
ータＡ，Ｂ，Ｙ，Ｒを運ぶ８ビットデータバスに接続さ
れ、全計算手順が、− 数Ａを記録する４クロックパ
ルスの期間を有する初段（８×４＝３２）、− １９
２ クロックパルス、すなわちＢとＹを与え、かつＲの
５０４ の第１ビットを回復するために８で割られた３
倍の５１２ の期間を有する動作段、− Ｒの４０個
の最後のビットを回復する１５クロックパルス期間、す
なわち全計算に対して全体で（４＋１９２ ＋１５＝）
２１１ クロックパルスを有する最終段、を含むことを
特徴としている。
【００２１】そのような回路は特にＲＡＳとして知られ
ている暗号アルゴリズムを計算するシステムを実現する
よう意図された計算システムに挿入するのに特に適して
いる。
ている暗号アルゴリズムを計算するシステムを実現する
よう意図された計算システムに挿入するのに特に適して
いる。
【００２２】本発明といかにしてそれが実現できるかは
添付図面を参照して非限定的な実例により与えられる以
下の説明からより良く理解されよう。
添付図面を参照して非限定的な実例により与えられる以
下の説明からより良く理解されよう。
【００２３】
【実施例】図１は１ビット全加算器と、前記の文献の頁
５３から既知の態様でセルの６入出力、すなわち−
ａｊ とｂｊ ：それぞれ数Ａと数Ｂの１ビットの入力
ライン、 − Ｃｉｎ ：キャリーインライン、− Ｓｉｎ
：和インライン、 − Ｃｏｕｔ：キャリーアウトライン、− Ｓｏｕ
ｔ：和アウトライン、に接続されるアンドゲート（ＰＥ
）とを含む計算セル（ＣＥＬＣＡＬ） を示している。
５３から既知の態様でセルの６入出力、すなわち−
ａｊ とｂｊ ：それぞれ数Ａと数Ｂの１ビットの入力
ライン、 − Ｃｉｎ ：キャリーインライン、− Ｓｉｎ
：和インライン、 − Ｃｏｕｔ：キャリーアウトライン、− Ｓｏｕ
ｔ：和アウトライン、に接続されるアンドゲート（ＰＥ
）とを含む計算セル（ＣＥＬＣＡＬ） を示している。
【００２４】一方ではキャリー保存加算器行を形成する
よう「キャリー保存加算器」モードに従って計算セル行
を相互接続することにより、他方では引用文献の頁５５
の図１．７６に示されたようなキャリー保存加算器のい
くつかの重畳された行を相互接続することにより乗算器
回路を実現することがまた知られている。
よう「キャリー保存加算器」モードに従って計算セル行
を相互接続することにより、他方では引用文献の頁５５
の図１．７６に示されたようなキャリー保存加算器のい
くつかの重畳された行を相互接続することにより乗算器
回路を実現することがまた知られている。
【００２５】図２は本発明による乗算器をその右側の部
分に示している。それは計算セル００， ０１， ０２
， ０３により構成されたキャリー保存加算器の第１行
、計算セル１０， １１， １２， １３により構成さ
れたキャリー保存加算器の第２行および第３計算セル２
０， ２１， ２２， ２３を含んでいる。すべての計
算セルはお互いに、かつ図１のものに等しく、さらに、
６入出力ラインはそれぞれ同じ位置にある。例えば各行
はここでは４セル（ｍ＝４）を具えるが、しかしこれは
図面が明らかに繰り返しているようには限定的ではなく
、ここでＮ＝３である加算器行の数に適用される。
分に示している。それは計算セル００， ０１， ０２
， ０３により構成されたキャリー保存加算器の第１行
、計算セル１０， １１， １２， １３により構成さ
れたキャリー保存加算器の第２行および第３計算セル２
０， ２１， ２２， ２３を含んでいる。すべての計
算セルはお互いに、かつ図１のものに等しく、さらに、
６入出力ラインはそれぞれ同じ位置にある。例えば各行
はここでは４セル（ｍ＝４）を具えるが、しかしこれは
図面が明らかに繰り返しているようには限定的ではなく
、ここでＮ＝３である加算器行の数に適用される。
【００２６】図２の右側部分は、クレーム１で特徴付け
られた要素を含む図５をもっと簡単な形で例示し、すな
わち − 最後の行のキャリー出力ライン（Ｃｏｕｔ２０，
Ｃｏｕｔ２１， Ｃｏｕｔ２２， Ｃｏｕｔ２３）が
遅延レジスタ（ＲＣ０， Ｒｄ１， ＲＣ２， ＲＣ３
）を介して第１行（Ｃｉｎ００， Ｃｉｎ０１， Ｃｉ
ｎ０３，Ｃｉｎ０３）の各キャリー入力ラインにフィー
ドバックされ、− 最小桁位セルＳｏｕｔ２０の出力
を除いた第１行の各結果出力ラインＳｏｕｔ（Ｓｏｕｔ
２１， Ｓｏｕｔ２２， Ｓｏｕｔ２３）は遅延レジス
タ（ＲＳ１， ＲＳ２， ＲＳ３）を介して結果入力ラ
イン（Ｓｉｎ００， Ｓｉｎ０１， Ｓｉｎ０２）にフ
ィードバックされているもの、を例示している。
られた要素を含む図５をもっと簡単な形で例示し、すな
わち − 最後の行のキャリー出力ライン（Ｃｏｕｔ２０，
Ｃｏｕｔ２１， Ｃｏｕｔ２２， Ｃｏｕｔ２３）が
遅延レジスタ（ＲＣ０， Ｒｄ１， ＲＣ２， ＲＣ３
）を介して第１行（Ｃｉｎ００， Ｃｉｎ０１， Ｃｉ
ｎ０３，Ｃｉｎ０３）の各キャリー入力ラインにフィー
ドバックされ、− 最小桁位セルＳｏｕｔ２０の出力
を除いた第１行の各結果出力ラインＳｏｕｔ（Ｓｏｕｔ
２１， Ｓｏｕｔ２２， Ｓｏｕｔ２３）は遅延レジス
タ（ＲＳ１， ＲＳ２， ＲＳ３）を介して結果入力ラ
イン（Ｓｉｎ００， Ｓｉｎ０１， Ｓｉｎ０２）にフ
ィードバックされているもの、を例示している。
【００２７】そのような回路により、３個の出力Ｓｏｕ
ｔ００， Ｓｏｕｔ１０， Ｓｏｕｔ２０で利用可能な
ある大きさの結果（ｍ＋ｎ）を得るために任意の大きさ
の数Ｂによって４ビット数Ａを乗算することは可能であ
る。それを行うために、３ビットパケットでお互いに観
測された結果を得るためにラインｂｊ ，ｂｊ＋１ ，
ｂｊ＋２ の３個の連続ビットのパケットに数Ｂを備え
ることで十分である。各クロックパルスで、Ｂの３ビッ
トが処理され、かつ３個の結果ビットが得られ、引き続
いて全計算はｍ＋ｎ／３クロックパルスを必要とし、Ｂ
のすべてのビットが供給される場合に計算の最後のステ
ップの後で入力ｂが明らかに「０」を与えられ、かつ回
路がいくつかのキャリーの処理、さらに特定すると遅延
レジスタを持つフィードバックラインを介して運ばれる
キャリーの処理を終了する。
ｔ００， Ｓｏｕｔ１０， Ｓｏｕｔ２０で利用可能な
ある大きさの結果（ｍ＋ｎ）を得るために任意の大きさ
の数Ｂによって４ビット数Ａを乗算することは可能であ
る。それを行うために、３ビットパケットでお互いに観
測された結果を得るためにラインｂｊ ，ｂｊ＋１ ，
ｂｊ＋２ の３個の連続ビットのパケットに数Ｂを備え
ることで十分である。各クロックパルスで、Ｂの３ビッ
トが処理され、かつ３個の結果ビットが得られ、引き続
いて全計算はｍ＋ｎ／３クロックパルスを必要とし、Ｂ
のすべてのビットが供給される場合に計算の最後のステ
ップの後で入力ｂが明らかに「０」を与えられ、かつ回
路がいくつかのキャリーの処理、さらに特定すると遅延
レジスタを持つフィードバックラインを介して運ばれる
キャリーの処理を終了する。
【００２８】実際には、初期化手段を使用して回路の初
期条件を保証するよう考慮しなければならない。これら
の手段は図６に示されているが、それはまた図２に部分
的に示されている。計算セル０３， １３， ２３はそ
の結果入力ラインＳｉｎ０３ ，Ｓｉｎ１３ ，Ｓｉｎ
２３ に「０」を固定的に供給する。その上、遅延回路
の後に直列に配設されたすべてのフィードバックライン
は２入力を有するアンドゲート（ＥＣ０， ＥＣ１，
ＥＣ３ およびＥＳ１， ＥＳ２， ＥＳ３）を含み、
アンドゲートの第２入力は計算動作の第１クロックパル
スの受信の場合にのみ「０」にセットされる初期化指令
（ＲＥＳＥＴ）に接続されている。このように開始条件
は満足されるが、しかし別の実施例も同じ目的を達成す
るものと考えられる。
期条件を保証するよう考慮しなければならない。これら
の手段は図６に示されているが、それはまた図２に部分
的に示されている。計算セル０３， １３， ２３はそ
の結果入力ラインＳｉｎ０３ ，Ｓｉｎ１３ ，Ｓｉｎ
２３ に「０」を固定的に供給する。その上、遅延回路
の後に直列に配設されたすべてのフィードバックライン
は２入力を有するアンドゲート（ＥＣ０， ＥＣ１，
ＥＣ３ およびＥＳ１， ＥＳ２， ＥＳ３）を含み、
アンドゲートの第２入力は計算動作の第１クロックパル
スの受信の場合にのみ「０」にセットされる初期化指令
（ＲＥＳＥＴ）に接続されている。このように開始条件
は満足されるが、しかし別の実施例も同じ目的を達成す
るものと考えられる。
【００２９】そのような回路の動作原理は数Ａの大きさ
か、あるいは数Ｂの大きさのいずれかに依存し、キャリ
ー保存加算器の数（Ｎ）は重要ではなく、それは数ｍ，
ｎおよびＮが別の判定規準の関数として任意に選択でき
ることを意味しているのは明らかであろう。乗算回路は
明らか完全に規則的であり、すべての方向で反復回路網
であり、従ってそれは集積回路技術、さらに特定すると
いわゆるＶＬＳＩ−ＣＭＯＳ 技術に従って容易にかつ
経済的に実現できることは明らかであろう。
か、あるいは数Ｂの大きさのいずれかに依存し、キャリ
ー保存加算器の数（Ｎ）は重要ではなく、それは数ｍ，
ｎおよびＮが別の判定規準の関数として任意に選択でき
ることを意味しているのは明らかであろう。乗算回路は
明らか完全に規則的であり、すべての方向で反復回路網
であり、従ってそれは集積回路技術、さらに特定すると
いわゆるＶＬＳＩ−ＣＭＯＳ 技術に従って容易にかつ
経済的に実現できることは明らかであろう。
【００３０】この場合、あり得るただ１つの制限は漂遊
キャパシタンス問題のあるラインａｊ ，ｂｊ の長さ
、あるいはフィードバックラインの長さであろう。従っ
てこの回路は特に任意の大きさの数Ｂ、および各キャリ
ー保存加算器の長さが技術的可能性に関して比例しない
ようなあまり長くない長さのＡに適応される。
キャパシタンス問題のあるラインａｊ ，ｂｊ の長さ
、あるいはフィードバックラインの長さであろう。従っ
てこの回路は特に任意の大きさの数Ｂ、および各キャリ
ー保存加算器の長さが技術的可能性に関して比例しない
ようなあまり長くない長さのＡに適応される。
【００３１】ある種の使用に際して、乗算器回路が「ｐ
」ビット「ｙｋ 」 （０≦ｋ≦ｐ−１）を含む数Ｙを
追加すること、すなわちＲ＝Ａ・Ｂ＋Ｙを実行すること
は有用である。
」ビット「ｙｋ 」 （０≦ｋ≦ｐ−１）を含む数Ｙを
追加すること、すなわちＲ＝Ａ・Ｂ＋Ｙを実行すること
は有用である。
【００３２】図２の部分図である図７に示された回路は
、そのような計算を行い、同時に数Ｙのビットｙｋ の
同じ多重化された表現を使用するよう設計されており、
それは「ｚ」１ビット全加算器ＯＢＦＡ０， ＯＢＦＡ
１， ＯＢＦＡ２ （図７では「３」（ｚ＝３）が存在
するが、これはたとえ等式ｚ＝Ｎが回路の技術的実現の
規則性に好ましくてもそれは絶対条件ではない）により
乗算Ａ・Ｂの結果に加算される。回路実現の規則性はま
た加算器ＯＢＦＡｚ が図１に示されたように各計算セ
ルの加算器ＯＢＦＡに技術的に等しいという事実により
保証されている。
、そのような計算を行い、同時に数Ｙのビットｙｋ の
同じ多重化された表現を使用するよう設計されており、
それは「ｚ」１ビット全加算器ＯＢＦＡ０， ＯＢＦＡ
１， ＯＢＦＡ２ （図７では「３」（ｚ＝３）が存在
するが、これはたとえ等式ｚ＝Ｎが回路の技術的実現の
規則性に好ましくてもそれは絶対条件ではない）により
乗算Ａ・Ｂの結果に加算される。回路実現の規則性はま
た加算器ＯＢＦＡｚ が図１に示されたように各計算セ
ルの加算器ＯＢＦＡに技術的に等しいという事実により
保証されている。
【００３３】加算器は既に述べたような態様で同様に動
作し、かつ接続される。さらに特定すると、最後の加算
器ＯＢＦＡ２ のキャリー出力ラインＣｏｕｔＡ２は遅
延レジスタＲＣＡ および初期化ゲートＥＡを介して第
１加算器ＯＢＦＡ０ のキャリー入力ラインＣｉｎＡ０
にフィードバックされる。演算Ｒ＝Ａ・Ｂ＋Ｙの結果
は同じ桁位のビット「ｂｊ 」と「ｋｐ 」が回路に印
加される場合に各加算器ＯＢＦＡ０， ＯＢＦＡ１，
ＯＢＦＡ２ の結果出力ラインＳｏｕｔに多重化された
形で利用可能となる。
作し、かつ接続される。さらに特定すると、最後の加算
器ＯＢＦＡ２ のキャリー出力ラインＣｏｕｔＡ２は遅
延レジスタＲＣＡ および初期化ゲートＥＡを介して第
１加算器ＯＢＦＡ０ のキャリー入力ラインＣｉｎＡ０
にフィードバックされる。演算Ｒ＝Ａ・Ｂ＋Ｙの結果
は同じ桁位のビット「ｂｊ 」と「ｋｐ 」が回路に印
加される場合に各加算器ＯＢＦＡ０， ＯＢＦＡ１，
ＯＢＦＡ２ の結果出力ラインＳｏｕｔに多重化された
形で利用可能となる。
【００３４】図８において、この回路は再び図２の部分
図である。図７と比較すると、遅延レジスタＲＳ０，
ＲＳ１， ＲＳ２ のみが乗算操作と加算操作の間に付
加される。これらのレジスタの付加は乗算および加算操
作が時間的に１クロックパルスの遅延をもって実行され
るという効果を有している。そこで、Ｙのビット０（ｊ
−３），１（ｊ−２），２（ｊ−１）が加算器に印加さ
れる時点で、Ｂのビット３（ｊ）， ４（ｊ＋１），
５（ｊ＋２）が乗算に印加される。回路の適当な初期化
では、遅延レジスタＲＲはまたゲートＡＥに作用するラ
インＲＥＳＥＴ に付加される。この遅延対時間のこの
パフォーマンスの技術的重要性は図２と図３を結合した
好ましい実施例の動作モードの記述から明らかになろう
。
図である。図７と比較すると、遅延レジスタＲＳ０，
ＲＳ１， ＲＳ２ のみが乗算操作と加算操作の間に付
加される。これらのレジスタの付加は乗算および加算操
作が時間的に１クロックパルスの遅延をもって実行され
るという効果を有している。そこで、Ｙのビット０（ｊ
−３），１（ｊ−２），２（ｊ−１）が加算器に印加さ
れる時点で、Ｂのビット３（ｊ）， ４（ｊ＋１），
５（ｊ＋２）が乗算に印加される。回路の適当な初期化
では、遅延レジスタＲＲはまたゲートＡＥに作用するラ
インＲＥＳＥＴ に付加される。この遅延対時間のこの
パフォーマンスの技術的重要性は図２と図３を結合した
好ましい実施例の動作モードの記述から明らかになろう
。
【００３５】図３は図２に示された回路（ＣＵＩＴ）が
挿入されているシステムを示している。図２は簡単化の
ために数Ａの４ビットラインのみを含んでいるが、しか
し３２ビットの数Ａに拡張することは何らの困難性もも
たらさない。
挿入されているシステムを示している。図２は簡単化の
ために数Ａの４ビットラインのみを含んでいるが、しか
し３２ビットの数Ａに拡張することは何らの困難性もも
たらさない。
【００３６】例えばタイプＲＳＡ のメッセージ符号化
システムは図３に示されていない制御システムを具え、
それはバスを介して通信する特定要素にある種の計算を
行なわせる。
システムは図３に示されていない制御システムを具え、
それはバスを介して通信する特定要素にある種の計算を
行なわせる。
【００３７】図３において、８ビットバス（ＢＵＳ）が
バスと計算回路（ＣＵＩＴ）の間の介在手段（ｉｎｔｅ
ｒｐｏｓｅｄ ｍｅａｎｓ）と共に示されている。どう
してこれらの介在手段が技術が許す限り計算回路として
同じチップに備えられないか理由は明らかに存在しない
。これらの介在手段は基本的には４個のレジスタ、２個
のマルチプレクサ、および１個のディマルチプレクサか
ら形成されている。
バスと計算回路（ＣＵＩＴ）の間の介在手段（ｉｎｔｅ
ｒｐｏｓｅｄ ｍｅａｎｓ）と共に示されている。どう
してこれらの介在手段が技術が許す限り計算回路として
同じチップに備えられないか理由は明らかに存在しない
。これらの介在手段は基本的には４個のレジスタ、２個
のマルチプレクサ、および１個のディマルチプレクサか
ら形成されている。
【００３８】第１蓄積レジスタ（ＲＥＧＡ）は数Ａ（こ
の図ではそれは限定的ではない３２ビットを含む）を蓄
積し、かつ数Ａがバスによって伝送されるや否や回路（
ＣＵＩＴ）の入力接続ライン（ａ０ ，．．． ，ａｉ
，．．． ａ３１） を固定的に供給することができ
る。この伝送は８ビットバスを持つ４クロックパルスを
必要とする。
の図ではそれは限定的ではない３２ビットを含む）を蓄
積し、かつ数Ａがバスによって伝送されるや否や回路（
ＣＵＩＴ）の入力接続ライン（ａ０ ，．．． ，ａｉ
，．．． ａ３１） を固定的に供給することができ
る。この伝送は８ビットバスを持つ４クロックパルスを
必要とする。
【００３９】第２蓄積レジスタ（ＲＥＧＢ）は数Ｂを蓄
積するが、しかし前に既に広く記載された各入力ｂｊ
，ｂｊ＋１ ，ｂｊ＋２ に接続された３個の１ワイヤ
ライン（ｂ０３６， ｂ１４７， ｂ２５Ｅ）を介して
回路（ＣＵＩＴ）に接続された第１マルチプレクサ（Ｍ
ＵＸＢ）に印加される８ビットづつを蓄積するのみであ
る。このマルチプレクサは第１クロックパルスからレジ
スタＲＥＧＢの内容の最初の３ビット「ｂ０ 」，「ｂ
１ 」，「ｂ２ 」それぞれを上記の３個の１ワイヤラ
インに印加し、同様な態様で第２クロックパルスから引
き続くビット「ｂ３ 」，「ｂ４ 」，「ｂ５ 」を、
第３クロックパルスから２個の最終ビット「ｂ６ 」，
「ｂ７ 」を接続ラインｂ０３６ ，ｂ１４７ に印加
するよう配設され、第３クロックパルスからラインｂ２
５Ｅ に存在する信号を印加することは後で明らかにな
るように何らの重要性もない。
積するが、しかし前に既に広く記載された各入力ｂｊ
，ｂｊ＋１ ，ｂｊ＋２ に接続された３個の１ワイヤ
ライン（ｂ０３６， ｂ１４７， ｂ２５Ｅ）を介して
回路（ＣＵＩＴ）に接続された第１マルチプレクサ（Ｍ
ＵＸＢ）に印加される８ビットづつを蓄積するのみであ
る。このマルチプレクサは第１クロックパルスからレジ
スタＲＥＧＢの内容の最初の３ビット「ｂ０ 」，「ｂ
１ 」，「ｂ２ 」それぞれを上記の３個の１ワイヤラ
インに印加し、同様な態様で第２クロックパルスから引
き続くビット「ｂ３ 」，「ｂ４ 」，「ｂ５ 」を、
第３クロックパルスから２個の最終ビット「ｂ６ 」，
「ｂ７ 」を接続ラインｂ０３６ ，ｂ１４７ に印加
するよう配設され、第３クロックパルスからラインｂ２
５Ｅ に存在する信号を印加することは後で明らかにな
るように何らの重要性もない。
【００４０】第３蓄積レジスタ（ＲＥＧＹ）は数Ｙを蓄
積するが、しかしそれは各加算器入力に既に広く記載さ
れたような態様で接続された３個の１ワイヤ接続線（ｙ
０３６ ，ｙ１４７ ，ｙ２５Ｅ ）にわたって回路（
ＣＵＩＴ）に接続された第２マルチプレクサ（ＭＵＸＹ
）に印加される８ビットづつのみである。ＲＥＧＹとＭ
ＵＸＹの動作モードはＲＥＧＢとＭＵＸＢの動作モード
と同一であることは既に理解されよう。
積するが、しかしそれは各加算器入力に既に広く記載さ
れたような態様で接続された３個の１ワイヤ接続線（ｙ
０３６ ，ｙ１４７ ，ｙ２５Ｅ ）にわたって回路（
ＣＵＩＴ）に接続された第２マルチプレクサ（ＭＵＸＹ
）に印加される８ビットづつのみである。ＲＥＧＹとＭ
ＵＸＹの動作モードはＲＥＧＢとＭＵＸＢの動作モード
と同一であることは既に理解されよう。
【００４１】第４レジスタ（ＲＥＧＲ）は数Ｒを蓄積す
るが、しかしそれは加算器の各結果出力に接続された３
個の１ワイヤライン（ｒ０３６ ，ｒ１４７ ，ｒ２５
Ｅ ）を介して回路（ＣＵＩＴ）に接続されたデマルチ
プレクサ（ＭＵＸＲ）により供給される８ビットづつの
みである。ここで、デマルチプレクサ（ＭＵＸＲ）は逆
向きに動作するが、しかし動作モードは再び同じである
。
るが、しかしそれは加算器の各結果出力に接続された３
個の１ワイヤライン（ｒ０３６ ，ｒ１４７ ，ｒ２５
Ｅ ）を介して回路（ＣＵＩＴ）に接続されたデマルチ
プレクサ（ＭＵＸＲ）により供給される８ビットづつの
みである。ここで、デマルチプレクサ（ＭＵＸＲ）は逆
向きに動作するが、しかし動作モードは再び同じである
。
【００４２】２個のマルチプレクサとデマルチプレクサ
はコントローラＣＲＴにより発生された２個の指令の制
御の下で動作する。第１指令（ＣＫ２）は第２クロック
パルス、従ってビット３，４，５が処理されることを示
している。第２指令（２０３）は「２」ビットあるいは
「３」ビットが処理されることを示している。従ってこ
れら２つの指令の結合は３つのパルスの内でどのクロッ
クパルスが活性であるかを固定的に示し、２つのビット
が第３クロックパルスから先まで処理されないことが理
解される。加算器は遅延して乗算に作用するから、２つ
の制御ラインは各々ＭＵＸＢとＭＵＸＹの間に遅延レジ
スタ（ＲＭＵＸ１， ＲＭＩＸ２）を含んでいる。
はコントローラＣＲＴにより発生された２個の指令の制
御の下で動作する。第１指令（ＣＫ２）は第２クロック
パルス、従ってビット３，４，５が処理されることを示
している。第２指令（２０３）は「２」ビットあるいは
「３」ビットが処理されることを示している。従ってこ
れら２つの指令の結合は３つのパルスの内でどのクロッ
クパルスが活性であるかを固定的に示し、２つのビット
が第３クロックパルスから先まで処理されないことが理
解される。加算器は遅延して乗算に作用するから、２つ
の制御ラインは各々ＭＵＸＢとＭＵＸＹの間に遅延レジ
スタ（ＲＭＵＸ１， ＲＭＩＸ２）を含んでいる。
【００４３】図２の回路は破線により示され、かつ上記
の指令２０３ により制御されたマルチプレクサ（Ｍ１
，Ｍ２ ，Ｍ３ ，Ｍ４ ，Ｍ５ 等）に接続された
接続ラインの存在により図８の回路とは異なっている。 破線はそれが実際に接続されているが、しかし指令２０
３ が処理すべき「２」ビットしか存在しないことを示
すまで回路が動作状態にならないことを容易に理解させ
るためにのみ示されている。その場合、最後の加算器（
ＯＢＦＡ２， ２０， ２１， ２２， ．．． ，
２ｉ， ．．． ２３１）が短絡されなければならず、
かつすべてのフィードバックラインが最後の加算器（Ｏ
ＢＦＡ１， １０， １１， １２， ．．． １ｉ，
．．． ， １３１）から開始しなければならないこ
とは明らかであろう。破線接続はマルチプレクサＭと指
令２０３ と結合した簡単な態様でこの短絡を実現する
。
の指令２０３ により制御されたマルチプレクサ（Ｍ１
，Ｍ２ ，Ｍ３ ，Ｍ４ ，Ｍ５ 等）に接続された
接続ラインの存在により図８の回路とは異なっている。 破線はそれが実際に接続されているが、しかし指令２０
３ が処理すべき「２」ビットしか存在しないことを示
すまで回路が動作状態にならないことを容易に理解させ
るためにのみ示されている。その場合、最後の加算器（
ＯＢＦＡ２， ２０， ２１， ２２， ．．． ，
２ｉ， ．．． ２３１）が短絡されなければならず、
かつすべてのフィードバックラインが最後の加算器（Ｏ
ＢＦＡ１， １０， １１， １２， ．．． １ｉ，
．．． ， １３１）から開始しなければならないこ
とは明らかであろう。破線接続はマルチプレクサＭと指
令２０３ と結合した簡単な態様でこの短絡を実現する
。
【００４４】図２と図３により表されたアセンブリは次
のように動作する。４クロックパルス（１，２，３，４
）の間に、制御システムはレジスタＲＥＧＡに蓄積され
た数Ａをバスに印加する。その時点で、指令Ｒｅｓｅｔ
は１クロックパルス（５）の間にセットされ、かつ同時
にＢの８個の第１ビットがバスに送られ、かつレジスタ
ＲＥＧＢに蓄積される。
のように動作する。４クロックパルス（１，２，３，４
）の間に、制御システムはレジスタＲＥＧＡに蓄積され
た数Ａをバスに印加する。その時点で、指令Ｒｅｓｅｔ
は１クロックパルス（５）の間にセットされ、かつ同時
にＢの８個の第１ビットがバスに送られ、かつレジスタ
ＲＥＧＢに蓄積される。
【００４５】クロックパルス（６）において、Ｙの８個
の第１ビットはバスに送られ、かつレジスタＲＥＧＹに
蓄積され、一方、ＲＥＧＢの内容の最初の３ビットはレ
ジスタＲＳ０， ＲＳ１， ＲＳ２ が積Ａ・Ｂの最初
の３ビットを蓄積し、同時にフィードバックラインの遅
延レジスタが最終キャリー保存加算器から発生する適当
な値を蓄積するような態様でＭＵＸＢによって選択され
る。
の第１ビットはバスに送られ、かつレジスタＲＥＧＹに
蓄積され、一方、ＲＥＧＢの内容の最初の３ビットはレ
ジスタＲＳ０， ＲＳ１， ＲＳ２ が積Ａ・Ｂの最初
の３ビットを蓄積し、同時にフィードバックラインの遅
延レジスタが最終キャリー保存加算器から発生する適当
な値を蓄積するような態様でＭＵＸＢによって選択され
る。
【００４６】クロックパルス（７）において、ＲＥＧＹ
の内容の最初の３ビットは、結果Ａ・Ｂ＋Ｙの最初の３
ビットがＭＵＸＲを介してレジスタＲＥＧＲに蓄積され
るような態様でＭＵＸＹによって選択される。同時に、
ＲＥＧＢの３個の連続ビット（ｂ３ ，ｂ４ ，ｂ５）
は、レジスタＲＳ０， ＲＳ１， ＲＳ２ が積Ａ・Ｂ
の引き続く３ビットを蓄積するような態様でＭＵＸＢに
より選択される。
の内容の最初の３ビットは、結果Ａ・Ｂ＋Ｙの最初の３
ビットがＭＵＸＲを介してレジスタＲＥＧＲに蓄積され
るような態様でＭＵＸＹによって選択される。同時に、
ＲＥＧＢの３個の連続ビット（ｂ３ ，ｂ４ ，ｂ５）
は、レジスタＲＳ０， ＲＳ１， ＲＳ２ が積Ａ・Ｂ
の引き続く３ビットを蓄積するような態様でＭＵＸＢに
より選択される。
【００４７】クロックパルス（８）において、ＲＥＧＹ
のビット３，４，５は、ＲＥＧＲがＡ・Ｂ＋Ｙの結果の
６個の最初のビットを同様に含むような態様でＭＵＸＹ
により選択される。同時に、指令２０３ はビットｂ６
およびｂ７ がＭＵＸＢによって選択され、かつ乗算
器の第３行が短絡される（加算器の第３行はレジスタＲ
ＭＵＸ２ として動作するレジスタＲ２０３ のために
引き続くクロックパルスで短絡されよう）。なお同時に
Ｂの引き続く８ビットはバスに運ばれかつＲＥＧＢに蓄
積される。
のビット３，４，５は、ＲＥＧＲがＡ・Ｂ＋Ｙの結果の
６個の最初のビットを同様に含むような態様でＭＵＸＹ
により選択される。同時に、指令２０３ はビットｂ６
およびｂ７ がＭＵＸＢによって選択され、かつ乗算
器の第３行が短絡される（加算器の第３行はレジスタＲ
ＭＵＸ２ として動作するレジスタＲ２０３ のために
引き続くクロックパルスで短絡されよう）。なお同時に
Ｂの引き続く８ビットはバスに運ばれかつＲＥＧＢに蓄
積される。
【００４８】クロックパルス（９）において、Ｙの８個
の引き続くビットはバスに運ばれ、かつレジスタＲＥＧ
Ｙに蓄積され、ここでＭＵＸＹはレジスタＲＥＧＲがＡ
・Ｂ＋Ｙの８個の第１ビットを含むような態様でＹの第
１の８ビットの最後の２ビットを丁度選択する。
の引き続くビットはバスに運ばれ、かつレジスタＲＥＧ
Ｙに蓄積され、ここでＭＵＸＹはレジスタＲＥＧＲがＡ
・Ｂ＋Ｙの８個の第１ビットを含むような態様でＹの第
１の８ビットの最後の２ビットを丁度選択する。
【００４９】クロックパルス（１０）において、レジス
タＲの内容はその宛先に制御システムを有するバスに運
ばれ、一方、別の操作が前に述べられた態様で回路中で
実行される。
タＲの内容はその宛先に制御システムを有するバスに運
ばれ、一方、別の操作が前に述べられた態様で回路中で
実行される。
【００５０】以下の記述はＡ・Ｂ＋Ｙをいかにして計算
するかの手順が、３クロックパルスの期間を有する繰り
返しサイクル内でバスのデータトラヒックによりＢ，Ｙ
，Ｒと調和して結合されるかを示している。
するかの手順が、３クロックパルスの期間を有する繰り
返しサイクル内でバスのデータトラヒックによりＢ，Ｙ
，Ｒと調和して結合されるかを示している。
【００５１】数Ｂと数Ｙが５１２ ビットを具える場合
に動作フェーズは１９２ クロックパルス（１９２ ＝
３×５１２／８）続く。この時点で、Ｒの５０４ 個の
最初のビットはシフトのために（上述のようにクロック
パルスＮｏ． ７ではどんな結果も利用できない）収集
され、さらに１５（４０／８×３）クロックパルスが各
３クロックパルス毎に８ビットの速度でＲの最後の４０
ビットを得るために必要とされる。それ故、制御システ
ムは本発明による回路で８ビットバスにわたって結果Ａ
（３２）・Ｂ（５１２）＋Ｙ（５１２）＝Ｒ（５４４）
を得るために４＋１９２＋１５＝２１１ クロックパル
スを発生しなければならない。
に動作フェーズは１９２ クロックパルス（１９２ ＝
３×５１２／８）続く。この時点で、Ｒの５０４ 個の
最初のビットはシフトのために（上述のようにクロック
パルスＮｏ． ７ではどんな結果も利用できない）収集
され、さらに１５（４０／８×３）クロックパルスが各
３クロックパルス毎に８ビットの速度でＲの最後の４０
ビットを得るために必要とされる。それ故、制御システ
ムは本発明による回路で８ビットバスにわたって結果Ａ
（３２）・Ｂ（５１２）＋Ｙ（５１２）＝Ｒ（５４４）
を得るために４＋１９２＋１５＝２１１ クロックパル
スを発生しなければならない。
【００５２】この結果は非常に規則的な回路の実現の簡
単化の観点で非常に効果的である。２重金属化技術（ｄ
ｕａｌ ｍｅｔａｌ ｔｅｃｈｎｏｌｏｇｙ）の１．６
μルールのＣＭＯＳにおいて、すべての要素（レジス
タ、乗算器、加算器、コントローラおよびマルチプレク
サ）に必要な表面面積は３０００×５００ μ２ と評
価できる。もしこの回路が１ビットだけ長くかつ狭いな
ら、ビットパスが３ビットを含むだけであるから何らの
困難性もなく常にそれを２つの回路に分割でき、すなわ
ち１５００×１０００μ２ に分割できる。
単化の観点で非常に効果的である。２重金属化技術（ｄ
ｕａｌ ｍｅｔａｌ ｔｅｃｈｎｏｌｏｇｙ）の１．６
μルールのＣＭＯＳにおいて、すべての要素（レジス
タ、乗算器、加算器、コントローラおよびマルチプレク
サ）に必要な表面面積は３０００×５００ μ２ と評
価できる。もしこの回路が１ビットだけ長くかつ狭いな
ら、ビットパスが３ビットを含むだけであるから何らの
困難性もなく常にそれを２つの回路に分割でき、すなわ
ち１５００×１０００μ２ に分割できる。
【００５３】図４はコントローラＣＴＲ の簡単かつ非
限定的な一例を示している。リセット指令、２０３ お
よびＣＫ２ により仮定された連続値が図４ｂに示され
ている。
限定的な一例を示している。リセット指令、２０３ お
よびＣＫ２ により仮定された連続値が図４ｂに示され
ている。
【００５４】前に記載された回路は明らかに非限定的で
あり、かつ多くの変形は異なる大きさのＡ，Ｂ，Ｙとい
くつかのバス幅により想像できる。例えば、Ｒ＝ＡＸ＋
Ｙの計算に関して（Ａは定数、かつバスは繰り返してＸ
を、そしてその後でＹを運び、それにＲが後続する）、
もしバスが８ビットとは異なる幅を有するなら、乗算と
加算の双方に対して有効な数Ｎは処理がシーケンシャル
動作である利点を保持するよう３とは異なるように選択
されることは明らかである。
あり、かつ多くの変形は異なる大きさのＡ，Ｂ，Ｙとい
くつかのバス幅により想像できる。例えば、Ｒ＝ＡＸ＋
Ｙの計算に関して（Ａは定数、かつバスは繰り返してＸ
を、そしてその後でＹを運び、それにＲが後続する）、
もしバスが８ビットとは異なる幅を有するなら、乗算と
加算の双方に対して有効な数Ｎは処理がシーケンシャル
動作である利点を保持するよう３とは異なるように選択
されることは明らかである。
【００５５】１６ビットバスにより、６と６と４ビット
（６＋６＋４）、あるいは代案として６と５と５ビット
（６＋５＋５）が処理できる。これら２つの解法は近似
的に等価であるように見える。というのは、それらは等
しい実行速度を有し、６に等しい数Ｎは同じであるから
である。最初の場合には、オーダー「２」あるいは「３
」（２０３）はオーダー「６」あるいは「４」により置
換されなければならず、第２の場合には、回路の移植の
コストに実質的に影響のないオーダー「６」あるいは「
５」により置換されなければならない。
（６＋６＋４）、あるいは代案として６と５と５ビット
（６＋５＋５）が処理できる。これら２つの解法は近似
的に等価であるように見える。というのは、それらは等
しい実行速度を有し、６に等しい数Ｎは同じであるから
である。最初の場合には、オーダー「２」あるいは「３
」（２０３）はオーダー「６」あるいは「４」により置
換されなければならず、第２の場合には、回路の移植の
コストに実質的に影響のないオーダー「６」あるいは「
５」により置換されなければならない。
【００５６】３２ビットバスによると、最良の選択は１
１と１１と１０ビット、すなわちＮ＝１１であるように
見える。
１と１１と１０ビット、すなわちＮ＝１１であるように
見える。
【００５７】４８ビットバスによると、３×１６ビット
（Ｎ＝１６）が処理でき、かつこの場合にはオーダー（
２０３）は要求されない。というのは、キャリー保存加
算器のどの行も短絡されてはならないからである。
（Ｎ＝１６）が処理でき、かつこの場合にはオーダー（
２０３）は要求されない。というのは、キャリー保存加
算器のどの行も短絡されてはならないからである。
【００５８】他の多くの変形は、計算すべき数の大きさ
とバスの幅に対する計算の連続化の可能な最良の拡張を
適応することにより本発明の範囲から逸脱することなく
考案できる。
とバスの幅に対する計算の連続化の可能な最良の拡張を
適応することにより本発明の範囲から逸脱することなく
考案できる。
【図１】図１は既知の計算セルを示している。
【図２】図２は本発明による計算回路Ａ・Ｂ＋Ｙを示し
ている。
ている。
【図３】図３はその関連回路部分に挿入された図２の回
路を示している。
路を示している。
【図４】図４は図３に示されたようなモジュールＣＴＲ
の１実施例を示している。
の１実施例を示している。
【図５】図５は本発明の簡単化された実施例を示してい
る。
る。
【図６】図６は本発明の簡単化された実施例を示してい
る。
る。
【図７】図７は本発明の簡単化された実施例を示してい
る。
る。
【図８】図８は本発明の簡単化された実施例を示してい
る。
る。
００ 計算セル
０１ 計算セル
０２ 計算セル
０３ 計算セル
１０ 計算セル
１１ 計算セル
１２ 計算セル
１３ 計算セル
２０ 計算セル行
２１ 計算セル行
２２ 計算セル行
２３ 計算セル行
１３１ 加算器
２０３ 指令
２３１ 加算器
Claims (11)
- 【請求項１】 相互接続された複数の行のキャリー保
存加算器により形成された、「ｍ」ビットの「ａｊ 」
（０≦ｊ≦ｎ−１）の第１数Ａに「ｎ」ビットの「ｂｊ
」の第２数Ｂを乗算する乗算器回路であって、各キャ
リー保存加算器行は「ｍ」個の計算セルにより形成され
、各計算セルが１ビット全加算器とアンドゲートを具え
、該アンドゲートが上記の計算セルの４個の入力ライン
ａｊ 、ｂｊ 、Ｓｉｎ 、Ｃｉｎ と、２個の出力ラ
インＳｏｕｔ、Ｃｏｕｔ（Ｓが結果、Ｃがキャリーに対
応する）に適切に接続されているものにおいて、キャリ
ー保存加算器の上記の最後の行のキャリー出力ラインＣ
ｏｕｔｉ がフィーバドックループにより上記の第１の
キャリー保存加算器行のキャリー入力 Ｃｉｎｉ フィ
ーバドックされ、 最小桁位計算セル（ｉ＝０）の出力
を除いて、上記のキャリー保存加算器行の結果出力ライ
ンＳｏｕｔｉ がフィーバドックループにより上記の第
１のキャリー保存加算器行の結果入力ライン Ｓｉｎｉ
−１ にフィーバドックされ、これらの各フィーバドッ
クラインが遅延レジスタを含み、上記のキャリー保存加
算器行の数Ｎが「ｎ」よりかなり少なく、かつ数「Ａ」
が上記の入力ライン「ａｉ 」に存在し、一方、数「Ｂ
」が時分割多重形で上記の入力ライン「ｂｉ 」に存在
する場合に、各Ｎ行の単一最小桁位計算セル（ｉ＝０）
のＮ結果出力ラインＳｏｕｔで時分割多重形で上記の乗
算の結果が得られるようなタイプの初期化および終了手
段が含まれること、を特徴とする乗算器回路。 - 【請求項２】 上記の初期化手段が、一方では「０」
にセットする第１手段により各キャリー保存加算器行の
最大桁位計算セル（ｉ＝ｍ−１）の結果入力ラインＳｉ
ｎ に、他方では「０」にセットする第２手段により、
遅延レジスタに蓄積された値にかかわらずすべての上記
のフィーバドックラインに構成され、上記の第２手段が
計算操作の初期化の間にのみ活性化されることを特徴と
する請求項１に記載の乗算器回路。 - 【請求項３】 回路が「ｐ」ビット「ｙｋ 」（０≦
ｋ≦ｐ−１）の第３数Ｙを上記の乗算結果にビットシー
ケンシャルに加算するよう接続されている「ｚ」１ビッ
ト全加算器の列により構成された加算器（リップルキャ
リー加算器）をさらに含み、上記の数Ｙは時分割多重形
で備えられ、かつ列の「ｚ」番目の加算器のキャリー出
力ラインＣｏｕｔが列の第１加算器のキャリー入力ライ
ンにフィーバドックされ、このラインが上記の先行フィ
ーバドックラインに類似していることを特徴とする請求
項１あるいは２に記載の乗算器回路。 - 【請求項４】 数「ｚ」が「Ｎ」に等しく、かつ数「
ｐ」が「ｎ」に等しいことを特徴とする請求項３に記載
の乗算器回路。 - 【請求項５】 加算操作の結果Ｒが「ｍ＋ｎ」ビット
「ｒ１ 」（０≦ｌ≦ｍ＋ｎ−１）により形成され、上
記の終了手段が、一方では入力「ｂｉ」を、他方では入
力「ｙｋ 」を「０」に調整することにより構成され、
結局、数ＢとＹのビット「ｂｊ 」と「ｙｋ 」が与え
られることを特徴とする請求項４に記載の乗算器回路。 - 【請求項６】 ビット「ｙｋ 」のフィードフォアワ
ードが遅延され、加算が乗算に対して遅延をもって実行
されるような態様で、加算器に対する乗算器のＮ結果出
力ラインＳｏｕｔが遅延レジスタを備えることを特徴と
する請求項５に記載の乗算器回路。 - 【請求項７】 数「Ｎ」が正確に数「ｎ」の約数に選
ばれることを特徴とする請求項１，２，４，５，６のい
ずれか１つに記載の乗算器回路。 - 【請求項８】 数Ｂおよび／またはＹのどの入力デー
タビットも受信しない計算回路を選択的に短絡する手段
が含まれることを特徴とする、数「Ｎ」が数「ｎ」の正
確な約数でない請求項１，２，４，５，６のいずれか１
つに記載の乗算器回路。 - 【請求項９】 ３キャリー保存加算器行（Ｎ＝３）を
含み、かつ一定である数Ａを蓄積する第１蓄積レジスタ
、８ビットの連続部分で数Ｂを蓄積する第２の８ビット
レジスタ、８ビットの連続部分でＹを蓄積する第３の８
ビットレジスタ、８ビットの連続部分で結果Ｒを蓄積す
る第４の８ビット蓄積レジスタ、および上記の第２，第
３，第４レジスタと、回路の対応ラインの間で３ビット
、別の３ビットおよび最後の２ビット（３＋３＋２＝８
）をそれぞれ連続して受信する連続供給手段および逆多
重化手段を含むことを特徴とする請求項６あるいは８に
記載の乗算器回路。 - 【請求項１０】 Ａが３２ビット（ｍ＝３２）を具え
、ＢとＹが５１２ ビット（ｐ＝ｎ＝５１２ ）を具え
、Ｒが５４４ ビット（ｐ＋ｍ＝５４４ ）を具え、上
記の回路がデータＡ，Ｂ，Ｙ，Ｒを運ぶ８ビットデータ
バスに接続され、全計算手順が、− 数Ａを記録する
４クロックパルスの期間を有する初段（８×４＝３２）
、− １９２ クロックパルス、すなわちＢとＹを与
え、かつＲの５０４ の第１ビットを回復するために８
で割られた３倍の５１２ の期間を有する動作段、−
Ｒの４０個の最後のビットを回復する１５クロックパ
ルスの期間、すなわち全計算に対して全体で（４＋１９
２ ＋１５＝）２１１ クロックパルスを有する最終段
、を含むことを特徴とするＲ＝Ａ・Ｂ＋Ｙを計算する請
求項９に記載の乗算器回路。 - 【請求項１１】 請求項１から１０のいずれか１つに
記載の乗算器回路を実施するよう配設されていることを
特徴とする計算システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9008223 | 1990-06-29 | ||
| FR9008223A FR2664068A1 (fr) | 1990-06-29 | 1990-06-29 | Circuit multiplicateur et systeme pour sa mise en óoeuvre. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233032A true JPH04233032A (ja) | 1992-08-21 |
Family
ID=9398157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180603A Pending JPH04233032A (ja) | 1990-06-29 | 1991-06-26 | 乗算器回路とその回路を実施するシステム |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0464899A1 (ja) |
| JP (1) | JPH04233032A (ja) |
| KR (1) | KR920001326A (ja) |
| FR (1) | FR2664068A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL113375A (en) * | 1995-04-13 | 1997-09-30 | Fortress U & T Ltd | Internationally regulated system for one to one cryptographic communications with national sovereignty without key escrow |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3267489D1 (en) * | 1982-02-18 | 1986-01-02 | Itt Ind Gmbh Deutsche | Digital parallel calculating circuit for positive and negative binary numbers |
-
1990
- 1990-06-29 FR FR9008223A patent/FR2664068A1/fr not_active Withdrawn
-
1991
- 1991-06-19 EP EP91201561A patent/EP0464899A1/fr not_active Withdrawn
- 1991-06-26 KR KR1019910010640A patent/KR920001326A/ko not_active Withdrawn
- 1991-06-26 JP JP3180603A patent/JPH04233032A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0464899A1 (fr) | 1992-01-08 |
| KR920001326A (ko) | 1992-01-30 |
| FR2664068A1 (fr) | 1992-01-03 |
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