JPH0423355A

JPH0423355A - 半導体装置

Info

Publication number: JPH0423355A
Application number: JP12314390A
Authority: JP
Inventors: Hironori Hanabusa; 花房　宏典; Isao Akitake; 秋武　勇夫
Original assignee: Hitachi Ltd; Hitachi Video Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1990-05-15
Filing date: 1990-05-15
Publication date: 1992-01-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えば、抵抗比精度が要求されるＡ／Ｄ、Ｄ
／Ａ変換器、及び低歪み率が要求されるオーディオ信号
処理回路に利用して有効な半導体装置に関するものであ
る。

〔従来の技術〕

従来の半導体装置の一例を第１６図に示す。同図におい
て、ＩＮは入力端子、ＯＵＴは出力端子、Ｔ５．Ｔ６は
それぞれ端子、Ｒ３０，Ｒ３１は抵抗器である。

第１６図において、入力端子ＩＮは抵抗器Ｒ３０の端子
Ｔ５に接続される。抵抗器Ｒ３０の端子Ｔ６は抵抗器Ｒ
３１の端子Ｔ５と出力端子０ｔＪＴとに接続される。抵
抗器Ｒ３１の端子Ｔ６は接地される。

第１７図は第１６図に示した従来例の構造を示す断面図
であり、第１６図と同一のもの、または同一機能のもの
には同じ符号をつけてその詳細な説明は省略する。

第１７図において、ＬＮ３．ＬＮ４はＮ形半導体抵抗、
ＷＦ２はＰ形半導体、ＳＵＢはＮ形半導体基板をそれぞ
れ示す。

ここで、Ｎ形半導体抵抗ＬＮ３．ＬＮ４は、Ｎ形半導体
基板ＳＵＢとの電気的分離を図るため、Ｐ形半導体ＷＰ
３をＮ形半導体基板ＳＵＢ上に形成し、Ｐ形半導体ＷＰ
Ｓ上にそれぞれＮ形半導体抵抗ＬＮ３．ＬＮ４を形成し
、Ｐ形半導体ＷＰ３に回路中で最も低い電位（接地電位
）を印加して、ＰＮ接合分離を図っている。

以下、第１７図を用いて第１６図に示した従来例の動作
を説明する。

第１７図において、Ｎ形半導体抵抗ＬＮ３．ＬＮ４に接
続された端子Ｔ５．端子Ｔ６間がそれぞれ抵抗として機
能することは周知である。Ｎ形半導体抵抗ＬＮ３とＮ形
半導体抵抗ＬＮ４とはまったく同一構造となっている。

今、入力端子ＩＮに任意な信号電圧ＶＩＮが印加された
場合を考える。この場合、Ｎ形半導体抵抗ＬＮ３におけ
る端子Ｔ５−Ｔ６間の抵抗値（以下、Ｎ形半導体抵抗Ｌ
Ｎ３における抵抗値という）をｒ３０、Ｎ形半導体抵抗
ＬＮ４における端子Ｔ５−Ｔ６間の抵抗値（以下、Ｎ形
半導体抵抗ＬＮ４における抵抗値という）をｒ３１とす
ると、出力端子ＯＵＴには下式で表わされる出力電圧■
。Ｕ。

が出力される。

従って、仮に、Ｎ形半導体抵抗ＬＮ３の抵抗値ｒ３０と
、Ｎ形半導体抵抗ＬＮ４の抵抗値ｒ３１と、が等しいと
すると、出力電圧Ｖ。ｕｔは下式で表される。

ｖｏｕＴ＝　　　ＶＩＮ　　　　　　　　　・・・・・
・（２）すなわち、本従来例は入力信号電圧を１／２に
して出力する減衰器として動作する。

なお、本従来例に関連するものとしては、例えば　柳井
久義、永田檀　共著“改訂　集積回路工学（１）”　（
コロナ社）ｐｐ２４−２６に記載のものが挙げられる。

〔発明が解決しようとする課題〕

ところで、周知のように、ＰＮ接合分離により形成した
半導体抵抗の抵抗値は、ＰＮ接合に印加される電圧（以
下、接合電圧という）により変動する。例えば、接合電
圧が高い場合、抵抗値は上がり、接合電圧が低い場合は
抵抗値が下がり、抵抗値が数パーセント程度変化する。

しかし、第１６図、第１７図に示した従来の半導体装置
においては、ＰＮ接合分離により形成した半導体抵抗の
抵抗値の電圧依存性について十分な配慮がされておらず
、入力信号電圧によって抵抗比が変化し、延いては出力
信号に波形歪みが生じてしまうという問題があった。

以下、この問題について説明する。

今、入力端子ＩＮに任意な信号電圧Ｖ１Ｎが印加された
場合において、仮に、Ｎ形半導体抵抗ＬＮ３の抵抗値ｒ
３０と、Ｎ形半導体抵抗ＬＮ４の抵抗値ｒ３１と、が等
しいとすると、前述したように、出力電圧■。ｔ＋’ｒ
は式（２）の如くになる。

従って、Ｎ形半導体抵抗ＬＮ３の電位は、端子Ｔ５との
接続点ＡでＶ　Ｉ　Ｎ　％端子Ｔ６との接続点Ｂで１／
２ＶＩＮである。また、Ｎ形半導体抵抗ＬＮ４の電位は
、端子Ｔ５との接続点Ｃで１／２Ｖ＋、４、端子Ｔ６と
の接続点りで接地電位となっている。

また、Ｐ形半導体ＷＰ３も接地電位となっている。

以上のことから、接続点Ａ側でのＮ形半導体抵抗ＬＮ３
とＰ形半導体ＷＰ３との間における接合電圧■、はＶＩ
Ｎ、接続点Ｂ側でのＮ形半導体抵抗ＬＮ３とＰ形半導体
ＷＰ３との間における接合電圧■、は１／２ＶＩＮであ
る。これに対し、接続点Ｃ側でのＮ形半導体抵抗ＬＮ４
とＰ形半導体ｗｐ３との間における接合電圧■、は１／
２ＶＩＮ、接続点り側でのＮ形半導体抵抗ＬＮ３とＰ形
半導体ＷＰ３との間における接合電圧■。はＯＶである
。

よって、接合電圧■、と接合電圧■。とは１／２ＶＩＮ
ということで等しいが、接合電圧■１と接合電圧■。と
はＶＩＮ、ＯＶということで異なるので、総合して見る
と、Ｎ形半導体抵抗ＬＮ３とＰ形半導体ＷＰ３との間に
おける接合電圧と、Ｎ形半導体抵抗ＬＮ４とＰ形半導体
ＷＰ３との間における接合電圧と、は異なることになる
。

従って、上述したように、ＰＮ接合分離により形成した
半導体抵抗の抵抗値は、ＰＮ接合における接合電圧によ
って変化するので、この様に、Ｎ形半導体抵抗ＬＮ３と
Ｐ形半導体ＷＰ３との間における接合電圧と、Ｎ形半導
体抵抗ＬＮ４とＰ形半導体ＷＰ３との間における接合電
圧と、が異なるということは、Ｎ形半導体抵抗ＬＮ３の
抵抗値ｒ３０と、Ｎ形半導体抵抗ＬＮ４の抵抗値ｒ３１
と、が異なるということであり、上記した抵抗値ｒ３０
と抵抗値ｒ３１とが等しいとした仮定は誤りであること
がわかる。

さらに、上記したことから、Ｎ形半導体抵抗しＮ３とＮ
形半導体抵抗ＬＮ４との抵抗比（即ち、ｒ３０：ｒ３１
）について考えてみると、接合電圧■１と接合電圧■。

とは１／２ＶＩＮということで両者とも入力信号電圧Ｖ
ＩＮによって同様に変化するので問題はないが、接合電
圧■、と接合電圧■、とはＶ、Ｎ、ＯＶということで、
前者は入力信号電圧■、によって変化するが、後者は入
力信号電圧ＶＩＮによらず一定であるので、総合して見
ると、抵抗値ｒ３０と抵抗値ｒ３１とは、入力信号電圧
ＶＩＮに対して同様に変化することにならず、よって、
Ｎ形半導体抵抗ＬＮ３とＮ形半導体抵抗ＬＮ４との抵抗
比（即ち、ｒ３０　：　ｒ３１）は、入力信号電圧ＶＩ
Ｈによって変化してしまう。

また、この様に、入力信号電圧ＶＩＮによってＮ形半導
体抵抗ＬＮ３とＮ形半導体抵抗ＬＮ４との抵抗比（即ち
、ｒ３０　：　ｒ３１）が変化することにより、第１６
図、第１７図に示した従来の半導体装置を減衰器として
動作させる場合には、弐（１）から明らかな様に、入力
信号電圧ＶＩＮによって減衰利得ｒ３１／　（ｒ３０＋
ｒ３１）が変化してしまい、その結果として、出力信号
に波形歪みが生じてしまう。よって、かかる半導体装置
を、例えば、オーディオ信号処理回路等に利用しようと
した場合に、オーディオ信号処理回路等では低歪み率が
要求されるため、利用が困難となる。

本発明の目的は、上記した従来技術の問題点を解決し、
入力信号電圧によらず抵抗比が一定な半導体装置を提供
することにある。

〔課題を解決するための手段〕

上記した目的を達成するために、本発明では、第１の種
類に属する半導体と、該第１の種類に属する半導体上に
形成される第２の種類に属する半導体と、前記第１の種
類に属する半導体及び前記第２の種類に属する半導体に
それぞれ共通して接続される第１の端子と、前記第２の
種類に属する半導体に前記第１の端子とは異なる位置で
接続される第２の端子と、で構成され、前記第２の種類
に属する半導体における前記第１の端子の接続された位
置と前記第２の端子の接続された位置との間の部分が抵
抗として動作する抵抗器を、複数個、直列に接続して、
半導体装置を構成するようにした。

〔作用〕

前記各抵抗器において、前記第１の種類に属する半導体
は、前記第１の端子に接続されている。

よって、各抵抗器の接合電圧は、前記第２の種類に属す
る半導体での電圧降下により決まる。

ここで、各抵抗器は、それぞれ、直列に接続されている
。よって、各抵抗器における前記第２の種類に属する半
導体に流れる電流はそれぞれ等しい。また、その電流が
等しいことから明白なように、各抵抗器における前記第
２の種類に属する半導体での電圧降下はそれぞれ等しく
、よって、接合電圧も等しい。

さらに、この関係は各抵抗器に印加される電圧によらな
い。すなわち、各抵抗器の抵抗比は、入力信号電圧によ
らず一定となる。

〔実施例〕

以下、本発明の実施例について説明する。

第１図は本発明の第１の実施例としての半導体装置を示
す回路図であり、第１６図、第１７図に示したのと同一
のもの、または同一機能のものには同じ符号をつけて、
その詳細な説明は省略する。

第１図において、Ｒ１，Ｒ２は抵抗器、ＴＩ。

Ｔ２は端子である。抵抗器Ｒ１の端子ＴＩは、入力端子
ＩＮに接続される。抵抗器Ｒ１の端子Ｔ２は出力端子Ｏ
ＵＴと抵抗器Ｒ２の端子Ｔ１とに接続される。抵抗器Ｒ
２の端子Ｔ２は接地される。

第２図は第１図に示した実施例の構造を示す断面図であ
り、第１図、第１６図、第１７図に示したのと同一のも
の、または同一機能のものには同じ符号をつけて、その
詳細な説明は省略する。

第２図において、ＬＮＩ、ＬＮ２はＮ形半導体抵抗、Ｗ
ＰＩ、ＷＦ２はＰ形半導体である。抵抗器Ｒ１の端子Ｔ
１は、Ｐ形半導体ＷＰＩとＮ形半導体抵抗ＬＮＩに接続
される。抵抗器Ｒ１の端子Ｔ２は、Ｎ形半導体抵抗ＬＮ
Ｉの他端に接続される。抵抗器Ｒ２の端子Ｔ１は、Ｐ形
半導体ＷＰ２とＮ形半導体抵抗ＬＮ２に接続される。抵
抗器Ｒ２の端子Ｔ２は、Ｎ形半導体抵抗ＬＮ２の他端に
接続される。

以下、第１図、第２図を用い本実施例の動作を説明する
。

第２図において、Ｎ形半導体抵抗ＬＮＩ、ＬＮ２に接続
された端子ＴＩ、端子端子間２間れぞれ抵抗として機能
する。Ｎ形半導体抵抗ＬＮＩとＮ形半導体抵抗ＬＮ２と
はまったく同一構造である。

今、入力端子ＩＮに信号電圧■ＩＮが印加された場合を
考える。この場合、Ｎ形半導体抵抗ＬＮＩにおける端子
Ｔｌ−７２間の抵抗値（以下、Ｎ形半導体抵抗ＬＮＩの
抵抗値という）をｒｌ、Ｎ形半導体抵抗ＬＮ２における
端子Ｔｌ−７２間の抵抗値（以下、Ｎ形半導体抵抗しＮ
２の抵抗値という）をｒ２とすると、出力端子ＯＵＴに
は下式で表される出力電圧■。ＵＴが出力される。

従って、仮に、Ｎ形半導体抵抗ＬＮＩの抵抗値ｒ１と、
Ｎ形半導体抵抗ＬＮ２の抵抗値ｒ２と、が等しいとする
と、出力電圧Ｖ。Ｉｊアは下式で表される。

ＶＯＬＩＴ　　＝　　　　　Ｖ　ＩＮ　　　　　　　　
　　　−−（４）すなわち、本実施例は入力信号電圧を
１／２にして出力する減衰器として動作する。

従って、Ｎ形半導体抵抗ＬＮＩの電位は、端子ＴＩとの
接続点ＡでｖＩＮ、端子Ｔ２との接続点Ｂで１／２ＶＩ
Ｎである。また、Ｎ形半導体抵抗ＬＮ２の電位は、端子
Ｔ１との接続点Ｃで１／２ＶＩＮ、端子Ｔ２との接続点
りで接地電位となっている。

また、Ｐ形半導体ＷＰＩの電位はＶＩＮであり、Ｐ形半
導体ＷＰ２の電位は１　／　２　Ｖ　ＩＮとなっている
。

以上のことから、接続点Ａ側でのＮ形半導体抵抗ＬＮＩ
とＰ形半導体ＷＰＩとの間における接合電圧■、は０■
、接続点Ｂ側でのＮ形半導体抵抗ＬＮＩとＰ形半導体Ｗ
Ｐ２との間における接合電圧■８は１　／　２　Ｖ　＋
ｓである。これに対し、接続点Ｃ側でのＮ形半導体抵抗
ＬＮ２とＰ形半導体ＷＰ２との間における接合電圧■。

は０■、接続点り側でのＮ形半導体抵抗ＬＮ２とＰ形半
導体ＷＰ２との間における接合電圧■。は１　／　２　
Ｖ　ＩＮである。

よって、接合電圧Ｖ、と接合電圧ＶＣはＯｖということ
で等しく、また、接合電圧■、と接合電圧ＶＤも１／２
Ｖ＋ｓということで等しいので、総合して見ると、Ｎ形
半導体抵抗ＬＮＩとＰ形半導体ＷＰＩとの間における接
合電圧と、Ｎ形半導体抵抗ＬＮ２とＰ形半導体ＷＰ２と
の間における接合電圧と、は等しいことになる。

なお、以下、接合電圧■、と接合電圧Ｖ、を総称して、
端子Ｔ１との接続点側での接合電圧、接合電圧Ｖ、と接
合電圧■。を総称して、端子Ｔ２との接続点側での接合
電圧、と言うことがある。

前述したように、ＰＮ接合分離により形成した半導体抵
抗の抵抗値は、ＰＮ接合における接合電圧によって変化
するので、この様に、Ｎ形半導体抵抗ＬＮＩとＰ形半導
体ＷＰＩとの間における接合電圧と、Ｎ形半導体抵抗Ｌ
Ｎ２とＰ形゛半導体ＷＰ２との間における接合電圧と、
が等しいということは、Ｎ形半導体抵抗ＬＮＩの抵抗値
ｒ１と、Ｎ形半導体抵抗ＬＮ２の抵抗値ｒ２と、が等し
いということであり、上記した抵抗値ｒ１と抵抗値ｒ２
とが等しいとした仮定は正しいことがわかる。

さらに、上記したことから、Ｎ形半導体抵抗しＮ１とＮ
形半導体抵抗ＬＮ２との抵抗比（即ち、ｒｌ：ｒ２）に
ついて考えてみると、接合電圧ＶＡと接合電圧Ｖ、（端
子Ｔ１との接続点側での接合電圧）は０■はということ
で両者とも入力電圧ｖ１．４によらず一定であるので問
題はなく、また、接合電圧ｖｌと接合電圧Ｖ、（端子Ｔ
２との接続点側での接合電圧）は１　／　２　Ｖ　ＩＮ
ということで、両者とも入力信号電圧ＶＩＮによって同
様に変化するので問題はない。従って、総合して見ると
、抵抗値ｒ１と抵抗値ｒ２とは、入力信号電圧ＶＩＮに
対して同様に変化するので、Ｎ形半導体抵抗しＮ３とＮ
形半導体抵抗ＬＮ４との抵抗比（即ち、ｒｌ：ｒ２）は
、入力信号電圧ＶＩＮによらず一定であることがわかる
。

また、この様に、入力信号電圧ＶＩＮによらずＮ形半導
体抵抗ＬＮＩとＮ形半導体抵抗ＬＮ２との抵抗比（即−
ち、ｒｌ：ｒ２）が一定であることにより、本実施例を
減衰器として動作させた場合は、式（３）から明らかな
様に、入力信号電圧ＶＩＮによらず減衰利得ｒ２／（ｒ
ｌ＋ｒ２）が一定となるので、出力信号に波形歪みを生
じることもない。

従って、本実施例を、低歪み率が要求されるオーディオ
信号処理回路等に利用することも可能となる。

次に、本発明による他の実施例について、第３図以下順
次説明してゆ（が、各図において、先に第１６図、第１
７図、第１図、第２図にて示したものと同一もしくは同
一機能のものには同じ符号を付し、その詳細な発明は省
略する。

第３図は本発明の第２の実施例を示す回路図、第４図は
第３図に示した実施例の構造を示す断面図である。

第４図において、ＰＳＵＢはＰ形半導体基板、１３０は
Ｐ形半導体、ＥＰＩＩ、ＥＰＩ２はＮ形半導体、ＢＲＩ
、ＢＲ２はＰ形半導体抵抗を示す。

第３図において、入力端子ＩＮは抵抗器Ｒ２の端子Ｔ２
に接続される。抵抗器Ｒ２の端子Ｔ１は出力端子ＯＵＴ
と抵抗器Ｒ１の端子Ｔ２とに接続される。抵抗器Ｒ１の
端子Ｔ１は接地される。

第４図において、抵抗器Ｒ１の端子Ｔ１はＮ形半導体Ｅ
ＰＩＩとＰ形半導体抵抗ＢＲＩとに接続される。抵抗器
Ｒ１の端子Ｔ２はＰ形半導体抵抗ＢＲＩの他端に接続さ
れる。抵抗器Ｒ２の端子Ｔ１はＮ形半導体ＥＰＩ２とＰ
形半導体抵抗ＢＲ２とに接続される。抵抗器Ｒ２の端子
Ｔ２はＰ形半導体抵抗ＢＲ２の他端に接続される。

以下、第３図、第４図を用い本実施例の動作を説明する
。

第４図において、Ｐ形半導体抵抗ＢＲＩ、ＢＲ２に接続
された端子Ｔｌ、端子１２間はそれぞれ抵抗として機能
する。Ｐ形半導体ＢＲＩ、ＢＲ２はまったく同一構造で
ある。

今、入力端子ＩＮに信号電圧■、が印加された場合を考
える。この場合、Ｐ形半導体抵抗ＢＲＩにおける端子Ｔ
ｌ−７２間の抵抗値（以下、Ｐ形半導体抵抗ＢＲＩの抵
抗値という）をｒｌ、Ｐ形半導体抵抗ＢＲ２における端
子Ｔｌ−Ｔ２間の抵抗値（以下、Ｐ形半導体抵抗ＢＲ２
の抵抗値という）をｒ２とすると、出力端子ＯＵＴには
下式で表される出力電圧ＶＯｔ＋Ｔが出力される。

従って、仮に、Ｐ形半導体抵抗ＢＲＩの抵抗値ｒ１と、
Ｐ形半導体抵抗ＢＲ２の抵抗値ｒ２と、が等しいとする
と、出力電圧Ｖ。ｕｔは下式で表される。

すなわち、本実施例は入力信号電圧を１／２にして出力
する減衰器として動作する。

従って、Ｐ形半導体抵抗ＢＲＩの電位は、端子Ｔ１との
接続点Ａで接地電位、端子Ｔ２との接続点Ｂで１／２Ｖ
ＩＮである。また、Ｐ形半導体抵抗ＢＲ２の電位は、端
子Ｔ１との接続点Ｃで１／２■０、端子Ｔ２との接続点
りでＶＩＮとなっている。

また、Ｎ形半導体ＥＰＩＩの電位は接地電位であり、Ｎ
形半導体ＥＰＩ２の電位は１／２ＶＩＮとなっている。

以上のことから、接続点Ａ側でのＰ形半導体抵抗ＢＲＩ
とＮ形半導体ＥＰＩＩとの間における接合電圧■、は０
■、接続点Ｂ側でのＰ形半導体抵抗ＢＲＩとＮ形半導体
ＥＰＩＩとの間における接合電圧■曹はｉ　／　２　Ｖ
　ＩＮである。これに対し、接続点Ｃ側でのＰ形半導体
抵抗ＢＲ２とＮ形半導体ＥＰＩ２との間における接合電
圧Ｖ、は０■、接続点り側でのＰ形半導体抵抗ＢＲ２と
Ｎ形半導体ＥＰＩ２との間における接合電圧Ｖ０は１　
／　２　Ｖ　ｌ　！１である。

よって、接合電圧ＶＡと接合電圧■ｃ　（端子Ｔ１との
接続点側での接合電圧）は０■ということで等しく、ま
た、接合電圧■８と接合電圧■。

（端子Ｔ２との接続点側での接合電圧）も１／２ＶＩＮ
ということで等しいので、総合して見ると、Ｐ形半導体
抵抗ＢＲＩとＮ形半導体ＥＰＩＩとの間における接合電
圧と、Ｐ形半導体抵抗ＢＲ２とＮ形半導体ＥＰＩ２との
間における接合電圧と、は等しいことになる。

前述したように、ＰＮ接合分離により形成した半導体−
抵抗の抵抗値は、ＰＮ接合における接合電圧によって変
化するので、この様に、Ｐ形半導体抵抗ＢＲＩとＮ形半
導体ＥＰＩＩとの間における接合電圧と、Ｐ形半導体抵
抗ＢＲ２とＮ形半導体ＥＰＩ２との間における接合電圧
と、が等しいということは、Ｐ形半導体抵抗ＢＲＩの抵
抗値ｒｌと、Ｐ形半導体抵抗ＢＲ２の抵抗値ｒ２と、が
等しいということであり、上記した抵抗値ｒ１と抵抗値
ｒ２とが等しいとした仮定は正しいことがわかる。

さらに、上記したことから、Ｐ形半導体抵抗ＢＲ１とＰ
形半導体抵抗ＢＲ２との抵抗比（即ち、ｒｌ：ｒ２）に
ついて考えてみると、接合電圧■。

と接合電圧Ｖ、（端子Ｔ１との接続点側での接合電圧）
とはＯＶということで両者とも入力電圧ＶＩＮによらず
一定であるので問題はなく、また、接合電圧■藁と接合
電圧ＶＤ　　（端子Ｔ２との接続点側での接合電圧）は
１／２ＶＩＮということで、両者とも入力信号電圧■、
によって同様に変化するので問題はない。従って、総合
して見ると、抵抗値ｒ１と抵抗値ｒ２とは、入力信号電
圧ＶＩＮに対して同様に変化するので、Ｐ形半導体抵抗
ＢＲ３とＰ形半導体抵抗ＢＲ４との抵抗比（即ち、ｒｌ
：ｒ２）は、入力信号電圧ＶＩＮによらず一定であるこ
とがわかる。

また、この様に、入力信号電圧■、によらずＰ形半導体
抵抗ＢＲＩとＰ形半導体抵抗ＢＲ２との抵抗比（即ち、
ｒｌ：ｒ２）が一定であることにより、本実施例を減衰
器として動作させた場合は、式（５）から明らかな様に
、入力信号電圧ＶＩＮによらず減衰利得ｒｌ／（ｒ４＋
ｒ２）が一定となるので、出力信号に波形歪みを生じる
こともない。

第５図は本発明の第３の実施例を示す回路図である。

同図において、Ｒ３は抵抗器である。ここで、抵抗器Ｒ
３は他の抵抗器Ｒ１，Ｒ２と同一構造である。なお、そ
れらの構造としては第２図に示した構造でも第４図に示
した構造でも良い。入力端子ＩＮは抵抗器Ｒ２の端子Ｔ
２に接続され、抵抗器Ｒ２の端子Ｔ１は出力端子ＯＵＴ
と抵抗器Ｒ１の端子Ｔ２とに接続され、抵抗器Ｒ１の端
子ＴＩは抵抗器Ｒ３の端子Ｔ２に接続され、抵抗器Ｒ３
の端子Ｔ１は接地される。

以下、第５図を用い本実施例の動作を説明する。

第５図において、今、入力端子ＩＮに信号電圧■、が印
加された場合を考える。この場合の動作については以上
の説明から明白であり、出力端子ＯＵＴには、下式で表
わされる出力電圧が発生する。

Ｖｏｕｔ　　＝　　　　　ＶＩＮ　　　　　　　　　　
’　　−−（７）さらに、この場合、各抵抗器において
、半導体抵抗と半導体との接合電圧は、端子Ｔ１との接
続点側での接合電圧がＯＶ、端子Ｔ２との接続点側での
接合電圧が１／３ＶＩＮとなり、各抵抗器共等しい接合
電圧が印加され、抵抗値は等しくなる。

さらに、これらの抵抗比の関係は入力信号電圧Ｖ１によ
らないことは明白である。

また、本実施例によれば、抵抗比が１：１の抵抗器を順
次直列に接続することにより、任意の抵抗比を形成する
ことができる。すなわち、本実施例によれば、任意な抵
抗比を提供することができる効果がある。

第６図は本発明の第４の実施例を示す回路図である。

同図おいて、Ａ１は演算増幅器である。入力端子ＩＮは
抵抗器Ｒ３の端子ＴＩに接続され、抵抗器Ｒ３の端子Ｔ
２は抵抗器Ｒ１の端子Ｔ１に接続され、抵抗器Ｒ１の端
子Ｔ２は、演算増幅器Ａ１の逆相入力と抵抗器Ｒ２の端
子Ｔ１とに接続され、抵抗器Ｒ２の端子Ｔ２は演算増幅
器Ａ１の出力と出力端子ＯＵＴとに接続され、演算増幅
器Ａ１の正相入力は接地される。

以下、第６図を用い本実施例の動作を説明する。

第６図において、入力端子ＩＮに信号電圧ＶＩＮが印加
された場合を考える。この場合、抵抗器Ｒ３の端子Ｔ２
での電位は１／２ＶＩＮ、抵抗器Ｒ１の端子Ｔ２での電
位はＯ■となり、抵抗器Ｒ２の端子Ｔ２および出力端子
ＯＵＴの電位は一１／２ＶＩＮになることは周知である
。この場合の各抵抗器における接合電圧を考えると、各
抵抗器ともに、端子Ｔ１の接続点側での接合電圧はＯ■
、端子Ｔ２の接続点側での接合電圧は１　／　２　Ｖ　
ＩＮとなり、接合電圧は等しい。このことは、各抵抗器
が直列接続されており、各抵抗に流れる電流が等しいこ
とからも明白である。すなわち、本実施例においても抵
抗比が入力信号によらず一定に保たれる効果がある。

第７図は本発明の第５の実施例を示す回路図である。

同図において、Ｃ１，Ｃ２はコンデンサ、Ｒ４〜ＲＩＯ
はそれぞれ抵抗器である。ここで、抵抗器Ｒ４〜ＲＩＯ
は他の抵抗器Ｒ１〜Ｒ３と同一構造である。入力端子Ｉ
Ｎは抵抗器Ｒ５の端子Ｔ１に接続され、抵抗器Ｒ５の端
子Ｔ２は抵抗器Ｒ４の端子Ｔ１と接続され、同様に抵抗
器Ｒ４の端子Ｔ２と抵抗器Ｒ３の端子Ｔ１が、抵抗器Ｒ
３の端子Ｔ２と抵抗器Ｒ１の端子Ｔ１がそれぞれ接続さ
れる。さらに抵抗器Ｒ１の端子Ｔ２が抵抗器Ｒ２の端子
Ｔ１と抵抗器Ｒ９の端子Ｔ１とコンデンサＣ１の一端と
に接続され、コンデンサＣＩの他端は接地される。

さらに抵抗器Ｒ２の端子Ｔ２は、抵抗器Ｒ６゜Ｒ７，Ｒ
８の順で端子Ｔ１と端子Ｔ２とが順次直列接続され、抵
抗器Ｒ８の端子Ｔ２は出力端子ＯＵＴとコンデンサＣ２
の一端と、演算増幅器Ａ１の出力とに接続される。また
抵抗器Ｒ９の端子Ｔ２は抵抗器ＲＩＯの端子Ｔ１と接続
され、抵抗器Ｒ１０の端子Ｔ２はコンデンサＣ２の他端
と演算増幅器Ａ１の逆相入力に接続され、演算増幅器の
正相入力は接地される。

以下、第７図を用い本実施例の動作を説明する。

本実施例が２次ＬＰＦ回路であることは周知である。本
回路の直流利得は抵抗器Ｒ５，Ｒ４，Ｒ３、Ｒ１の直列
抵抗値と、抵抗器Ｒ２，Ｒ６，Ｒ７、Ｒ８の直列抵抗値
との抵抗比で決まる。

今、入力端子ＩＮに入力信号電圧ＶＩＮが印加された場
合を考える。この場合、前記実施例の動作から明白であ
るように、抵抗器Ｒ５，Ｒ４，Ｒ３゜Ｒ１，Ｒ２，Ｒ６
，Ｒ７，Ｒ８の接合電圧は共に等しく、端子ＴＩとの接
続点側での接合電圧がＯ■、端子Ｔ２との接続点側での
接合電圧が１／４ＶＩＮとなり、抵抗比が入力信号電圧
によらず一定となる。

また、この様に、入力信号電圧によらず抵抗比が一定で
あることにより、入力信号電圧によらず直流利得も一定
となるので、出力信号に波形歪みを生じることもない。

第８図は第７図に示した実施例における歪み率特性を示
す特性図である。

第８図を見て明らかなように、従来例によると歪み率は
０．０１３％（約７８ｄＢ）であるのに対して本実施例
では歪み率が０．００１６％（約９６ｄＢ）に改善され
た。

一方、入力信号電圧による抵抗値の絶対値変動を考える
。抵抗の絶対値は、接合電圧の変化が少ないほど少ない
ことは周知である。本実施例と第６図に示した実施例と
で接合電圧の変化を比較すると、第６図に示した実施例
では入力信号電圧が０■から■１Ｎに変化した場合接合
電圧は１／２Ｖ０変化する。これに対して本実施例では
１／４■、８しか変化せず、すなわち、本実施例によれ
ば、抵抗の絶対値変動を低減できる効果がある。なお、
抵抗器の直列接続数を増やすほど、抵抗の絶対値変動を
低減できることは明白であり、直列接続した抵抗器の数
が任意であることは明白である。

第９図は本発明の第６の実施例を示す回路図である。

同図において、Ｒ１１〜Ｒ１４は抵抗器である。

ここで、抵抗器Ｒ１１〜Ｒ１４は前述の抵抗器Ｒ１〜Ｒ
ＩＯと同一構造である。また、ＲＵＩ、ＲＵ２は組抵抗
、ＴＵＩ、ＴＵ２は端子である。抵抗器Ｒ１１の端子Ｔ
１は抵抗器Ｒ１２の端子Ｔ１と接続され、抵抗器Ｒ１１
の端子Ｔ２は組抵抗ＲＵ１の端子ＴＵＩに接続され、抵
抗器Ｒ１２の端子Ｔ２は組抵抗ＲＵＩの端子ＴＵ２に接
続される。

抵抗器Ｒ１３の端子Ｔ１は抵抗器Ｒ１４の端子Ｔ１と接
続され、抵抗器Ｒ１３の端子Ｔ２は組抵抗ＲＵ２の端子
ＴＵＩと接続され、抵抗器Ｒ１４の端子Ｔ２は組抵抗Ｒ
Ｕ２の端子ＴＵ２と接続される。さらに、入力端子ＩＮ
は組抵抗ＲＵＩの端子ＴＵＩと接続され、組抵抗ＲＵＩ
の端子ＴＵ２は出力端子ＯＵＴと組抵抗ＲＵ２の端子Ｔ
ＵＩに接続され、組抵抗ＲＵ２の端子ＴＵ２は接地され
る。

以下、第９図を用いて本実施例の動作を説明する。

今、入力端子ＩＮに信号電圧ｖ１，４が印加された場合
を考える。この場合、各端子での電位は、抵抗器Ｒ１１
の端子Ｔ２でＶＩＮ、抵抗器Ｒ１１，Ｒ１２の端子Ｔ１
では３／４ＶＩＮ、抵抗器Ｒ１２Ｒ１３の端子Ｔ２およ
び出力端子ＯＵＴでは１／２ＶＩＮ、抵抗器Ｒ１３，Ｒ
１４の端子Ｔｌでは１／４ＶＩＮ、抵抗器Ｒ１４の端子
Ｔ２では接地電位となることは前記実施例の動作説明よ
り明白である。

ここで、各抵抗器における端子Ｔ２との接続点側での接
合電圧（以下、単に抵抗器の接合電圧という）について
考える。抵抗器Ｒ１１の接合電圧は前記端子電位から明
白であり、＋１／４ＶＩＮ、抵抗器Ｒ１２の接合電圧は
一１／４ＶＩＮ、抵抗器Ｒ１３の接合電圧は＋１／４Ｖ
ＩＮ、抵抗器Ｒ１４の接合電圧は一１／４ＶＩＮである
。抵抗器Ｒ１１と抵抗器Ｒ１２とは接合電圧が正負逆方
向であり異なるため抵抗値が異なり、抵抗器Ｒ１３と抵
抗器Ｒ１４は同様に接合電圧が異なり抵抗値が異なる。

しかし、抵抗器Ｒ１１と抵抗器Ｒ１３とは接合電圧が等
しく、抵抗比も入力信号電圧によらず一定となり、抵抗
器Ｒ１２と抵抗器Ｒ１４は同様に接合電圧が等しく、抵
抗比が入力信号電圧によらず一定である。すなわち、組
抵抗ＲＵＩと組抵抗ＲＵ２との抵抗比を考えると、上記
説明から明白であるように信号電圧によらず一定となる
。

ところで、各抵抗器において、端子Ｔ２との接続点側の
ＰＮ接合部分は寄生ダイオードを構成することになる。

従って、第９図に示すような構成にした場合、岨抵抗を
構成する２つの抵抗器においては、互いにその寄生ダイ
オードの向きが逆になるため、入力信号電圧に対し、一
方の抵抗器は必ずその寄生ダイオードの向きが順方向と
なる。

従って、その抵抗器に所定電圧以上の電圧が印加される
と、その寄生ダイオードがオンすることとなる。しかし
、例え、その様にオンしたとしても、他方の抵抗器は必
ずその寄生ダイオードの向きが逆方向となるので、その
寄生ダイオードの働きにより、過大な電流が流れるのを
防ぐことができる。

なお、本実施例において、直列接続した組抵抗は２個で
あったが接続数は任意であってよいことは明白である。

第１０図は本発明の第７の実施例を示す回路図である。

同図において、Ｒ１５，Ｒ１６は抵抗器である。

ここで、抵抗器Ｒ１５，Ｒ１６は前述の抵抗器Ｒ１〜Ｒ
１４と同一構造である。また、ＲＵ３は岨抵抗である。

抵抗器Ｒ１１の端子Ｔ１は抵抗器Ｒ１２の端子Ｔｌと接
続され、抵抗器Ｒ１１の端子Ｔ２は組抵抗ＲＵＩの端子
ＴＵＩと接続され、抵抗器Ｒ１２の端子Ｔ２は岨抵抗Ｒ
ＵＩの端子ＴＵ２に接続される。抵抗器Ｒ１３の端子Ｔ
１は抵抗器Ｒ１４の端子Ｔ１と接続され、抵抗器Ｒ１３
の端子Ｔ２は組抵抗ＲＵ２の端子ＴＵＩに接続され、抵
抗器Ｒ１４の端子Ｔ２は岨抵抗ＲＵ２の端子ＴＵ２と接
続される。抵抗器Ｒ１５の端子Ｔ１は抵抗器Ｒ１６の端
子Ｔ１と接続され、抵抗器Ｒ１５の端子Ｔ２は組抵抗Ｒ
Ｕ３の端子ＴＵＩと接続され、抵抗器Ｒ１６の端子Ｔ２
は岨抵抗ＲＵ３の端子ＴＵ２と接続される。

入力端子ＩＮは組抵抗ＲＵＩの端子ＴＵＩに接続され、
組抵抗ＲＵＩの端子ＴＵ２は演算増幅器Ａ１の逆相入力
と組抵抗ＲＵ２の端子ＴＵＩに接続され、組抵抗ＲＵ２
の端子ＴＵ２は組抵抗ＲＵ３の端子ＴＵＩに接続され、
組抵抗ＲＵ３の端子ＴＵ２は演算増幅器Ａ１の出力と出
力端子ＯＵＴとに接続され、演算増幅器ＡＩの正相入力
は接地されている。

以下、第１０図を用いて本実施例の動作を説明する。

第１０図の回路が２倍の反転増幅器として動作すること
は周知である。今、入力端子ＩＮに入力信号電圧ｖ１．
４が印加された場合を考える。この場合、各端子の電位
は抵抗器Ｒ１１，Ｒ１２の端子Ｔ１で１　／　２　Ｖ　
ＩＮ、演算増幅器Ａ１の逆相入力で接地電位、抵抗器Ｒ
１３，Ｒ１４の端子ＴＩＴ：　　１／２ＶＩＮ、抵抗器
Ｒ１４，Ｒ１５（７）端子Ｔ２で−ＶＩＮ、抵抗器Ｒ１
５，Ｒ１６の端子Ｔｌでｓ　／　２　Ｖ　＋Ｈ，演算増
幅器Ａ１の出力で一２ＶＩＮとなる。

ここで、各抵抗器における端子Ｔ２との接続点側での接
合電圧（以下、単に抵抗器の接合電圧という）について
考えると、各端子の電位から明白なように抵抗器Ｒ１１
，Ｒ１３，Ｒ１５で＋１／２ＶＩＮ、抵抗器Ｒ１２，Ｒ
１４，Ｒ１６で一１／２ＶＩＮとなり、抵抗器Ｒ，１１
，Ｒ１３，Ｒ１５（７）接合電圧は等しく抵抗比は信号
電圧によらず一定となる。また、抵抗器Ｒ１２，Ｒ１４
，Ｒ１６の接合電圧が等しく抵抗比は信号電圧によらず
一定となり、すなわち、組抵抗ＲＵＩ、ＲＵ２．ＲＵ３
の抵抗比を考えると、上記説明から明白であるように信
号電圧によらず一定となる。

なお、本実施例において、直列接続した組抵抗は３個で
あったが、接続数は任意であってよいことは明白である
。

第１１図は本発明の第８の実施例を示す回路図である。

同図において、Ｒ１７〜Ｒ２５は抵抗器である。

ここで、抵抗器Ｒ１７〜Ｒ２５は前述の抵抗器Ｒ１〜Ｒ
１６と同一構造である。入力端子ＩＮは抵抗器Ｒ１７の
端子ＴＩと接続され、抵抗器Ｒ１７の端子Ｔ２は抵抗器
Ｒ１Ｂの端子Ｔ２と接続され、抵抗器Ｒ１Ｂの端子ＴＩ
は抵抗器Ｒ１９の端子Ｔ１と接続され、抵抗器Ｒ１９の
端子Ｔ２は演算増幅器Ａ、１の逆相入力と抵抗器Ｒ２０
の端子Ｔ２とに接続される。

抵抗器Ｒ２０の端子ＴＩは抵抗器Ｒ２１の端子Ｔ１に接
続され、抵抗器Ｒ２１の端子Ｔ２は抵抗器Ｒ２２の端子
Ｔ２に接続され、抵抗器Ｒ２２の端子Ｔ１は抵抗器Ｒ２
３の端子ＴＩと接続され、抵抗器Ｒ２３の端子Ｔ２は抵
抗器Ｒ２４の端子Ｔ１と接続され、抵抗器Ｒ２４の端子
Ｔ２は抵抗器Ｒ２５の端子Ｔ１と接続され、抵抗器Ｒ２
５の端子Ｔ２は演算増幅器ＡＩの出力と出力端子ＯＵＴ
に接続され、演算増幅器ＡＩの正相入力は接地される。

以下、第１１図を用いて本実施例の動作を説明する。

第１１図の回路が２倍の反転増幅器として動作すること
は周知である。今、入力端子ＩＮに入力信号電圧ＶＩＮ
が印加された場合を考える。この場合の各端子での電位
は、入力端子ＩＮでＶＩＮ、抵抗器Ｒ１７，ＲｌＢの端
子Ｔ２で２／３ＶＩＮ、抵抗器Ｒ１８，Ｒ１９の端子Ｔ
１で１／３ＶＩＮ、演算増幅器Ａｌの逆相入力で接地電
位である。

さらに、抵抗器Ｒ２０，Ｒ２１の端子Ｔ１で１／３Ｖ＋
ｓ、抵抗器Ｒ２１，Ｒ２２の端子Ｔ２で一２／３ＶＩＮ
、抵抗器Ｒ２２，Ｒ２３の端子Ｔ１で−ＶＩＮ、抵抗器
Ｒ２３の端子Ｔ２と抵抗器Ｒ２４の端子Ｔ１で一４／３
ＶＩＮ、抵抗器Ｒ２４の端子Ｔ２と抵抗器Ｒ２５の端子
Ｔ１で一５／３ＶＩＮ、演算増幅器ＡＩの出力で一２■
１、である。

ここで、各抵抗器における端子Ｔ２との接続点側での接
合電圧（以下、単に抵抗器の接合電圧という）について
考えると、各端子の電位から明白なように抵抗器Ｒ１７
，Ｒ１９，、Ｒ２１，Ｒ２３゜Ｒ２４，Ｒ２５で＋１　
／　３　Ｖ　＋Ｈ、抵抗器Ｒ１８゜Ｒ２０，Ｒ２２で一
１／３ＶＩＮとなり、抵抗器Ｒ１７Ｒ１９，Ｒ２１，Ｒ
２３，Ｒ２４，Ｒ２５の接合電圧は等しく抵抗比は信号
電圧によらず−定となり、また、抵抗器Ｒ１８，Ｒ２０
，Ｒ２２の接合電圧は等しく抵抗比は信号電圧によらず
一定となる。

ここでさらに、抵抗器Ｒ１７，ＲｌＢ、Ｒ１９からなる
直列抵抗と抵抗器Ｒ２０，Ｒ２１，Ｒ２２、Ｒ２３，Ｒ
２４，Ｒ２５からなる直列抵抗との抵抗比について考え
る。抵抗器Ｒ１Ｂと抵抗器Ｒ２０，Ｒ２２は前述した樺
に接合電圧が等しく、従って、抵抗器Ｒ１Ｂと抵抗器Ｒ
２０，Ｒ２２の直列抵抗との抵抗比は１対２である。ま
た、抵抗器Ｒ１７，Ｒ１９と抵抗器Ｒ２１，Ｒ２３，Ｒ
２４、Ｒ２５は前述した様に接合電圧が等しく、従って
、抵抗器Ｒ１７，Ｒ１９の直列抵抗とＲ２１゜Ｒ２３，
Ｒ２４，Ｒ２５の直列抵抗との抵抗比もまた１対２であ
る。よって、上記説明より、抵抗器Ｒ１７，ＲｌＢ、Ｒ
１９の直列抵抗と抵抗器Ｒ２０、Ｒ２１，Ｒ２２，Ｒ２
３，Ｒ２４，Ｒ２５の直列抵抗の抵抗比が１対２である
ことは明白であり、この抵抗比も信号電圧によらず一定
となる。

ところで、本実施例において、抵抗器Ｒ１７゜ＲｌＢ、
Ｒ１９の直列抵抗および抵抗器Ｒ２０゜Ｒ２１，Ｒ２２
，Ｒ２３，Ｒ２４，Ｒ２５の直列抵抗の各抵抗器は上記
抵抗比関係が成り立っていれば、接続順序が任意であっ
てよい。すなわち、本実施例によれば抵抗の接続順序、
方向は任意であって、設計自由度が高いという効果があ
る。

第１２図は本発明の第９の実施例を示す回路図である。

同図において、Ｒ２６〜Ｒ２８は抵抗器、■１〜■３は
電圧源である。ここで、抵抗器Ｒ２６〜Ｒ２８はそれぞ
れ前述の抵抗器Ｒ１〜Ｒ２５と同様にＰ形（あるいはＮ
形）半導体上にＮ形（あるいはＰ形）半導体抵抗を形成
して構成されているが、前述の抵抗器Ｒ１〜Ｒ２５と以
下の点で異なる。

すなわち、抵抗器Ｒ２６の端子Ｔ１は抵抗器Ｒ２６を構
成するＮ形（あるいはＰ形）半導体抵抗の一端と電圧源
■１の一端とに接続され、電圧源■１の他端はＮ形（あ
るいはＰ形）半導体抵抗とＰＮ接合したＰ形（あるいは
Ｎ形）半導体に接続され、抵抗器Ｒ２６の端子Ｔ２はＮ
形（あるいはＰ形）半導体抵抗の他端に接続される。ま
た、抵抗器Ｒ２７，Ｒ２Ｂも、共に抵抗器Ｒ２６と同一
構造であり、それぞれ、電圧源Ｖ２．Ｖ３を具備してい
る。

一方、入力端子ＩＮは抵抗器Ｒ２６の端子Ｔ２に接続さ
れ、抵抗器Ｒ２６の端子Ｔ１は抵抗器Ｒ２７の端子Ｔ２
と接続され、抵抗器Ｒ２７の端子Ｔ１は演算増幅器Ａ１
の逆相入力と抵抗器Ｒ２Ｂの端子Ｔ２とに接続される。

抵抗器Ｒ２７の端子Ｔ１は演算増幅器Ａ１の出力と出力
端子ＯＵＴとに接続され、演算増幅器Ａ１の正相入力は
接地される。

以下、第１２図を用い本実施例の動作を説明する。

今、入力端子ＩＮに入力信号電圧ＶＩＮが印加された場
合を考える。この場合、各端子の電位は入力端子ＩＮで
ＶＩＮ、抵抗器Ｒ２６の端子Ｔ１で１／２■０、演算増
幅器Ａ１の逆相入力で接地電位、演算増幅器Ａ１の出力
で一１／２ＶＩＮであることは前記実施例の説明から明
らかである。

ここで、各抵抗器の接合電圧について考える。

抵抗器Ｒ２６の各部の電位は端子Ｔｌで１／２■１．４
、端子Ｔ２でＶＩＮであり、さらに電圧源■１の電圧を
■１とすると、抵抗器Ｒ２６のＰ形（あるいはＮ形）半
導体の電位は端子Ｔ１の電位から電圧■１分下がったＬ
／２Ｖ＋ｓ　　Ｖ＋である。よって、抵抗器Ｒ２６の接
合電圧は、端子Ｔ１との接続点側での接合電圧が■６、
端子Ｔ２との接続点側での接合電圧が１／２Ｖ＋ｓ＋Ｖ
１である。

また、抵抗器Ｒ２７の各部の電位は端子Ｔ１で接地電位
、端子Ｔ２で１／２ＶＩＮであり、さらに電圧源■２の
電圧を■２とすると、抵抗器Ｒ２７のＰ形（あるいはＮ
形）半導体の電位は端子Ｔ１の電位から電圧Ｖｚ分下が
った一■２である。よって、抵抗器Ｒ２７の接合電圧は
、端子Ｔ１との接続点側での接合電圧が■２、端子Ｔ２
との接続点側での接合電圧が１／２Ｖ＋ｓ＋ＶＺである
。

さらに、抵抗器Ｒ２Ｂの各部の電位は端子Ｔ１で一１／
２ＶＩＮ、端子Ｔ２で接地電位であり、電圧源■３の電
圧を■、とすると、抵抗器Ｒ２８のＰ形半導体の電位は
端子Ｔ１の電位から電圧■。

分下がった一１／２ＶＩＮ　　Ｖ：Ｉである。よって、
抵抗器Ｒ２８の接合電圧は、端子Ｔ１との接続点側での
接合電圧が■１、端子Ｔ２との接続点側での接合電圧が
１／２ＶＩＮ＋Ｖ３である。

ここで、電圧源Ｖｌ、Ｖ２．Ｖ３の電圧■１゜Ｖ２．Ｖ
、が共に等しくＶ＋　であるとすると、この結果、各抵
抗器とも接合電圧は等しくなり、端子ＴＩとの接続点側
での接合電圧が■１、端子Ｔ２との接続点側での接合電
圧がｉ　／　２　Ｖ　ＩＮ＋　Ｖ　＋となる。すなわち
、抵抗器Ｒ２６，Ｒ２７，Ｒ２８の抵抗値は等しく、そ
の抵抗比は入力信号電圧によらず一定となる。

ところで、本実施例において、入力端子ＩＮに接地電位
以下の信号電圧ＶＩＮが印加された場合について考える
。前述したようにＰＮ接合分離によって形成された半導
体抵抗にはダイオードが寄生する。この寄生ダイオード
はＰ形の半導体の電位がＮ形の半導体の電位より約０．
７■高くなった場合にオンする。

例えば、本実施例において、各抵抗器がＰ形半導体と、
Ｎ形半導体抵抗とで構成され、電圧源■１、Ｖ２．Ｖ３
の電圧が共に等しくＯＶであった場合、入力信号電圧Ｖ
ＩＮが約−１，４Ｖ以下になると、抵抗器Ｒ２６，Ｒ２
７の寄生ダイオードがオンし誤動作してしまう。

ここで、電圧源Ｖｌ、Ｖ２．Ｖ３の電圧が共に等しく２
Ｖであった場合を考える。この場合、各抵抗器のＰ形半
導体の電位は前例に比較して２Ｖ低い電位が印加される
。このため、寄生ダイオードがオンする入力信号電圧は
−１，４Ｖ−２Ｖ−２Ｖで−５，４Ｖにまで下がる。す
なわち、本実施例によれば、回路の入力信号電圧範囲が
広がる効果がある。

なお、本実施例において、抵抗器の接続は、前記実施例
で示した他の接続においても同様な効果を有することは
明白である。また、電圧源Ｖｌ。

Ｖ２．Ｖ３の電圧は任意であってよいことは明白である
。さらに、本実施例において電圧源■１Ｖ２．Ｖ３を用
いた半導体への電位供給手段は、エミッタホロア回路、
ソースホロア回路、スイッチを接続し、ある期間に電圧
を印加し、その他の期間ではＰＮ接合容量に蓄積された
電圧を利用し、電位を印加する回路等であってよく、任
意であることも明白である。

第１３図は本発明の第１０の実施例を示す回路図である
。

同図において、Ｒ１’　、Ｒ２’　は抵抗器、Ｔ３゜Ｔ
４は端子である。抵抗器Ｒ１“の端子Ｔ３は入力端子Ｉ
Ｎに接続される。抵抗器Ｒ１’の端子Ｔ４は出力端子Ｏ
ＵＴと抵抗器Ｒ２’の端子Ｔ３とに接続される。抵抗器
Ｒ２“の端子Ｔ４は接地される。

第１４図は第１３図に示した実施例の構造を示す断面図
である。

第１４図において、ＬＮ５．ＬＮ６．ＬＮ７゜ＬＮ８は
Ｎ形半導体抵抗、ＷＦ２．ＷＦ２はＰ形半導体である。

抵抗器Ｒ１°の端子Ｔ３はＮ形半導体抵抗ＬＮ５に接続
される。抵抗器Ｒ１“の端子Ｔ４はＮ形半導体抵抗ＬＮ
６に接続される。また、Ｎ形半導体抵抗ＬＮ５の他端と
Ｎ形半導体抵抗ＬＮ６の他端とＰ形半導体ＷＰ４とは互
いに導体にて接続される。抵抗器Ｒ２’　の端子Ｔ３は
Ｎ形半導体抵抗ＬＮ７に接続される。抵抗器Ｒ２の端子
Ｔ４はＮ形半導体抵抗ＬＮ８に接続される。

また、Ｎ形半導体抵抗ＬＮ７の他端とＮ形半導体抵抗Ｌ
Ｎ８の他端とＰ形半導体ＷＰ５とは互いに導体にて接続
される。

前述の第９図に示した実施例においては、端子Ｔ１同士
の接続された２つの抵抗器によって、１組の組抵抗を構
成していた。この様に、組抵抗を構成する２つの抵抗器
は、端子Ｔ１同士が互いに接続されているため、各々の
抵抗器を構成する２つのＰ形（あるいはＮ形）半導体（
半導体抵抗がその上に構成される半導体）は、互いに電
位が等しいこと明白である。従って、それら２つの抵抗
器において、２つのＰ形（あるいはＮ形）半導体を分離
しておく必要はない。

そこで、本実施例では、それら２つのＰ形（あるいはＮ
形）半導体を接合して、第１４図に示すように１つのＰ
形（あるいはＮ形；但し、本実施例ではＰ形）半導体で
構成するようにしている。

即ち、本実施例では、第９図に示した２つの抵抗器で構
成される組抵抗を、１つの抵抗器として構成するように
したものである。

従って、本実施例によれば、構造を簡略化することがで
き、ＩＣチップサイプを低減し、チップコスＩ・を下げ
ることができる。

なお、本実施例における抵抗器は、当然のことながら、
第１０図に示した実施例における組抵抗に代えて用いて
も差し支えない。

第１５図は本発明の第１１の実施例を示す回路図である
。

同図において、Ｒ３’　は抵抗器、■４は電圧源である
。ここで、抵抗器Ｒ３’　は、前述の抵抗器Ｒ１”、Ｒ
２“と同様に、Ｐ形（あるいはＮ形）半導体上に２つの
Ｎ形（あるいはＰ形）半導体抵抗を形成して構成されて
いるが、前述の抵抗器Ｒ１’　、Ｒ２’　と以下の点で
異なる。

すなわち、抵抗器Ｒ３’の端子Ｔ３は第１のＮ形（ある
いはＰ形）半導体抵抗に接続され、抵抗器Ｒ３’の端子
Ｔ４は第２のＮ形（あるいはＰ形）半導体抵抗に接続さ
れ、第１のＮ形（あるいはＰ形）半導体抵抗の他端は第
２のＮ形（あるいはＰ形）半導体抵抗の他端と電圧源■
４とに接続され、電圧源■４の他端はＰ形（あるいはＮ
形）半導体に接続される。

本実施例においては、抵抗器Ｒ３’　として、第１３図
、第１４図に示した実施例における抵抗器に電圧源を設
けることにより、第１２図に示した実施例と同様に、入
力信号電圧範囲を広げ、寄生ダイオードをオンし難くし
たものである。

従って、抵抗器Ｒ３’においては、第１２図に示したよ
うな電圧源を有する抵抗器（Ｒ２６〜Ｒ２８）２つを、
第９図、第１０図に示した様に、端子Ｔ１同士接続して
組抵抗とする場合に比べ、電圧源が１つで良い、Ｐ形（
あるいはＮ形）半導体を分離しなくて良い等、構造を簡
略化することができる。

〔発明の効果〕

本発明によれば、入力信号電圧によらず抵抗比が一定な
半導体装置を実現することができる。

従って、抵抗比精度の要求されるＡ／Ｄ、Ｄ／Ａ変換器
にも、本発明にかかる半導体装置は有効に利用すること
ができる。

また、本発明にかかる半導体装置では、上記の如く、入
力信号電圧によらず抵抗比を一定にすることができるた
め、入力信号電圧によらず利得を一定にすることができ
、よって、出力信号に波形歪みが生じることがない。

従って、低歪み率の要求されるオーディオ信号処理回路
にも、本発明にかかる半導体装置は有効に利用すること
ができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の実施例の構造を示す断面図、第３図は本発明の
第２の実施例を示す回路図、第４図は第３図の実施例の
構造を示す断面図、第５図は本発明の第３の実施例を示
す回路図、第６図は本発明の第４の実施例を示す回路図
、第７図は本発明の第５の実施例を示す回路図、第８図
は第７図の実施例における歪み率特性を示す特性図、第
９図は本発明の第６の実施例を示す回路図、第１０図は
本発明の第７の実施例を示す回路図、第１１図は本発明
の第８の実施例を示す回路図、第１２図は本発明の第９
の実施例を示す回路図、第１３図は本発明の第１０の実
施例を示す回路図、第１４図は第１３図の実施例の構造
を示す断面図、第１５図は本発明の第１１の実施例を示
す回路図、第１６図は従来の半導体装置を示す回路図、
第１７図は第１６図の従来例の構造を示す断面図、であ
る。符号の説明Ｒ１〜Ｒ２Ｂ、Ｒ３０，Ｒ３１，Ｒ１’〜Ｒ３’・・・
抵抗器、Ｔｌ−７６・・・端子、ＬＮＩ〜ＬＮ８・・・
Ｎ形半導体抵抗、ＷＰＩ〜ＷＰ５・・・Ｐ形半導体、Ｂ
ＲＩ、ＢＲ２・・・Ｐ形半導体抵抗、ＥＰＩＩ。ＥＰ■２・・・Ｎ形半導体、Ａ１・・・演算増幅器。代理人　弁理士　並　木　昭　夫第　１図＠　２　図ＵＢ＠　３　図第図第５図ｌｌ６１！！！１日２第　８図出力１凧巾［Ｖｐｐ］罵図第１２ＩＰ！ｌ第１５図１ｇ１３　図ＵＢ

Claims

【特許請求の範囲】１、第１の種類に属する半導体と、該第１の種類に属す
る半導体上に形成される第２の種類に属する半導体と、
前記第１の種類に属する半導体及び前記第２の種類に属
する半導体にそれぞれ共通して接続される第１の端子と
、前記第２の種類に属する半導体に前記第１の端子とは
異なる位置で接続される第２の端子と、で構成され、前
記第２の種類に属する半導体における前記第１の端子の
接続された位置と前記第２の端子の接続された位置との
間の部分が抵抗として動作する抵抗器を、複数個、直列
に接続して成ることを特徴とする半導体装置。２、請求項１に記載の半導体装置において、複数の前記
抵抗器のうち、一部または全部は、それぞれ、前記第１
の端子と前記第１の種類に属する半導体との間に電圧源
を有することを特徴とする半導体装置。３、請求項１または２に記載の半導体装置において、複
数の前記抵抗器は、それぞれ、隣接する抵抗器と、前記
第１の端子と前記第２の端子との接続でもって接続され
ることを特徴とする半導体装置。４、請求項１、２または３に記載の半導体装置において
、演算増幅器を設け、複数の前記抵抗器のうち、少なく
とも１個以上が前記演算増幅器の負帰還路に挿入される
こと特徴とする半導体装置。５、請求項４に記載の半導体装置において、複数の前記
抵抗器のうち、１個以上が第１の抵抗器群として、入力
端子または接地点と前記演算増幅器の逆相入力との間に
接続され、前記第１の抵抗器群を構成する抵抗器の個数
のＮ倍の個数が第２の抵抗器群として、前記演算増幅器
の負帰還路である該演算増幅器の逆相入力と該演算増幅
器の出力との間に接続されることを特徴とする半導体装
置。６、請求項５に記載の半導体装置において、前記第２の
抵抗器群のうち、前記演算増幅器の出力側にその第１の
端子が配置されている抵抗器の個数が、前記第１の抵抗
器群のうち、前記演算増幅器の逆相入力側にその第１の
端子が配置されている抵抗器の個数のＮ倍であることを
特徴とする半導体装置。７、請求項１または２に記載の半導体装置において、複
数の前記抵抗器のうち、一部または全部は、それぞれ、
隣接する抵抗器と、前記第１の端子同士の接続または前
記第２の端子同士の接続でもって接続されると共に、互
いに隣接する２個の抵抗器を１組として組分けされ、各
組をそれぞれ組抵抗とすることを特徴とする半導体装置
。８、請求項７に記載の半導体装置において、演算増幅器
を設け、複数の前記組抵抗のうち、少なくとも１組以上
が前記演算増幅器の負帰還路に挿入されること特徴とす
る半導体装置。９、請求項１または２に記載の半導体装置において、複
数の前記抵抗器（以下、第１の種類に属する抵抗器とい
う）のうちの一部または全部に代えて、第１の種類に属する半導体と、該第１の種類に属する半
導体上の互いに異なる位置に形成される、第２の種類に
属する第１及び第２の半導体と、該第２の種類に属する
第１の半導体に接続される第１の端子と、前記第２の種
類に属する第２の半導体に接続される第２の端子と、前
記第１の種類に属する半導体に接続されると共に、前記
第２の種類に属する第１の半導体に前記第１の端子とは
異なる位置で接続され、且つ、前記第２の種類に属する
第２の半導体に前記第２の端子とは異なる位置で接続さ
れる導体と、で構成され、前記第２の種類に属する第１
の半導体における前記第１の端子の接続された位置と前
記導体の接続された位置との間の部分と、前記第２の種
類に属する第２の半導体における前記第２の端子の接続
された位置と前記導体の接続された位置との間の部分と
、がそれぞれ抵抗として動作する抵抗器（以下、第２の
種類に属する抵抗器という）を、設けたことを特徴とす
る半導体装置。１０、請求項９に記載の半導体装置において、前記第２
の種類に属する抵抗器のうち、一部または全部は、それ
ぞれ、前記導体と前記第１の種類に属する半導体との間
に電圧源を有することを特徴とする半導体装置。１１、請求項９または１０に記載の半導体装置において
、演算増幅器を設け、複数の前記抵抗器のうち、少なく
とも１個以上が前記演算増幅器の負帰還路に挿入された
こと特徴とする半導体装置。１２、請求項１、２、３、４、５、６、７、８、９、１
０または１１に記載の半導体装置において、前記第１の
種類に属する半導体は、ＣＭＯＳプロセスにおけるウェ
ル層として形成され、前記第２の種類に属する半導体は
、ＣＭＯＳプロセスにおける拡散層として形成されるこ
とを特徴とする半導体装置。