JPH04233816A - トランスバーサルフィルタ - Google Patents
トランスバーサルフィルタInfo
- Publication number
- JPH04233816A JPH04233816A JP41600790A JP41600790A JPH04233816A JP H04233816 A JPH04233816 A JP H04233816A JP 41600790 A JP41600790 A JP 41600790A JP 41600790 A JP41600790 A JP 41600790A JP H04233816 A JPH04233816 A JP H04233816A
- Authority
- JP
- Japan
- Prior art keywords
- delay elements
- bit
- shift control
- transversal filter
- predetermined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数の遅延素子の間を
順次シフトしながらこれら複数の遅延素子によって順次
遅延された時系列のディジタル信号に各所定の倍率を掛
けて足し合わせることにより出力を得、且つ前記所定の
倍率が前記複数の遅延素子の並ぶ方向について対称に構
成されたトランスバーサルフィルタに関するものである
。
順次シフトしながらこれら複数の遅延素子によって順次
遅延された時系列のディジタル信号に各所定の倍率を掛
けて足し合わせることにより出力を得、且つ前記所定の
倍率が前記複数の遅延素子の並ぶ方向について対称に構
成されたトランスバーサルフィルタに関するものである
。
【０００２】
【従来の技術】非巡回型のディジタルフィルタの一つと
して、直線位相を得ることのできるトランスバーサルフ
ィルタが従来から知られている。図２は、従来のトラン
スバーサルフィルタの一例を示した回路ブロック図であ
る。例えばビットの幅が４ビットの時系列的なディジタ
ル信号Ｘが複数の遅延素子５１，５２，５３，５４の間
をシフトしながら、掛算器５５，５６，５７，５８，５
９に入力する。これらの掛算器５５，５６，５７，５８
，５９は中央の掛算器５７の倍率がａ０ 、その左右の
２つの掛算器５６，５８の倍率がａ１ 、さらにその左
右の２つの掛算器５５，５９の倍率がａ２ に構成され
ている。このようにトランスバーサルフィルタは多数並
ぶ掛算器５５，５６，５７，５８，５９の倍率が左右対
象に構成されているのが特徴である。このようにして遅
延素子５１，５２，５３，５４により順次遅延され掛算
器５５，５６，５７，５８，５９により所定の倍率ａ２
，ａ１ ，ａ０ ，ａ２ が掛け算された信号が加算
器６０により互いに加算され、出力信号Ｙが生成される
。
して、直線位相を得ることのできるトランスバーサルフ
ィルタが従来から知られている。図２は、従来のトラン
スバーサルフィルタの一例を示した回路ブロック図であ
る。例えばビットの幅が４ビットの時系列的なディジタ
ル信号Ｘが複数の遅延素子５１，５２，５３，５４の間
をシフトしながら、掛算器５５，５６，５７，５８，５
９に入力する。これらの掛算器５５，５６，５７，５８
，５９は中央の掛算器５７の倍率がａ０ 、その左右の
２つの掛算器５６，５８の倍率がａ１ 、さらにその左
右の２つの掛算器５５，５９の倍率がａ２ に構成され
ている。このようにトランスバーサルフィルタは多数並
ぶ掛算器５５，５６，５７，５８，５９の倍率が左右対
象に構成されているのが特徴である。このようにして遅
延素子５１，５２，５３，５４により順次遅延され掛算
器５５，５６，５７，５８，５９により所定の倍率ａ２
，ａ１ ，ａ０ ，ａ２ が掛け算された信号が加算
器６０により互いに加算され、出力信号Ｙが生成される
。
【０００３】
【発明が解決しようとする課題】上記トランスバーサル
フィルタを集積回路で実現する場合、各掛算器５５，５
６，５７，５８，５９は構成が複雑であって素子数が膨
大となり集積回路内で大きな面積を締め、したがって集
積度が向上せず高価なものとなってしまうという問題が
ある。
フィルタを集積回路で実現する場合、各掛算器５５，５
６，５７，５８，５９は構成が複雑であって素子数が膨
大となり集積回路内で大きな面積を締め、したがって集
積度が向上せず高価なものとなってしまうという問題が
ある。
【０００４】本発明は上記事情に基づいてなされたもの
であり、集積回路に適した素子数の少ないトランスバー
サルフィルタを提供することを目的とする。
であり、集積回路に適した素子数の少ないトランスバー
サルフィルタを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明のトランスバーサルフィルタは、複数の遅延素
子の間を順次シフトしながらこれら複数の遅延素子によ
って順次遅延された時系列のディジタル信号に各所定の
倍率を掛けて足し合わせることにより出力を得、且つ前
記所定の倍率が前記複数の遅延素子の並ぶ方向において
対称に構成されたトランスバーサルフィルタにおいて、
時系列のディジタルビット信号を順次遅延させる複数の
遅延素子と、前記各所定の倍率を記憶しておく記憶手段
と、前記対称に構成された互いに同一の前記所定の倍率
が掛け算されるべき２つのビット信号を足し合わせて０
もしくは１もしくは２の値を出力する第１の加算手段と
、該加算手段の出力に基づいて、前記記憶手段から出力
された対応する前記所定の倍率の通過を阻止するか或い
は該所定の倍率をそのまま通過させるか或いは該所定の
倍率を上位ビット側に１ビットシフトして通過させるか
のいずれかを行うシフト制御手段と、該シフト制御手段
の出力同士を加算する第２の加算手段と、を備えたこと
を特徴とするものである。
の本発明のトランスバーサルフィルタは、複数の遅延素
子の間を順次シフトしながらこれら複数の遅延素子によ
って順次遅延された時系列のディジタル信号に各所定の
倍率を掛けて足し合わせることにより出力を得、且つ前
記所定の倍率が前記複数の遅延素子の並ぶ方向において
対称に構成されたトランスバーサルフィルタにおいて、
時系列のディジタルビット信号を順次遅延させる複数の
遅延素子と、前記各所定の倍率を記憶しておく記憶手段
と、前記対称に構成された互いに同一の前記所定の倍率
が掛け算されるべき２つのビット信号を足し合わせて０
もしくは１もしくは２の値を出力する第１の加算手段と
、該加算手段の出力に基づいて、前記記憶手段から出力
された対応する前記所定の倍率の通過を阻止するか或い
は該所定の倍率をそのまま通過させるか或いは該所定の
倍率を上位ビット側に１ビットシフトして通過させるか
のいずれかを行うシフト制御手段と、該シフト制御手段
の出力同士を加算する第２の加算手段と、を備えたこと
を特徴とするものである。
【０００６】
【作用】本発明は前記の構成によって、対称に構成され
た互いに同一の倍率が掛け算されるべき２つのビット信
号を足し合わせて０、１、もしくは２の値を出力する加
算器と、該加算器の出力に基づいて対応する倍率の通過
を阻止するか或いはそのまま通過させるか或いは上位ビ
ット側に１ビットシフトして通過させるかのいずれかを
行なうシフト制御回路とを備えたことにより、後述する
理論式に示されるようにトランスバーサルフィルタが実
現され、しかも掛算器を備える必要がないため素子数が
少なくて済み、したがって集積回路に適した構成となる
。尚、ビットの幅がｎ（複数）の場合は、ｎ回繰り返し
て演算するか又は回路をｎ系列備えることにより対処で
きる。
た互いに同一の倍率が掛け算されるべき２つのビット信
号を足し合わせて０、１、もしくは２の値を出力する加
算器と、該加算器の出力に基づいて対応する倍率の通過
を阻止するか或いはそのまま通過させるか或いは上位ビ
ット側に１ビットシフトして通過させるかのいずれかを
行なうシフト制御回路とを備えたことにより、後述する
理論式に示されるようにトランスバーサルフィルタが実
現され、しかも掛算器を備える必要がないため素子数が
少なくて済み、したがって集積回路に適した構成となる
。尚、ビットの幅がｎ（複数）の場合は、ｎ回繰り返し
て演算するか又は回路をｎ系列備えることにより対処で
きる。
【０００７】
【実施例】以下、本発明の一実施例について説明する。
図１は本発明の一実施例であるトランスバーサルフィル
タの回路ブロック図である。本実施例のトランスバーサ
ルフィルタは、入力したディジタル信号を所定時間Ｔだ
け遅延させて出力する遅延素子１１〜１４と、ビット信
号を足し合わせて０，１又は２を出力する第１の加算器
１５，１６と、所定の倍率ａ０ ，ａ１ ，ａ２ を記
憶しているメモリ２０と、入力信号が「０」のときは対
応する所定の倍率ａ０ ，ａ１ ，ａ２ の通過を阻し
、入力信号が「１」のときは対応する各所定の倍率ａ０
，ａ１ ，ａ２ をそのまま通過させ、入力信号が「
２」のときは対応する各所定の倍率ａ０ ，ａ１ ，ａ
２ を２倍して出力するシフト制御回路１７，１８，１
９と、シフト制御回路１７，１８，１９からの出力を加
算する第２の加算器２１と、入力ディジタル信号のビッ
ト数だけ加算を繰り返すためのシフタ２２とにより構成
される。
タの回路ブロック図である。本実施例のトランスバーサ
ルフィルタは、入力したディジタル信号を所定時間Ｔだ
け遅延させて出力する遅延素子１１〜１４と、ビット信
号を足し合わせて０，１又は２を出力する第１の加算器
１５，１６と、所定の倍率ａ０ ，ａ１ ，ａ２ を記
憶しているメモリ２０と、入力信号が「０」のときは対
応する所定の倍率ａ０ ，ａ１ ，ａ２ の通過を阻し
、入力信号が「１」のときは対応する各所定の倍率ａ０
，ａ１ ，ａ２ をそのまま通過させ、入力信号が「
２」のときは対応する各所定の倍率ａ０ ，ａ１ ，ａ
２ を２倍して出力するシフト制御回路１７，１８，１
９と、シフト制御回路１７，１８，１９からの出力を加
算する第２の加算器２１と、入力ディジタル信号のビッ
ト数だけ加算を繰り返すためのシフタ２２とにより構成
される。
【０００８】今、ビット幅が４ビットの時系列ディジタ
ル信号Ｘが遅延素子１１に入力されたとすると、所定時
間Ｔだけ遅れて次の遅延素子１２に入力され、このよう
にして複数の遅延素子１１，１２，１３，１４の間をそ
れぞれ所定時間Ｔだけ遅延されながら順次受け渡される
。ここで遅延素子１２の出力信号、即ちこのトランスバ
ーサルフィルタで用いられる、複数の遅延素子１１，１
２，１３，１４によって遅延された信号（遅延素子１１
の入力信号を含む）の中央の信号である遅延素子１２の
出力信号をＸ（３Ｔ）（３ビット目の信号を示す。）と
し、これを中心として遅延素子１１の入力信号、遅延素
子１１の出力信号、遅延素子１３の出力信号、遅延素子
１４の出力信号をそれぞれ、Ｘ（３Ｔ−２Ｔ），Ｘ（３
Ｔ−Ｔ），Ｘ（３Ｔ＋Ｔ），Ｘ（３Ｔ＋２Ｔ）と表わす
こととする。
ル信号Ｘが遅延素子１１に入力されたとすると、所定時
間Ｔだけ遅れて次の遅延素子１２に入力され、このよう
にして複数の遅延素子１１，１２，１３，１４の間をそ
れぞれ所定時間Ｔだけ遅延されながら順次受け渡される
。ここで遅延素子１２の出力信号、即ちこのトランスバ
ーサルフィルタで用いられる、複数の遅延素子１１，１
２，１３，１４によって遅延された信号（遅延素子１１
の入力信号を含む）の中央の信号である遅延素子１２の
出力信号をＸ（３Ｔ）（３ビット目の信号を示す。）と
し、これを中心として遅延素子１１の入力信号、遅延素
子１１の出力信号、遅延素子１３の出力信号、遅延素子
１４の出力信号をそれぞれ、Ｘ（３Ｔ−２Ｔ），Ｘ（３
Ｔ−Ｔ），Ｘ（３Ｔ＋Ｔ），Ｘ（３Ｔ＋２Ｔ）と表わす
こととする。
【０００９】ここで、以下中央の信号（上記Ｘ（３Ｔ）
に対応する）をＸ（ｎＴ）（ｎビット目を示す）で表し
、その左右の信号（上記Ｘ（３Ｔ−Ｔ），Ｘ（３Ｔ＋Ｔ
）に対応する）をＸ（ｎＴ−Ｔ），Ｘ（ｎＴ＋Ｔ）さら
にその左右の信号（上記Ｘ（３Ｔ−２Ｔ），Ｘ（３Ｔ＋
２Ｔ）に対応する）をＸ（ｎＴ−２Ｔ），Ｘ（ｎＴ＋２
Ｔ）のように一般化して理論的に解析する。
に対応する）をＸ（ｎＴ）（ｎビット目を示す）で表し
、その左右の信号（上記Ｘ（３Ｔ−Ｔ），Ｘ（３Ｔ＋Ｔ
）に対応する）をＸ（ｎＴ−Ｔ），Ｘ（ｎＴ＋Ｔ）さら
にその左右の信号（上記Ｘ（３Ｔ−２Ｔ），Ｘ（３Ｔ＋
２Ｔ）に対応する）をＸ（ｎＴ−２Ｔ），Ｘ（ｎＴ＋２
Ｔ）のように一般化して理論的に解析する。
【００１０】トランスバーサルフィルタの出力をＹ（ｎ
Ｔ）とすると、 Ｙ（ｎＴ）＝ ・・・＋ａ２ ・Ｘ（ｎＴ−２
Ｔ）＋ａ１ ・Ｘ（ｎＴ−Ｔ）
＋ａ０ ・Ｘ（ｎＴ）＋ａ１ ・Ｘ
（ｎＴ＋Ｔ）
＋ａ２ ・Ｘ（ｎＴ＋２Ｔ）＋・・・
・・・・（１）となる。但し、この（１）式は
このトランスバーサルフィルタの出力を求めるために用
いる信号の数（以下、「タップ数」と称する。）が奇数
である。これが偶数の場合は、 Ｙ（ｎＴ）＝ ・・・＋ｂ２ ・Ｘ（ｎＴ−２
Ｔ）＋ｂ１ ・Ｘ（ｎＴ−Ｔ）
＋ｂ０ ・Ｘ（ｎＴ）＋ｂ０ ・Ｘ
（ｎＴ＋Ｔ）
＋ｂ１ ・Ｘ（ｎＴ＋２Ｔ）＋・・・
・・・・（２）のように記述されるが、以下タ
ップ数が奇数の場合（（１）式）について説明する。尚
、ａ０ ，ａ１ ，・・・ とｂ０ ，ｂ１ ，・・・
は所定の倍率を表す。
Ｔ）とすると、 Ｙ（ｎＴ）＝ ・・・＋ａ２ ・Ｘ（ｎＴ−２
Ｔ）＋ａ１ ・Ｘ（ｎＴ−Ｔ）
＋ａ０ ・Ｘ（ｎＴ）＋ａ１ ・Ｘ
（ｎＴ＋Ｔ）
＋ａ２ ・Ｘ（ｎＴ＋２Ｔ）＋・・・
・・・・（１）となる。但し、この（１）式は
このトランスバーサルフィルタの出力を求めるために用
いる信号の数（以下、「タップ数」と称する。）が奇数
である。これが偶数の場合は、 Ｙ（ｎＴ）＝ ・・・＋ｂ２ ・Ｘ（ｎＴ−２
Ｔ）＋ｂ１ ・Ｘ（ｎＴ−Ｔ）
＋ｂ０ ・Ｘ（ｎＴ）＋ｂ０ ・Ｘ
（ｎＴ＋Ｔ）
＋ｂ１ ・Ｘ（ｎＴ＋２Ｔ）＋・・・
・・・・（２）のように記述されるが、以下タ
ップ数が奇数の場合（（１）式）について説明する。尚
、ａ０ ，ａ１ ，・・・ とｂ０ ，ｂ１ ，・・・
は所定の倍率を表す。
【００１１】上記（１）式は
Ｙ（ｎＴ）＝ａ０ ・Ｘ（ｎＴ）＋ａ１ ｛Ｘ
（ｎＴ−Ｔ）＋Ｘ（ｎＴ＋Ｔ）｝
＋ａ２ ｛Ｘ（ｎＴ−２Ｔ）＋Ｘ（ｎ
Ｔ＋２Ｔ）｝＋・・・
・・
・・（３）で表すことができる。ここで、ビットの幅を
ｗ，ｍを正の整数とし、Ｘｍｉ（ｉ＝０，１，・・・
，ｗ）をビットの幅方向に並ぶ各ビットの値（０又は１
）とすると、
（ｎＴ−Ｔ）＋Ｘ（ｎＴ＋Ｔ）｝
＋ａ２ ｛Ｘ（ｎＴ−２Ｔ）＋Ｘ（ｎ
Ｔ＋２Ｔ）｝＋・・・
・・
・・（３）で表すことができる。ここで、ビットの幅を
ｗ，ｍを正の整数とし、Ｘｍｉ（ｉ＝０，１，・・・
，ｗ）をビットの幅方向に並ぶ各ビットの値（０又は１
）とすると、
【００１２】
【数１】
であるため、この（４）式を基にして上記（３）式を書
き直すと、
き直すと、
【００１３】
【数２】
となる。ここでＸｍｉは０又は１であるため上記（５）
式中の各（ ）内は０又は１又は２となる。したがっ
て、各（ ）内の値が「０」のときは対応するａｊ
（ｊ＝１，２，・・・ ）の通過を阻止し、各（ ）
内の値が「１」のときは対応するａｊ をそのまま通過
させ、各（ ）内値の値が「２」のときは対応するａ
ｊ を２倍して通過させた後加算すれば上記（５）式内
の（ ）内の演算が完了する。また、Ｘ０ｉが「０」
のときにはａ０ の通過を阻止し、Ｘ０ｉが「１」のと
きにはａ０ をそのまま通過させる。以上の演算を入力
ディジタル信号が幅方向に複数ビット並ぶ場合はｉ＝０
〜ｉ＝ｗまでのｗ＋１回（幅方向のビット数）繰り返す
ことにより出力信号Ｙ（ｎＴ）を求めることができる。 ここで、上記ａｊ を２倍するとは２進数ではａｊ を
表すディジタル信号を１ビットだけ上位ビット側にシフ
トすることを意味し、したがって掛算器は不要となる。
式中の各（ ）内は０又は１又は２となる。したがっ
て、各（ ）内の値が「０」のときは対応するａｊ
（ｊ＝１，２，・・・ ）の通過を阻止し、各（ ）
内の値が「１」のときは対応するａｊ をそのまま通過
させ、各（ ）内値の値が「２」のときは対応するａ
ｊ を２倍して通過させた後加算すれば上記（５）式内
の（ ）内の演算が完了する。また、Ｘ０ｉが「０」
のときにはａ０ の通過を阻止し、Ｘ０ｉが「１」のと
きにはａ０ をそのまま通過させる。以上の演算を入力
ディジタル信号が幅方向に複数ビット並ぶ場合はｉ＝０
〜ｉ＝ｗまでのｗ＋１回（幅方向のビット数）繰り返す
ことにより出力信号Ｙ（ｎＴ）を求めることができる。 ここで、上記ａｊ を２倍するとは２進数ではａｊ を
表すディジタル信号を１ビットだけ上位ビット側にシフ
トすることを意味し、したがって掛算器は不要となる。
【００１４】図１に示す本実施例のトランスバーサルフ
ィルタは上記原理にもとづいて構成されたものである。 信号Ｘ（３Ｔ）は１ビットずつシフト制御回路１７に入
力され、信号Ｘ（３Ｔ−Ｔ）と信号Ｘ（３Ｔ＋Ｔ）とは
加算器１５を経由した後シフト制御回路１８に入力され
、信号Ｘ（３Ｔ−２Ｔ）と信号Ｘ（３Ｔ＋２Ｔ）とは加
算器１６を経由した後シフト制御回路１９に入力される
。これら各シフト制御回路１７，１８，１９に入力され
る信号は、０又は１又は２（シフト制御回路１７の入力
信号は０又は１のみ）である。このため、メモリ２０か
ら読みだされた各定数ａ０ ，ａ１ ，ａ２ は、各シ
フト制御回路１７，１８，１９の入力信号が０か１か２
かに応じて各シフト制御回路１７，１８，１９から出力
されないように制御され、或いはそのまま出力されるよ
うに制御され、或いは各定数ａ０ ，ａ１ ，ａ２ が
上位ビット側に１ビットだけシフトされて出力されるよ
うに制御される。このようにして制御された各シフト制
御回路１７，１８，１９の出力信号は第２の加算器２１
で加算されることにより入力信号Ｘの幅方向に並ぶ信号
のうち１ビット分の出力信号が得られ、シフタ２２を用
いてこれを幅方向に並ぶビット数だけ繰り返すことによ
り出力信号Ｙが得られる。このように図１に示すトラン
スバーサルフィルタは掛算器を用いることなく構成され
、したがって素子数を減らすことができ、集積回路に通
したトランスバーサルフィルタとして構成される。
ィルタは上記原理にもとづいて構成されたものである。 信号Ｘ（３Ｔ）は１ビットずつシフト制御回路１７に入
力され、信号Ｘ（３Ｔ−Ｔ）と信号Ｘ（３Ｔ＋Ｔ）とは
加算器１５を経由した後シフト制御回路１８に入力され
、信号Ｘ（３Ｔ−２Ｔ）と信号Ｘ（３Ｔ＋２Ｔ）とは加
算器１６を経由した後シフト制御回路１９に入力される
。これら各シフト制御回路１７，１８，１９に入力され
る信号は、０又は１又は２（シフト制御回路１７の入力
信号は０又は１のみ）である。このため、メモリ２０か
ら読みだされた各定数ａ０ ，ａ１ ，ａ２ は、各シ
フト制御回路１７，１８，１９の入力信号が０か１か２
かに応じて各シフト制御回路１７，１８，１９から出力
されないように制御され、或いはそのまま出力されるよ
うに制御され、或いは各定数ａ０ ，ａ１ ，ａ２ が
上位ビット側に１ビットだけシフトされて出力されるよ
うに制御される。このようにして制御された各シフト制
御回路１７，１８，１９の出力信号は第２の加算器２１
で加算されることにより入力信号Ｘの幅方向に並ぶ信号
のうち１ビット分の出力信号が得られ、シフタ２２を用
いてこれを幅方向に並ぶビット数だけ繰り返すことによ
り出力信号Ｙが得られる。このように図１に示すトラン
スバーサルフィルタは掛算器を用いることなく構成され
、したがって素子数を減らすことができ、集積回路に通
したトランスバーサルフィルタとして構成される。
【００１５】尚、シフタ２２は入力信号が幅方向に複数
ビット並ぶ場合に必要となるものであって、入力信号が
幅方向に１ビットだけの場合は不要である。また、入力
信号が幅方向に複数ビット並ぶ場合であってもシフタ２
２を備えることに代えて、図１の構成（シフタ２２を除
く）を幅方向に並ぶビット数だけ組み込み幅方向に並ぶ
複数ビット分の演算を同時に行うようにしてもよい。ま
た、図１はタップ数が奇数の場合の一例であるがタップ
数が偶数の場合も同様に構成されることはいうまでもな
い。
ビット並ぶ場合に必要となるものであって、入力信号が
幅方向に１ビットだけの場合は不要である。また、入力
信号が幅方向に複数ビット並ぶ場合であってもシフタ２
２を備えることに代えて、図１の構成（シフタ２２を除
く）を幅方向に並ぶビット数だけ組み込み幅方向に並ぶ
複数ビット分の演算を同時に行うようにしてもよい。ま
た、図１はタップ数が奇数の場合の一例であるがタップ
数が偶数の場合も同様に構成されることはいうまでもな
い。
【００１６】
【発明の効果】以上説明したように本発明によれば、複
数の遅延素子の間を順次シフトしながらこれら複数の遅
延素子によって順次遅延された時系列のディジタル信号
に各所定の倍率を掛けて足し合わせることにより出力を
得、且つ前記所定の倍率が前記複数の遅延素子の並ぶ方
向において対称に構成されたトランスバーサルフィルタ
において、時系列のディジタルビット信号を順次遅延さ
せる複数の遅延素子と、前記各所定の倍率を記憶してお
く記憶手段と、前記対称に構成された互いに同一の前記
所定の倍率が掛け算されるべき２つのビット信号を足し
合わせて０もしくは１もしくは２の値を出力する第１の
加算手段と、該加算手段の出力に基づいて、前記記憶手
段から出力された対応する前記所定の倍率の通過を阻止
するか或いは該所定の倍率をそのまま通過させるか或い
は該所定の倍率を上位ビット側に１ビットシフトして通
過させるかのいずれかを行うシフト制御手段と、該シフ
ト制御手段の出力同士を加算する第２の加算手段とを備
えたことにより、掛算器を用いる必要がなく、したがっ
て比較的少ない素子数で構成することができ、集積化に
適したトランスバーサルフィルタを提供することができ
る。
数の遅延素子の間を順次シフトしながらこれら複数の遅
延素子によって順次遅延された時系列のディジタル信号
に各所定の倍率を掛けて足し合わせることにより出力を
得、且つ前記所定の倍率が前記複数の遅延素子の並ぶ方
向において対称に構成されたトランスバーサルフィルタ
において、時系列のディジタルビット信号を順次遅延さ
せる複数の遅延素子と、前記各所定の倍率を記憶してお
く記憶手段と、前記対称に構成された互いに同一の前記
所定の倍率が掛け算されるべき２つのビット信号を足し
合わせて０もしくは１もしくは２の値を出力する第１の
加算手段と、該加算手段の出力に基づいて、前記記憶手
段から出力された対応する前記所定の倍率の通過を阻止
するか或いは該所定の倍率をそのまま通過させるか或い
は該所定の倍率を上位ビット側に１ビットシフトして通
過させるかのいずれかを行うシフト制御手段と、該シフ
ト制御手段の出力同士を加算する第２の加算手段とを備
えたことにより、掛算器を用いる必要がなく、したがっ
て比較的少ない素子数で構成することができ、集積化に
適したトランスバーサルフィルタを提供することができ
る。
【図１】本発明の一実施例であるトランスバーサルフィ
ルタの回路ブロック図。
ルタの回路ブロック図。
【図２】従来のトランスバーサルフィルタの一例を表す
回路ブロック図。
回路ブロック図。
１１，１２，１３，１４ 遅延素子１５，１６
第１の加算器 １７，１８，１９ シフト制御回路２０
メモリ ２１ 第２の加算器 ２２ シフタ
第１の加算器 １７，１８，１９ シフト制御回路２０
メモリ ２１ 第２の加算器 ２２ シフタ
Claims (1)
- 【請求項１】 複数の遅延素子の間を順次シフトしな
がらこれら複数の遅延素子によって順次遅延された時系
列のディジタル信号に各所定の倍率を掛けて足し合わせ
ることにより出力を得、且つ前記所定の倍率が前記複数
の遅延素子の並ぶ方向において対称に構成されたトラン
スバーサルフィルタにおいて、時系列のディジタルビッ
ト信号を順次遅延させる複数の遅延素子と、前記各所定
の倍率を記憶しておく記憶手段と、前記対称に構成され
た互いに同一の前記所定の倍率が掛け算されるべき２つ
のビット信号を足し合わせて０もしくは１もしくは２の
値を出力する第１の加算手段と、該加算手段の出力に基
づいて、前記記憶手段から出力された対応する前記所定
の倍率の通過を阻止するか或いは該所定の倍率をそのま
ま通過させるか或いは該所定の倍率を上位ビット側に１
ビットシフトして通過させるかのいずれかを行うシフト
制御手段と、該シフト制御手段の出力同士を加算する第
２の加算手段と、を備えたことを特徴とするトランスバ
ーサルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41600790A JPH04233816A (ja) | 1990-12-28 | 1990-12-28 | トランスバーサルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41600790A JPH04233816A (ja) | 1990-12-28 | 1990-12-28 | トランスバーサルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233816A true JPH04233816A (ja) | 1992-08-21 |
Family
ID=18524262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41600790A Withdrawn JPH04233816A (ja) | 1990-12-28 | 1990-12-28 | トランスバーサルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04233816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668746A (en) * | 1993-12-27 | 1997-09-16 | Sharp Kabushiki Kaisha | Reproduced waveform equalization circuit |
-
1990
- 1990-12-28 JP JP41600790A patent/JPH04233816A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668746A (en) * | 1993-12-27 | 1997-09-16 | Sharp Kabushiki Kaisha | Reproduced waveform equalization circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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