JPH04233843A - 改良されたパターンマッチング回路 - Google Patents
改良されたパターンマッチング回路Info
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- JPH04233843A JPH04233843A JP3154971A JP15497191A JPH04233843A JP H04233843 A JPH04233843 A JP H04233843A JP 3154971 A JP3154971 A JP 3154971A JP 15497191 A JP15497191 A JP 15497191A JP H04233843 A JPH04233843 A JP H04233843A
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- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にはデータ同期
技術に関し、詳細にはパターン一致検出技術に関する。
技術に関し、詳細にはパターン一致検出技術に関する。
【０００２】
【従来技術】自動相関技術、すなわちパターン一致検出
技術は、データの同期化、すなわち２つのシステム間で
データを転送または伝送する２つのシステムのコンポー
ネントを同期させる技術のうちの重要な一つの技術であ
る。例えば、大量格納デバイス、例えばディスクまたは
テープドライブまたは光学的格納デバイス上にデータを
記憶させるコンピュータシステムは、格納デバイスと読
み取りおよび／または書き込みデバイス（リード／ライ
トデバイス）を同期状態で作動させなければならない。 同じように通信システムは、データ送信機と受信機を同
期状態で作動させなければならない。そのようにしない
と、システムはデータを正しく送信したり、復調したり
、または解読することができない。
技術は、データの同期化、すなわち２つのシステム間で
データを転送または伝送する２つのシステムのコンポー
ネントを同期させる技術のうちの重要な一つの技術であ
る。例えば、大量格納デバイス、例えばディスクまたは
テープドライブまたは光学的格納デバイス上にデータを
記憶させるコンピュータシステムは、格納デバイスと読
み取りおよび／または書き込みデバイス（リード／ライ
トデバイス）を同期状態で作動させなければならない。 同じように通信システムは、データ送信機と受信機を同
期状態で作動させなければならない。そのようにしない
と、システムはデータを正しく送信したり、復調したり
、または解読することができない。
【０００３】コンピュータシステムは、データセクタま
たはブロックの開始点に、プリアンブルおよび同期キャ
ラクタと称されるタイミングおよび同期パターンを一般
に格納し、リード／ライトデバイスがドライブおよび／
または格納データの作動に同期できるようにしている。 同様に通信システムもデータの前にプリアンブルおよび
同期キャラクタを一般に送信し、受信機がこの送信に同
期できるようにしている。プリアンブルおよび同期キャ
ラクタは、「１」と「０」から成るパターンであり、こ
れらの「１」と「０」はリード／ライトデバイスまたは
受信機がデータのデコード境界、例えばビット、バイト
、ワード等の境界を判別できるよう配列されている。 代表的には、プリアンブルは、ビットの境界を判別する
のに使用され、同期キャラクタは、バイト、ワード等の
境界を判別するのに使用されている。
たはブロックの開始点に、プリアンブルおよび同期キャ
ラクタと称されるタイミングおよび同期パターンを一般
に格納し、リード／ライトデバイスがドライブおよび／
または格納データの作動に同期できるようにしている。 同様に通信システムもデータの前にプリアンブルおよび
同期キャラクタを一般に送信し、受信機がこの送信に同
期できるようにしている。プリアンブルおよび同期キャ
ラクタは、「１」と「０」から成るパターンであり、こ
れらの「１」と「０」はリード／ライトデバイスまたは
受信機がデータのデコード境界、例えばビット、バイト
、ワード等の境界を判別できるよう配列されている。 代表的には、プリアンブルは、ビットの境界を判別する
のに使用され、同期キャラクタは、バイト、ワード等の
境界を判別するのに使用されている。
【０００４】受信機またはリード／ライトデバイスはプ
リアンブルおよび同期キャラクタを使用できるようにな
る前にこれらを見付けなければならない。従って、受信
機またはリード／ライトデバイスは、格納されたデータ
または送信されたデータ内にプリアンブルと一致するパ
ターンを見付け、次に同期キャラクタと一致するパター
ンを見付けなければならない。代表的には、２つのパタ
ーンが所定の数のシンボルまたはビットよりも少なく異
なっているにすぎない場合これらのパターンは一致また
は同一であるとみなす。パターンが完全に一致していな
ければならない場合、プリアンブルまたは同期キャラク
タ中にエラーがあると、このエラーはデータ検索または
送信作業を中断してしまう。従って、受信機またはリー
ド／ライトデバイスは自動相関器またはパターンマッチ
ャーを使用し、２つのパターンを比較し、一致しない対
応ビットまたはシンボルの数をカウントし、不一致すな
わちエラーが所定数よりも少なければパターンの一致を
検出する。
リアンブルおよび同期キャラクタを使用できるようにな
る前にこれらを見付けなければならない。従って、受信
機またはリード／ライトデバイスは、格納されたデータ
または送信されたデータ内にプリアンブルと一致するパ
ターンを見付け、次に同期キャラクタと一致するパター
ンを見付けなければならない。代表的には、２つのパタ
ーンが所定の数のシンボルまたはビットよりも少なく異
なっているにすぎない場合これらのパターンは一致また
は同一であるとみなす。パターンが完全に一致していな
ければならない場合、プリアンブルまたは同期キャラク
タ中にエラーがあると、このエラーはデータ検索または
送信作業を中断してしまう。従って、受信機またはリー
ド／ライトデバイスは自動相関器またはパターンマッチ
ャーを使用し、２つのパターンを比較し、一致しない対
応ビットまたはシンボルの数をカウントし、不一致すな
わちエラーが所定数よりも少なければパターンの一致を
検出する。
【０００５】
【発明が解決しようとする課題】従来のパターンマッチ
ャーは、種々のパターンを比較し、かつエラーの数をカ
ウントするのにシフトレジスタおよびカスケード接続さ
れた加算器を使用していた。これらパターンマッチャー
は、一般的にはデータシンボルをシフトレジスタにシフ
トし、例えば対応するシンボルの排他ｏｒ論理演算をす
ることによりこれらデータシンボルとパターンシンボル
とを比較している。この比較の結果は、一致するシンボ
ルに対応する位置に「０」を有し、不一致のシンボルに
対応する位置に「１」を有するマルチビットの「エラー
」パターンとなる。カスケード接続された加算器は、次
にエラーパターン内の「１」の数を加算またはカウント
し、パターンが一致しているか否か判別する。この加算
またはカウントステップは、桁上げ伝播遅延のため比較
的低速である。更に、パターンマッチャーは比較的多数
の論理ゲートを含んでいなければならないので、回路が
複雑になりかつ各ゲートに関連した遅延により計算が低
速となる。
ャーは、種々のパターンを比較し、かつエラーの数をカ
ウントするのにシフトレジスタおよびカスケード接続さ
れた加算器を使用していた。これらパターンマッチャー
は、一般的にはデータシンボルをシフトレジスタにシフ
トし、例えば対応するシンボルの排他ｏｒ論理演算をす
ることによりこれらデータシンボルとパターンシンボル
とを比較している。この比較の結果は、一致するシンボ
ルに対応する位置に「０」を有し、不一致のシンボルに
対応する位置に「１」を有するマルチビットの「エラー
」パターンとなる。カスケード接続された加算器は、次
にエラーパターン内の「１」の数を加算またはカウント
し、パターンが一致しているか否か判別する。この加算
またはカウントステップは、桁上げ伝播遅延のため比較
的低速である。更に、パターンマッチャーは比較的多数
の論理ゲートを含んでいなければならないので、回路が
複雑になりかつ各ゲートに関連した遅延により計算が低
速となる。
【０００６】プリアンブルおよび同期キャラクタはこれ
ら見付け出し、これらに同期させることが好ましい。そ
のようにしないと、送信または格納データが、誤解読さ
れたり、喪失したり、またはシステムがデータを再送信
または再読み取りしなければならなくなり、これらのい
ずれによってもデータのフローが遅くなる。データ処理
およびデータ送信システムの改良によりデータ送信レー
トが増加するにつれて、高速でかつ信頼性のあるパター
ンマッチャーがより重要になってきている。更に送信レ
ートの増加につれてチャンネル内の干渉により生じるエ
ラーも増加する傾向にあるので、フォールトトレラント
なパターンマッチャーが同期のため重要となってきてい
る。
ら見付け出し、これらに同期させることが好ましい。そ
のようにしないと、送信または格納データが、誤解読さ
れたり、喪失したり、またはシステムがデータを再送信
または再読み取りしなければならなくなり、これらのい
ずれによってもデータのフローが遅くなる。データ処理
およびデータ送信システムの改良によりデータ送信レー
トが増加するにつれて、高速でかつ信頼性のあるパター
ンマッチャーがより重要になってきている。更に送信レ
ートの増加につれてチャンネル内の干渉により生じるエ
ラーも増加する傾向にあるので、フォールトトレラント
なパターンマッチャーが同期のため重要となってきてい
る。
【０００７】
【課題を解決するための手段】本発明に係るパターンマ
ッチャーでは、（ｉ）２つのマルチシンボルデータパタ
ーンをシンボルごとに比較して不一致すなわちエラーを
検出し、（ｉｉ）エラーの数に関連した情報を少数のエ
ンコードされたビットに組み合わせ、（ｉｉｉ）エンコ
ードされたビットの一つを検査し、２つのパターンが一
致しているか否か、すなわち２つのパターンが所定のシ
ンボル数、すなわちエラースレッショルドより少なく異
なっているのにすぎないのか否かを判別する。また本発
明では、エラー数がスレッショルドよりも少なければ、
必要な場合マルチビット出力信号を使用してエラーの実
際の数または概数いずれかを決定することもある。
ッチャーでは、（ｉ）２つのマルチシンボルデータパタ
ーンをシンボルごとに比較して不一致すなわちエラーを
検出し、（ｉｉ）エラーの数に関連した情報を少数のエ
ンコードされたビットに組み合わせ、（ｉｉｉ）エンコ
ードされたビットの一つを検査し、２つのパターンが一
致しているか否か、すなわち２つのパターンが所定のシ
ンボル数、すなわちエラースレッショルドより少なく異
なっているのにすぎないのか否かを判別する。また本発
明では、エラー数がスレッショルドよりも少なければ、
必要な場合マルチビット出力信号を使用してエラーの実
際の数または概数いずれかを決定することもある。
【０００８】基本的には、このパターンマッチャーはエ
ラーの数に関連した情報を各ビットがエラーのグループ
に対する一つのマルチビットコードワードに圧縮してい
る。例えば、コードワード中の最下位のビットが１また
は２個のエラーに対応し、次のビットが３、４または５
個のエラーに対応し、最高位のビットが、エラースレッ
ショルドｔ（本例ではｔ＞５）よりも多いエラー数に対
応するようになっている。従って、このパターンマッチ
ャー最高位のコードワードビットを検査し、パターンが
一致しているか否かを判別する。他のコードワードビッ
トにより表示される種々のエラーグループの意義につい
ては、以下述べる。
ラーの数に関連した情報を各ビットがエラーのグループ
に対する一つのマルチビットコードワードに圧縮してい
る。例えば、コードワード中の最下位のビットが１また
は２個のエラーに対応し、次のビットが３、４または５
個のエラーに対応し、最高位のビットが、エラースレッ
ショルドｔ（本例ではｔ＞５）よりも多いエラー数に対
応するようになっている。従って、このパターンマッチ
ャー最高位のコードワードビットを検査し、パターンが
一致しているか否かを判別する。他のコードワードビッ
トにより表示される種々のエラーグループの意義につい
ては、以下述べる。
【０００９】本発明の上記およびそれ以外の利点につい
ては、添附図面を参照した以下の説明から明らかとなろ
う。
ては、添附図面を参照した以下の説明から明らかとなろ
う。
【００１０】
【実施例】図１は、パターンマッチャー１０を示し、こ
のパターンマッチャー１０は、エラーパターン発生器１
２と、エンコーダ１４と、加算器１６〜１８と、一致検
出器２０とを含む。このパターンマッチャーは、加算器
１８により発生した加算値をエンコードする第２エンコ
ーダ１９を任意に含む。エラーパターン発生器１２は、
２つの「Ｐ」シンボルデータパターンの対応シンボルを
比較し、パターンが一致しているかどうかを判別する。 本例では、シンボルはビットであり、従ってパターンは
Ｐビット長である。エラーパターン発生器１２は、３つ
以上の対応するシンボルを比較し、例えば数個のパター
ンが一致しているかどうかを判別できるようになってい
るが、以下は一つのパターンの一致を例にして説明する
。
のパターンマッチャー１０は、エラーパターン発生器１
２と、エンコーダ１４と、加算器１６〜１８と、一致検
出器２０とを含む。このパターンマッチャーは、加算器
１８により発生した加算値をエンコードする第２エンコ
ーダ１９を任意に含む。エラーパターン発生器１２は、
２つの「Ｐ」シンボルデータパターンの対応シンボルを
比較し、パターンが一致しているかどうかを判別する。 本例では、シンボルはビットであり、従ってパターンは
Ｐビット長である。エラーパターン発生器１２は、３つ
以上の対応するシンボルを比較し、例えば数個のパター
ンが一致しているかどうかを判別できるようになってい
るが、以下は一つのパターンの一致を例にして説明する
。
【００１１】パターンが正しく一致していれば、すなわ
ち、対応するビットのすべてが同じであれば、このエラ
ーパターン発生器１２は、Ｐビットの全ゼロ「エラー」
パターンを発生する。そうでない場合、このエラーパタ
ーン発生器１２は、ビットが一致している位置には「０
」のＰビットエラーパターンを発生し、他の位置には「
１」を発生する。従って、「１」は不一致またはエラー
を表示する。
ち、対応するビットのすべてが同じであれば、このエラ
ーパターン発生器１２は、Ｐビットの全ゼロ「エラー」
パターンを発生する。そうでない場合、このエラーパタ
ーン発生器１２は、ビットが一致している位置には「０
」のＰビットエラーパターンを発生し、他の位置には「
１」を発生する。従って、「１」は不一致またはエラー
を表示する。
【００１２】エラーパターン発生器１２は、エンコーダ
１４にＰビットのエラーパターンを供給し、エンコーダ
１４は「ｍ」個のマルチビットセグメントに分離する。 エンコーダ１４は、ｍ個のセグメントの各々をエンコー
ドし、ｍ個のコードワードの一組を形成する。エンコー
ダ１４は、エンコーディングロジックのｍ個のモジュー
ルから構成でき、各種セグメントを並列にエンコードで
きるよう一つのモジュールが各コードワードに対応する
。
１４にＰビットのエラーパターンを供給し、エンコーダ
１４は「ｍ」個のマルチビットセグメントに分離する。 エンコーダ１４は、ｍ個のセグメントの各々をエンコー
ドし、ｍ個のコードワードの一組を形成する。エンコー
ダ１４は、エンコーディングロジックのｍ個のモジュー
ルから構成でき、各種セグメントを並列にエンコードで
きるよう一つのモジュールが各コードワードに対応する
。
【００１３】エンコーダ１４により発生されるコードワ
ードの各々は、「Ｃ」ビットを含み、これらビットの各
々は、セグメントに関連する特定の数のエラー、すなわ
ち、セグメント内の「１」の数に対応する。例えば、コ
ードワードが４ビット（Ｃ＝４）であれば、最初のビッ
トの位置の「１」は、すくなくとも一つのエラーがある
ことを表示し、第２ビット位置の「１」は、少なくとも
２つのエラーがあること等々を表示する。従って、ある
ビット位置に「１」があれば、それより低位のビット位
置のすべてに「１」があることになる。エラーのロケー
ション、すなわちデータパターン内の特定の不一致ビッ
トの位置は、パターンの一致には重要でなく、従って、
かかる情報は保持されない。
ードの各々は、「Ｃ」ビットを含み、これらビットの各
々は、セグメントに関連する特定の数のエラー、すなわ
ち、セグメント内の「１」の数に対応する。例えば、コ
ードワードが４ビット（Ｃ＝４）であれば、最初のビッ
トの位置の「１」は、すくなくとも一つのエラーがある
ことを表示し、第２ビット位置の「１」は、少なくとも
２つのエラーがあること等々を表示する。従って、ある
ビット位置に「１」があれば、それより低位のビット位
置のすべてに「１」があることになる。エラーのロケー
ション、すなわちデータパターン内の特定の不一致ビッ
トの位置は、パターンの一致には重要でなく、従って、
かかる情報は保持されない。
【００１４】エンコーダ１４は、加算器１６の最初のバ
ンクにｍ個のコードワードを印加し、各加算器１６は、
２つ以上のコードワードを加算し、一つの加算値Ｓ１
を発生する。各加算値内の「１」の数および位置は、関
連するコードワード内のエラーの数に対応している。計
Ｓ１ は、Ｃ≦ｔであればＣ＋１個のビットから成るの
で、加算器１６は、エラーカウントの保存のためカスケ
ード接続する必要はない。従って、エラーカウントの全
体は、加算値のビットにより表示される。
ンクにｍ個のコードワードを印加し、各加算器１６は、
２つ以上のコードワードを加算し、一つの加算値Ｓ１
を発生する。各加算値内の「１」の数および位置は、関
連するコードワード内のエラーの数に対応している。計
Ｓ１ は、Ｃ≦ｔであればＣ＋１個のビットから成るの
で、加算器１６は、エラーカウントの保存のためカスケ
ード接続する必要はない。従って、エラーカウントの全
体は、加算値のビットにより表示される。
【００１５】加算器１６の第２バンクは、Ｓ１ の２つ
以上を加算し、６０算値Ｓ２ を発生する。加算器の次
のバンクは、これらか算値を加算し、加算値Ｓ３ を発
生し、加算器１８が「ｄ」ビットの全加算値ＳＤ を発
生するまで次々に加算器のバンクは加算値を加算する。 加算値ＳＤ 内のビットの各々は、所定の数のビット（
ビットの一致していない）すなわち、エラーグループに
関連している。コードワードの最高位のビットは、エラ
ースレッショルドｔより多いエラーの数に関連している
ので、このビットが「１」であれば、データパターンは
一致していないことを示す。よって、一致検出器２０が
、一つの一致を検出するにはこの一つのビットを検査す
るだけでよい。
以上を加算し、６０算値Ｓ２ を発生する。加算器の次
のバンクは、これらか算値を加算し、加算値Ｓ３ を発
生し、加算器１８が「ｄ」ビットの全加算値ＳＤ を発
生するまで次々に加算器のバンクは加算値を加算する。 加算値ＳＤ 内のビットの各々は、所定の数のビット（
ビットの一致していない）すなわち、エラーグループに
関連している。コードワードの最高位のビットは、エラ
ースレッショルドｔより多いエラーの数に関連している
ので、このビットが「１」であれば、データパターンは
一致していないことを示す。よって、一致検出器２０が
、一つの一致を検出するにはこの一つのビットを検査す
るだけでよい。
【００１６】本実施例における一致検出器２０は、異な
るエラースレッショルドを使用してパターンを一致でき
る。例えば、許容差条件が厳しいためにほとんどエラー
のない一致がかつ必要であれば、一致検出器はより低位
のビット例えば少なくとも「ｔ−ｒ」エラー（ここでｒ
≦ｔでｔ−ｒはより低いエラースレッショルドである）
を示すビットを検査する。３、４または５個のエラーグ
ループを示すコードワードビットがセットされていれば
、検出器２０は、２のエラースレッショルドに対し不一
致を検出する。
るエラースレッショルドを使用してパターンを一致でき
る。例えば、許容差条件が厳しいためにほとんどエラー
のない一致がかつ必要であれば、一致検出器はより低位
のビット例えば少なくとも「ｔ−ｒ」エラー（ここでｒ
≦ｔでｔ−ｒはより低いエラースレッショルドである）
を示すビットを検査する。３、４または５個のエラーグ
ループを示すコードワードビットがセットされていれば
、検出器２０は、２のエラースレッショルドに対し不一
致を検出する。
【００１７】このパターンマッチャーが同期キャラクタ
を探すのに使用されている場合、このマッチャーはパタ
ーンを深すのにより低いスレッショルドを使用できる。 例えば、２個以下のエラーで同期キャラクタを発見でき
ない場合、３個以下のエラー、次に４個以下のエラーと
いうように同期キャラクタを深すことができる。パター
ン発見のためこれらの低いスレッショルドがしばしば必
要となる場合、システムコントローラ（図示せず）によ
り、適当な格納媒体または通信チャンネルが劣化してい
るか判別できる。コントローラは、関連データを同期さ
せる能力がなくなることに起因して関連データが検索で
きなくなる前にこの状況を補正するためのステップを取
ることができる。
を探すのに使用されている場合、このマッチャーはパタ
ーンを深すのにより低いスレッショルドを使用できる。 例えば、２個以下のエラーで同期キャラクタを発見でき
ない場合、３個以下のエラー、次に４個以下のエラーと
いうように同期キャラクタを深すことができる。パター
ン発見のためこれらの低いスレッショルドがしばしば必
要となる場合、システムコントローラ（図示せず）によ
り、適当な格納媒体または通信チャンネルが劣化してい
るか判別できる。コントローラは、関連データを同期さ
せる能力がなくなることに起因して関連データが検索で
きなくなる前にこの状況を補正するためのステップを取
ることができる。
【００１８】ビットが一致検出器２０に送られる前に適
宜加算値ＳＤ の所定ビットを選択するのに、すなわち
所定ビットをエンコードするのにオプションのエンコー
ダ１９を使用できる。例えば、種々のスレッショルドを
使用して同期キャラクタを深す場合、エンコーダ１９は
、加算値の各ビットが異なるスレッショルドを表示する
ように加算値をエンコードする。従って、スレッショル
ドがｔ、ｔ−ｒ１ 、ｔ−ｒ２ 等々であれば、一致検
出器に印加されるビットは「ｔより大きいエラー」、「
ｔ−ｒ１ より大きいエラー」、「ｔ−ｒ２ より大き
いエラー」等を示すことになる。
宜加算値ＳＤ の所定ビットを選択するのに、すなわち
所定ビットをエンコードするのにオプションのエンコー
ダ１９を使用できる。例えば、種々のスレッショルドを
使用して同期キャラクタを深す場合、エンコーダ１９は
、加算値の各ビットが異なるスレッショルドを表示する
ように加算値をエンコードする。従って、スレッショル
ドがｔ、ｔ−ｒ１ 、ｔ−ｒ２ 等々であれば、一致検
出器に印加されるビットは「ｔより大きいエラー」、「
ｔ−ｒ１ より大きいエラー」、「ｔ−ｒ２ より大き
いエラー」等を示すことになる。
【００１９】これとは異なり、一致検出器２０および／
またはコントローラが格納媒体の所定セクタまたはブロ
ックまたは所定チャンネルに関連したエラーグループの
表示を格納してもよい。その後検出器２０および／また
はコントローラは、格納されたインジケータと媒体の同
一セクタまたはブロックまたは同一チャンネルからの新
たにアクセスまたは受信されたデータに関連したインジ
ケータとを比較する。新しいインジケータがより多くの
エラーに対応していれば、システムコントローラは適当
なステップを取り、適宜プリアンブルまたは同期キャラ
クタを保存したり、またはこの状況をシステムに警告し
たりする。従って、データプリアンブルまたは同期キャ
ラクタが失なわれ、関連データが検索できなくなる前に
システムは問題を正すことができる。
またはコントローラが格納媒体の所定セクタまたはブロ
ックまたは所定チャンネルに関連したエラーグループの
表示を格納してもよい。その後検出器２０および／また
はコントローラは、格納されたインジケータと媒体の同
一セクタまたはブロックまたは同一チャンネルからの新
たにアクセスまたは受信されたデータに関連したインジ
ケータとを比較する。新しいインジケータがより多くの
エラーに対応していれば、システムコントローラは適当
なステップを取り、適宜プリアンブルまたは同期キャラ
クタを保存したり、またはこの状況をシステムに警告し
たりする。従って、データプリアンブルまたは同期キャ
ラクタが失なわれ、関連データが検索できなくなる前に
システムは問題を正すことができる。
【００２０】エンコーダ１９は、加算値ＳＤ をエンコ
ードして一致検出器２０またはシステムコントローラに
より容易に格納されるフォーマットのシンボルを形成す
るのに使用できる。例えば、コントローラがデータバイ
トを必要としている場合、エンコーダ１９は５ビットの
加算値ＳＤ をエンコードし、対応する８ビットのバイ
トを形成する。
ードして一致検出器２０またはシステムコントローラに
より容易に格納されるフォーマットのシンボルを形成す
るのに使用できる。例えば、コントローラがデータバイ
トを必要としている場合、エンコーダ１９は５ビットの
加算値ＳＤ をエンコードし、対応する８ビットのバイ
トを形成する。
【００２１】図２は、パターンマッチャー１０を示し、
このマッチャーは１６ビットのデータパターンが固定さ
れた１６ビットのパターン、例えば１６ビットの同期キ
ャラクタと一致するかを判別するよう特に設計されてい
る。このパターンマッチャー１０は、パターンが４ビッ
トより少なく異なっていればパターンは一致していると
判断する。本例では同期キャラクタパターンは１０１１
１００１００１０１０００となっている。
このマッチャーは１６ビットのデータパターンが固定さ
れた１６ビットのパターン、例えば１６ビットの同期キ
ャラクタと一致するかを判別するよう特に設計されてい
る。このパターンマッチャー１０は、パターンが４ビッ
トより少なく異なっていればパターンは一致していると
判断する。本例では同期キャラクタパターンは１０１１
１００１００１０１０００となっている。
【００２２】本実施例におけるエラーパターン発生器１
２は、１６個の直列接続されたフリップフロップから成
る。これらフリップフロップは、Ｑ出ラインに印加され
るビットに対応する信号およびバーＱすなわちコンプリ
メンタリー出力ラインにこれらビットの補数である信号
を発生する。データは図示するようにフリップフロップ
に直列に進入する。しかしながらこれらのフリップフロ
ップは適宜並列にロードできる。
２は、１６個の直列接続されたフリップフロップから成
る。これらフリップフロップは、Ｑ出ラインに印加され
るビットに対応する信号およびバーＱすなわちコンプリ
メンタリー出力ラインにこれらビットの補数である信号
を発生する。データは図示するようにフリップフロップ
に直列に進入する。しかしながらこれらのフリップフロ
ップは適宜並列にロードできる。
【００２３】フリップフロップは、同期キャラクタパタ
ーンに従ってエンコーダ１４に接続されている。すなわ
ち、パターン内の「０」内の位置に対応するフリップフ
ロップは、Ｑ出力ラインがエンコーダ１４に接続され、
パターン内の「１」の位置に対応するフリップフロップ
は、コンプリメンタリー、すなわちバーＱ出力ラインが
エンコーダに接続されている。従って、各フリップフロ
ップは、一致データビットを受信したときは「０」をエ
ラーデータビットを受信したときは「１」をエンコーダ
に供給する。コンパレータが次の１６個のデータビット
１１１００００１００１０００００を受信すると、コン
パレータはこれらのビットと同期キャラクタパターン１
０１１１００１００１０１０００とを比較し、次の１６
ビットのエラーパターンを発生する。
ーンに従ってエンコーダ１４に接続されている。すなわ
ち、パターン内の「０」内の位置に対応するフリップフ
ロップは、Ｑ出力ラインがエンコーダ１４に接続され、
パターン内の「１」の位置に対応するフリップフロップ
は、コンプリメンタリー、すなわちバーＱ出力ラインが
エンコーダに接続されている。従って、各フリップフロ
ップは、一致データビットを受信したときは「０」をエ
ラーデータビットを受信したときは「１」をエンコーダ
に供給する。コンパレータが次の１６個のデータビット
１１１００００１００１０００００を受信すると、コン
パレータはこれらのビットと同期キャラクタパターン１
０１１１００１００１０１０００とを比較し、次の１６
ビットのエラーパターンを発生する。
【００２４】０１０１１０００００００１０００を発生
する。エンコーダ１４が、エラーパターンを受信し、こ
れを４つの４ビットセグメント（ｍ＝４）に分割する。 ０１０１１０００００００１０００次にエンコーダはセ
グメントをエンコードし、セグメントごとに４ビットの
コードワード（Ｃ＝４）を発生する。すなわち（ｉ）、
関連する４ビットセグメントのうちのエラーの数に対応
するビットロケーションに「１」を有し、（ｉｉ）最高
位のビット位置に「０」を有し、（ｉｉｉ）最下位のビ
ット位置に「１」を有するコードワードを発生する。
する。エンコーダ１４が、エラーパターンを受信し、こ
れを４つの４ビットセグメント（ｍ＝４）に分割する。 ０１０１１０００００００１０００次にエンコーダはセ
グメントをエンコードし、セグメントごとに４ビットの
コードワード（Ｃ＝４）を発生する。すなわち（ｉ）、
関連する４ビットセグメントのうちのエラーの数に対応
するビットロケーションに「１」を有し、（ｉｉ）最高
位のビット位置に「０」を有し、（ｉｉｉ）最下位のビ
ット位置に「１」を有するコードワードを発生する。
【００２５】セグメント → コードワード０１０
１ → ００１１ １０００ → ０００１ ００００ → ００００ １０００ → ０００１ 次にエンコーダ１４は、加算器１６にコードワードを供
給する。これら加算器１６は２つのビットごとにコード
ワードを加算し、５ビットの加算値Ｓ１ を発生する。
１ → ００１１ １０００ → ０００１ ００００ → ００００ １０００ → ０００１ 次にエンコーダ１４は、加算器１６にコードワードを供
給する。これら加算器１６は２つのビットごとにコード
ワードを加算し、５ビットの加算値Ｓ１ を発生する。
【００２６】００１１＋０００１＝００１１１００００
＋０００１＝００００１ 各確認コードワードビットは関連セグメントが特定の数
のエラーを含むことを表示する。従って、コードワード
０００１１１中の先の「１」は、関連セグメント中に第
３桁のビット位置に関連した最大数のエラーがあること
を表示する。この例では、ビット位置は３つのエラーに
対応している。第２桁のビット位置のうちの「０」は、
セグメントは４つ以上のエラーを含んでいないことを示
している。同様に、他の加算値のうちの「１」は、少な
くとも最下位に関連したエラーの数（本例では１つのエ
ラー）があることを表示する。次に大きい桁のビット位
置の「０」はセグメントは、もうエラーを含んでいない
ことを表示する。
＋０００１＝００００１ 各確認コードワードビットは関連セグメントが特定の数
のエラーを含むことを表示する。従って、コードワード
０００１１１中の先の「１」は、関連セグメント中に第
３桁のビット位置に関連した最大数のエラーがあること
を表示する。この例では、ビット位置は３つのエラーに
対応している。第２桁のビット位置のうちの「０」は、
セグメントは４つ以上のエラーを含んでいないことを示
している。同様に、他の加算値のうちの「１」は、少な
くとも最下位に関連したエラーの数（本例では１つのエ
ラー）があることを表示する。次に大きい桁のビット位
置の「０」はセグメントは、もうエラーを含んでいない
ことを表示する。
【００２７】加算器１６はこれら加算値を加算器１８に
送り、加算器１８はこれら加算値を加算し、適当なエラ
ーグループに対応するビット位置が「１」となった５ビ
ットの加算値ＳＤ ＝０１１１を発生する。加算値ＳＤ
中の最高位のビットの位置にある「１」はデータビッ
トは４つのエラーのうちの最大値を含むことの１すなわ
ちエラーの数はスレッショルド値を越えていないことを
示す。
送り、加算器１８はこれら加算値を加算し、適当なエラ
ーグループに対応するビット位置が「１」となった５ビ
ットの加算値ＳＤ ＝０１１１を発生する。加算値ＳＤ
中の最高位のビットの位置にある「１」はデータビッ
トは４つのエラーのうちの最大値を含むことの１すなわ
ちエラーの数はスレッショルド値を越えていないことを
示す。
【００２８】加算器１８は、一致検出器２０にコードワ
ードＳＤ を供給し、検出器は最高位のビットが「０」
であると判断した後、一致信号を発生する。データビッ
トと固定パターンが５つ以上のロケーションで一致しな
い場合、すなわち、エラーの数が、エラースレッショル
ド５よりも多い場合、加算器／エンコーダ２０はコード
ワード１１１１１を発生する。一致検出器１８がこのコ
ードワードを受信すると、検出器は最高位のビットを検
査し、そこに「１」を見付けると、一致信号を発生しな
い。
ードＳＤ を供給し、検出器は最高位のビットが「０」
であると判断した後、一致信号を発生する。データビッ
トと固定パターンが５つ以上のロケーションで一致しな
い場合、すなわち、エラーの数が、エラースレッショル
ド５よりも多い場合、加算器／エンコーダ２０はコード
ワード１１１１１を発生する。一致検出器１８がこのコ
ードワードを受信すると、検出器は最高位のビットを検
査し、そこに「１」を見付けると、一致信号を発生しな
い。
【００２９】一致検出器２０は、テスト中に必要となる
ようにより低いエラースレッショルドを使用してパター
ンを深すのにも使用できる。検出器２０は、本例では４
と３のエラースレッショルドに対して加算値ＳＤ のう
の第２または第３桁のビットを検査する。上記のように
、システムコントローラはパターンを深すのに使用され
る各種のスレッショルドをモニタし、格納された同期パ
ターンが劣化しているかどうか判別できる。パターンが
劣化していれば、次にコントローラはデータを検索し、
同期キャラクタ中の２個以上または３個以上のエラーが
データを認識できないようにし、関連データを検索でき
ないようにする前に媒体の別のセクションに格納する。
ようにより低いエラースレッショルドを使用してパター
ンを深すのにも使用できる。検出器２０は、本例では４
と３のエラースレッショルドに対して加算値ＳＤ のう
の第２または第３桁のビットを検査する。上記のように
、システムコントローラはパターンを深すのに使用され
る各種のスレッショルドをモニタし、格納された同期パ
ターンが劣化しているかどうか判別できる。パターンが
劣化していれば、次にコントローラはデータを検索し、
同期キャラクタ中の２個以上または３個以上のエラーが
データを認識できないようにし、関連データを検索でき
ないようにする前に媒体の別のセクションに格納する。
【００３０】エラースレッショルドが６以上、例えば９
個のエラーであるような例について検討する。エンコー
ダ１９は、加算値ＳＤ をエンコードし、最高位のビッ
トが９個以上のエラーに対応し、残りのビットが８個以
下のエラーの種々のグループに対応する５ビットのコー
ドワードを発生する。例えば、最下位のビットは１また
は２個のエラーを含むエラーグループに対応でき、次の
ビットは３、４または５個のエラーを含むエラーグルー
プに対応できる。エンコーダ１９は、種々の数のエラー
に対応するか算値ＳＤ の種々のビットを組み合わせる
か、または所定のビットを選択して所定のエンコードさ
れた加算値を発生し、これを検出器２０へ送る。
個のエラーであるような例について検討する。エンコー
ダ１９は、加算値ＳＤ をエンコードし、最高位のビッ
トが９個以上のエラーに対応し、残りのビットが８個以
下のエラーの種々のグループに対応する５ビットのコー
ドワードを発生する。例えば、最下位のビットは１また
は２個のエラーを含むエラーグループに対応でき、次の
ビットは３、４または５個のエラーを含むエラーグルー
プに対応できる。エンコーダ１９は、種々の数のエラー
に対応するか算値ＳＤ の種々のビットを組み合わせる
か、または所定のビットを選択して所定のエンコードさ
れた加算値を発生し、これを検出器２０へ送る。
【００３１】エンコードされた加算値は、一致検出器２
０へ送られる。検出器２０は、エラースレッショルドに
対応するビットを受け、データビットが固定パターンに
一致しているか否かを判別し、かつそれより桁の低いビ
ットに対応するビットを受け、格納パターンが劣化中で
あるか否かを判別する。
０へ送られる。検出器２０は、エラースレッショルドに
対応するビットを受け、データビットが固定パターンに
一致しているか否かを判別し、かつそれより桁の低いビ
ットに対応するビットを受け、格納パターンが劣化中で
あるか否かを判別する。
【００３２】
【効果】要約すれば、種々の処理ステージにおけるパタ
ーンマッチャー１０はパターンが一致しているか否およ
び／または関連格納媒体または通信チャンネルが劣化中
であるか否かを判別するのに必要な情報を比較的少数の
エンコードされたビットに組み合わせる。従って、パタ
ーンマッチャーは一致パターンの検出能力を低減するこ
となく連続する処理ステージにより処理しなければなら
ない情報量を低減する。従って、パターンマッチャーは
、従来のパターンマッチャーよりも少ない処理ステージ
および／またはステージごとに少数の加算器しか必要と
せずかつ２つのパターンが一致しているか否か比較高速
で判別する。
ーンマッチャー１０はパターンが一致しているか否およ
び／または関連格納媒体または通信チャンネルが劣化中
であるか否かを判別するのに必要な情報を比較的少数の
エンコードされたビットに組み合わせる。従って、パタ
ーンマッチャーは一致パターンの検出能力を低減するこ
となく連続する処理ステージにより処理しなければなら
ない情報量を低減する。従って、パターンマッチャーは
、従来のパターンマッチャーよりも少ない処理ステージ
および／またはステージごとに少数の加算器しか必要と
せずかつ２つのパターンが一致しているか否か比較高速
で判別する。
【００３３】上記説明は、本発明の２つの実施態様のみ
に限定されていたが、本発明の利点のすべてまたは一部
を保持したまま変形または改良が可能であることが明ら
かである。従って、特許請求の範囲の目的は、本発明の
精神および範囲内にあるかかる変形および改良をカバー
することにある。
に限定されていたが、本発明の利点のすべてまたは一部
を保持したまま変形または改良が可能であることが明ら
かである。従って、特許請求の範囲の目的は、本発明の
精神および範囲内にあるかかる変形および改良をカバー
することにある。
【図１】本発明に従って構成されたパターンマッチャー
のブロック図である。
のブロック図である。
【図２】マルチビットのデータパターンが固定されたマ
ルチビットパターンと一致するか否を判別するよう構成
された図１のパターンマッチャーのブロック図である。
ルチビットパターンと一致するか否を判別するよう構成
された図１のパターンマッチャーのブロック図である。
１２ エラーパターン発生器
１４、１９ エンコーダ
１６、１８ 加算器
２０ 一致検出器
Claims (4)
- 【請求項１】Ａ） シンボルごとに２つ以上のデータ
パターンを比較し、特定のシンボルが一致していないこ
とを表示するマルチビットエラーパターンを発生するた
めの比較手段と、 Ｂ）ｉ） 前記エラーパターンをｍ個のセグメントに
分離し、ｉｉ） 前記セグメントの各々をエンコード
し、各々のうちの各ビットロケーションが対応するセグ
メント中のエラーの特定の数に関連しているｍ個の対応
するマルチビットコードワードを発生するエンコーダで
あって、コードワード中の最高位のセットされたビット
の位置が関連するセグメント中のエラーの数を示すよう
前記コードワードのビットをセットするエンコーダと、
Ｃ） 前記コードワードを組み合わせて各ビットロケ
ーションがエラーの数のレンジに関連したマルチビット
の総加算値を形成し、関連するセグメント中のエラーの
数を含むレンジに対応するビットをセットする組み合わ
せ手段と、 Ｄ） 所定の最小パターンマッチングエラースレッシ
ョルドに対応する総加算ビットがセットされていないと
判断することによりパターンが一致していることを表示
し、かつ前記ビットがセットされているときパターンが
一致していないことを検出する検出器とから成るパター
ンマッチャー。 - 【請求項２】 前記パターンマッチャーは、所定のパ
ターンを格納した格納媒体の劣化を検出するための第２
検出手段を更に含み、該第２検出手段は多数の総加算値
のうちの所定のスレッショルドより大きいビットの状態
を検査し、かかるビットセットを有する前記総加算値の
数が所定の数より大きい場合、格納媒体の劣化を表示す
る請求項１のパターンマッチャー。 - 【請求項３】 前記組み合わせ手段は、所定の最大パ
ターン一致スレッショルドより大きいエラーのすべての
数に対し前記コードワードの加算値に一つのビットをセ
ットする請求項１のパターンマッチャー。 - 【請求項４】 前記所定の最小パターン一致スレッシ
ョルドに対応するビットが所定の数の先に発生した総加
算値内にセットされているとき、前記所定の最小パター
ン一致スレッショルドより大きいエラースレッショルド
に対応する前記総加算値のビットがセットされていなけ
れば前記検出器は一致を表示する請求項１のパターンマ
ッチャー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54585690A | 1990-06-29 | 1990-06-29 | |
| US545856 | 1990-06-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233843A true JPH04233843A (ja) | 1992-08-21 |
Family
ID=24177824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154971A Pending JPH04233843A (ja) | 1990-06-29 | 1991-06-27 | 改良されたパターンマッチング回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0463752A3 (ja) |
| JP (1) | JPH04233843A (ja) |
| CA (1) | CA2044052A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2757690B2 (ja) * | 1992-06-19 | 1998-05-25 | 日本電気株式会社 | 符号一致検出方式 |
| IT1256471B (it) * | 1992-12-10 | 1995-12-07 | Italtel Spa | Metodo per l'acqisizione del sincronismo tra stazione fissa e apparecchio telefonico portatile in un sistema digitale di telefonia cordless |
| US5594436A (en) * | 1994-10-21 | 1997-01-14 | International Business Machines Corporation | Signal processing channel with high data rate and low power consumption |
| JPH08139613A (ja) * | 1994-11-15 | 1996-05-31 | Nec Corp | 符号一致検出方式 |
| US5638065A (en) * | 1995-06-13 | 1997-06-10 | International Business Machines Corporation | Maximum-likelihood symbol detection for RLL-coded data |
| US6151180A (en) * | 1998-04-15 | 2000-11-21 | Samsung Electronics Co., Ltd. | Method and apparatus for detecting defects on a disk in a hard disk drive |
| JP3123975B2 (ja) * | 1998-04-23 | 2001-01-15 | 埼玉日本電気株式会社 | ビット誤り率測定方法および測定回路ならびに受信装置 |
| US6704161B1 (en) | 1998-11-06 | 2004-03-09 | Samsung Electronics Co. Ltd. | Shock protection skin bumper for a hard disk drive |
| US6417986B1 (en) | 1998-11-16 | 2002-07-09 | Samsung Electronics Co., Ltd. | Impact guard for limiting hard disk movement |
| US6549372B1 (en) | 1998-12-15 | 2003-04-15 | Samsung Electronics Co., Ltd | Device for limiting head movement within a hard disk drive |
| US6417994B1 (en) | 1999-04-22 | 2002-07-09 | Samsung Electronics, Co., Ltd. | Swage plate with protruded walls to increase retention torque in hard disk applications |
| US6501614B1 (en) | 1999-08-19 | 2002-12-31 | Samsung Electronics Co., Ltd. | Acoustic insulator for controlling noise generated in a mass storage device |
| US6744597B2 (en) | 1999-10-29 | 2004-06-01 | Samsung Electronics Co., Ltd. | Dynamic absorber for an actuator arm in a disk drive |
| US6947252B2 (en) | 2000-05-10 | 2005-09-20 | Samsung Electronics Co., Ltd. | Wave stringer for controlling acoustic noise and shock vibration in a storage device |
| US6791778B2 (en) | 2000-09-14 | 2004-09-14 | Samsung Electronics Co., Inc. | Method and apparatus to detect and manage servo sectors with defect on servo pattern area in hard disk drives |
| US6446517B1 (en) | 2000-11-20 | 2002-09-10 | Samsung Electronics Company | Controlled particle deposition in drives and on media for thermal asperity studies |
| US6590738B2 (en) | 2001-03-01 | 2003-07-08 | Samsung Electronics Co., Ltd. | Particle removal device in a hard disk drive |
| US6762908B2 (en) | 2001-06-18 | 2004-07-13 | Samsung Electronics Co., Ltd. | Air razor and disk limiter for a hard disk drive |
| US6791775B2 (en) | 2001-10-15 | 2004-09-14 | Samsung Electronics, Co., Inc. | Method and apparatus to distinguish effects of adjacent track encroachment from head thermal movement |
| US6556006B1 (en) | 2001-11-21 | 2003-04-29 | Samsung Electronics Co., Ltd. | Method for magneto-resistive head electrostatic popping detection |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989006428A1 (en) * | 1988-01-04 | 1989-07-13 | Eastman Kodak Company | Monitoring optical disk long term error rates |
-
1991
- 1991-06-05 EP EP19910305093 patent/EP0463752A3/en not_active Withdrawn
- 1991-06-06 CA CA 2044052 patent/CA2044052A1/en not_active Abandoned
- 1991-06-27 JP JP3154971A patent/JPH04233843A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0463752A2 (en) | 1992-01-02 |
| EP0463752A3 (en) | 1993-02-03 |
| CA2044052A1 (en) | 1991-12-30 |
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