JPH04233847A - スイッチングメモリを有する高速ａｔｍセル同期交換装置 - Google Patents
スイッチングメモリを有する高速ａｔｍセル同期交換装置Info
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- JPH04233847A JPH04233847A JP3157015A JP15701591A JPH04233847A JP H04233847 A JPH04233847 A JP H04233847A JP 3157015 A JP3157015 A JP 3157015A JP 15701591 A JP15701591 A JP 15701591A JP H04233847 A JPH04233847 A JP H04233847A
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- 230000001360 synchronised effect Effects 0.000 title claims description 10
- 239000011159 matrix material Substances 0.000 claims abstract description 29
- 230000005540 biological transmission Effects 0.000 claims abstract description 19
- 230000003287 optical effect Effects 0.000 claims abstract description 7
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 11
- 238000003860 storage Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 7
- 240000003537 Ficus benghalensis Species 0.000 claims description 3
- 230000005859 cell recognition Effects 0.000 claims description 3
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 18
- 238000012545 processing Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Mathematical Physics (AREA)
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、国際標準機構（ＣＣＩ
ＴＴ）により光帯域伝送モードとして推奨されたＡＴＭ
（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｎｓｆｅｒ
Ｍｏｄｅ）セル交換装置に関し、特にスイッチングメ
モリを有する高速ＡＴＭセル同期交換装置に関する。
ＴＴ）により光帯域伝送モードとして推奨されたＡＴＭ
（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｎｓｆｅｒ
Ｍｏｄｅ）セル交換装置に関し、特にスイッチングメ
モリを有する高速ＡＴＭセル同期交換装置に関する。
【０００２】
【従来の技術】１５５．５２Ｍｂｐｓ以上の伝送速度を
要する回線を介してＡＴＭセルを伝送する場合、これを
セル単位で実時間で交換するには高速の交換装置が必要
である。
要する回線を介してＡＴＭセルを伝送する場合、これを
セル単位で実時間で交換するには高速の交換装置が必要
である。
【０００３】
【発明が解決しようとする課題】このような高速セル交
換のための従来の時間分割交換装置は、加入者交換回線
割当経路と加入者情報伝送経路が異なるため、ＡＴＭセ
ルのような短いメッセージを高速実時間交換するには不
適当である。すでに、提案されているセルフリーティン
グのセル交換装置（日本国公開番号特開平１−２５６２
４６号 Ａ８９／１０／１２ ８９４７）は、バッ
ファメモリを用いて並列処理されるため、システム構成
が難しく、製造コストが高い。その他、制御情報を有す
るＡＴＭセルにスイッチングのためのルーティング情報
を挿入した方式（国際公開番号Ｗ０８８０５９８２
Ａ８８／０８／１１ ８８２３）は、入力メッセージ
にルーティング情報を挿入するため、複雑な内部プロト
コルが必要であり、高速に処理するシステム内で並列に
入力される種々の入力モジュールでのみならず、システ
ム内部の各モジュール間のタイミングを維持するのが難
しい。
換のための従来の時間分割交換装置は、加入者交換回線
割当経路と加入者情報伝送経路が異なるため、ＡＴＭセ
ルのような短いメッセージを高速実時間交換するには不
適当である。すでに、提案されているセルフリーティン
グのセル交換装置（日本国公開番号特開平１−２５６２
４６号 Ａ８９／１０／１２ ８９４７）は、バッ
ファメモリを用いて並列処理されるため、システム構成
が難しく、製造コストが高い。その他、制御情報を有す
るＡＴＭセルにスイッチングのためのルーティング情報
を挿入した方式（国際公開番号Ｗ０８８０５９８２
Ａ８８／０８／１１ ８８２３）は、入力メッセージ
にルーティング情報を挿入するため、複雑な内部プロト
コルが必要であり、高速に処理するシステム内で並列に
入力される種々の入力モジュールでのみならず、システ
ム内部の各モジュール間のタイミングを維持するのが難
しい。
【０００４】上記従来の各種の高速ＡＴＭ交換装置は上
記のような問題点を有している。
記のような問題点を有している。
【０００５】本発明の目的は、上記問題点を解決し、高
速のＡＴＭセルが伝送された場合、セル単位として実時
間で交換する経路を選択するスイッチングメモリを有す
る高速ＡＴＭセル同期交換装置を提供することにある。
速のＡＴＭセルが伝送された場合、セル単位として実時
間で交換する経路を選択するスイッチングメモリを有す
る高速ＡＴＭセル同期交換装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
、本発明は、光ＡＴＭ信号が入力されるＡＴＭセル入力
手段１群と、該ＡＴＭセル入力手段１群に接続され、Ａ
ＴＭセル入力手段１群からアドレス情報を受けるルーテ
ィング制御手段２と、前記ＡＴＭセル入力手段１群およ
びルーティング制御手段２に接続され、入力されたセル
を同期伝送するセルゲート手段３と、前記ルーティング
制御手段２に接続され、スイッチング情報を交換するス
イッチング情報テーブル手段４と、該スイッチング情報
テーブル手段４およびゲート手段３に接続され、スイッ
チング制御情報およびセルデータ情報を受けて出力する
スイッチングマトリックス手段５とを具えたことを特徴
とする。
、本発明は、光ＡＴＭ信号が入力されるＡＴＭセル入力
手段１群と、該ＡＴＭセル入力手段１群に接続され、Ａ
ＴＭセル入力手段１群からアドレス情報を受けるルーテ
ィング制御手段２と、前記ＡＴＭセル入力手段１群およ
びルーティング制御手段２に接続され、入力されたセル
を同期伝送するセルゲート手段３と、前記ルーティング
制御手段２に接続され、スイッチング情報を交換するス
イッチング情報テーブル手段４と、該スイッチング情報
テーブル手段４およびゲート手段３に接続され、スイッ
チング制御情報およびセルデータ情報を受けて出力する
スイッチングマトリックス手段５とを具えたことを特徴
とする。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【０００８】図１は本発明一実施例の概略的な構成を示
したブロック図である。図において、１はＡＴＭセル入
力回路、２はルーティング制御回路、３はセルゲート回
路、４はスイッチング情報テーブル回路、５はスイッチ
ングマトリックス回路、６はセル出力整列回路、７はシ
ステムクロック発生回路を示す。
したブロック図である。図において、１はＡＴＭセル入
力回路、２はルーティング制御回路、３はセルゲート回
路、４はスイッチング情報テーブル回路、５はスイッチ
ングマトリックス回路、６はセル出力整列回路、７はシ
ステムクロック発生回路を示す。
【０００９】本発明に係るスイッチングメモリを有する
高速ＡＴＭセル同期交換装置は、図１に示すように、多
数のＡＴＭセル入力回路１，ルーティング制御回路２、
およびスイッチングマトリックス回路５を基本構成要素
とし、ルーティング制御回路２とスイッチングマトリッ
クス回路５間のスイッチング情報を交換するためのスイ
ッチング情報テーブル回路４と、入力されたセルを同期
交換するためのセルゲート回路３により構成されている
。また、出力されたセルをＡＴＭ伝送基準に合わせて伝
送するためのセル出力整列回路６と、システム全体にシ
ステムクロックとセル同期クロックを供給するためのシ
ステムクロック発生回路７を有する。
高速ＡＴＭセル同期交換装置は、図１に示すように、多
数のＡＴＭセル入力回路１，ルーティング制御回路２、
およびスイッチングマトリックス回路５を基本構成要素
とし、ルーティング制御回路２とスイッチングマトリッ
クス回路５間のスイッチング情報を交換するためのスイ
ッチング情報テーブル回路４と、入力されたセルを同期
交換するためのセルゲート回路３により構成されている
。また、出力されたセルをＡＴＭ伝送基準に合わせて伝
送するためのセル出力整列回路６と、システム全体にシ
ステムクロックとセル同期クロックを供給するためのシ
ステムクロック発生回路７を有する。
【００１０】図２は本発明の一実施例のＡＴＭ入力回路
の構成を示すブロック図である。図において、１０は光
電変換装置、１１はビットタイミング同期回路、１２は
セル同期用シフトレジスタ、１３はセル同期カウンタ回
路、１４は直列／並列変換回路、１５はヘッダ長カウン
タ、１６はヘッダ格納用シフトレジスタ、１７は有効セ
ル検出回路、１８はセル伝送バッファ、１９は遅延回路
、２０は状態管理回路を示す。
の構成を示すブロック図である。図において、１０は光
電変換装置、１１はビットタイミング同期回路、１２は
セル同期用シフトレジスタ、１３はセル同期カウンタ回
路、１４は直列／並列変換回路、１５はヘッダ長カウン
タ、１６はヘッダ格納用シフトレジスタ、１７は有効セ
ル検出回路、１８はセル伝送バッファ、１９は遅延回路
、２０は状態管理回路を示す。
【００１１】本発明一実施例に係るＡＴＭセル入力回路
は、図２に示すように、光電変換装置１０と、ビットタ
イミング同期回路１１と、セル同期用シフトレジスタ１
２と、セル同期カウンタ回路１３と、直列／並列変換回
路１４と、ヘッダ長カウンタ１５と、ヘッダ格納用シフ
トレジスタ１６と、有効セル検出回路１７と、セル伝送
バッファ１８、遅延回路１９と、状態管理回路２０とに
より構成されている。
は、図２に示すように、光電変換装置１０と、ビットタ
イミング同期回路１１と、セル同期用シフトレジスタ１
２と、セル同期カウンタ回路１３と、直列／並列変換回
路１４と、ヘッダ長カウンタ１５と、ヘッダ格納用シフ
トレジスタ１６と、有効セル検出回路１７と、セル伝送
バッファ１８、遅延回路１９と、状態管理回路２０とに
より構成されている。
【００１２】次に、ＡＴＭセル入力回路１を参照してＡ
ＴＭセルの入力形態を説明する。
ＴＭセルの入力形態を説明する。
【００１３】ＡＴＭ伝送基準に従って入力された光ＡＴ
Ｍ信号は、光電変換装置１０により電気信号に変換され
る。変換された電気信号はシステムクロック発生回路７
からシステムクロックが入力されるビットタイミング同
期回路１１に入力され、システムクロックに同期してビ
ット情報が抽出される。この状態で、ビットタイミング
同期回路１１がビット情報を受信できない場合は、これ
を状態管理回路２０に知らせる。ビットタイミング同期
回路１１に受信されたビット情報はセル同期用シフトレ
ジスタ１２に格納され、セルの始めと終りがセル同期カ
ウンタ回路１３と連動してＣＣＩＴＴで規定されたＡＴ
Ｍセルヘッダのフィールド検出論理回路により確認され
る。セルは直列／並列変換回路１４に送られる。このと
き、セル同期カウンタ回路１３はセルのヘッダの始めを
知らせる信号をヘッダ長カウンタ回路１５に送り、ヘッ
ダ格納用シフトレジスタ１６に送られる前に、直列／並
列変換回路１４に格納されているセルからヘッダ情報を
抽出する。
Ｍ信号は、光電変換装置１０により電気信号に変換され
る。変換された電気信号はシステムクロック発生回路７
からシステムクロックが入力されるビットタイミング同
期回路１１に入力され、システムクロックに同期してビ
ット情報が抽出される。この状態で、ビットタイミング
同期回路１１がビット情報を受信できない場合は、これ
を状態管理回路２０に知らせる。ビットタイミング同期
回路１１に受信されたビット情報はセル同期用シフトレ
ジスタ１２に格納され、セルの始めと終りがセル同期カ
ウンタ回路１３と連動してＣＣＩＴＴで規定されたＡＴ
Ｍセルヘッダのフィールド検出論理回路により確認され
る。セルは直列／並列変換回路１４に送られる。このと
き、セル同期カウンタ回路１３はセルのヘッダの始めを
知らせる信号をヘッダ長カウンタ回路１５に送り、ヘッ
ダ格納用シフトレジスタ１６に送られる前に、直列／並
列変換回路１４に格納されているセルからヘッダ情報を
抽出する。
【００１４】ヘッダ格納用シフトレジスタ１６は有効セ
ル検出のために必要な情報を有効セル検出回路１７に送
り、また、スイッチングのために必要なアドレス情報を
ルーティング制御回路に送る。このとき、ルーティング
制御回路２へ送るアドレス情報を有効セル検出回路１７
の有効セル認知信号と同期させるため、遅延回路１９を
用いて、アドレス情報をセル同期クロックから必要なだ
け遅延して伝送する。有効セル検出回路１７はヘッダ格
納用シフトレジスタ１６に格納されたヘッダ情報から直
列／並列変換回路１４に格納されたセルが有効セルであ
るか否かを確認する。確認した結果、有効セルである場
合は、直列／並列変換回路１４に格納されたセルをセル
伝送バッファ１８へ送り、これとルーティング制御回路
２にアドレス情報と同期して送る。他方、直列／並列変
換回路１４に格納されたセルが無効セルである場合、直
列／並列変換回路１４に格納されているセルを捨て、こ
のことを状態管理回路２０に知らせる。一方、セル伝送
バッファ１８に格納されたセル情報は、セル伝送クロッ
クに同期してセルゲート回路３に伝送する。
ル検出のために必要な情報を有効セル検出回路１７に送
り、また、スイッチングのために必要なアドレス情報を
ルーティング制御回路に送る。このとき、ルーティング
制御回路２へ送るアドレス情報を有効セル検出回路１７
の有効セル認知信号と同期させるため、遅延回路１９を
用いて、アドレス情報をセル同期クロックから必要なだ
け遅延して伝送する。有効セル検出回路１７はヘッダ格
納用シフトレジスタ１６に格納されたヘッダ情報から直
列／並列変換回路１４に格納されたセルが有効セルであ
るか否かを確認する。確認した結果、有効セルである場
合は、直列／並列変換回路１４に格納されたセルをセル
伝送バッファ１８へ送り、これとルーティング制御回路
２にアドレス情報と同期して送る。他方、直列／並列変
換回路１４に格納されたセルが無効セルである場合、直
列／並列変換回路１４に格納されているセルを捨て、こ
のことを状態管理回路２０に知らせる。一方、セル伝送
バッファ１８に格納されたセル情報は、セル伝送クロッ
クに同期してセルゲート回路３に伝送する。
【００１５】図３は本発明一実施例のルーティング制御
回路の構成を示すブロック図である。図において、２１
はルーティング回線決定回路、２２は回線割当応答回路
、２３はスイッチテーブルセッティング回路を示す。
回路の構成を示すブロック図である。図において、２１
はルーティング回線決定回路、２２は回線割当応答回路
、２３はスイッチテーブルセッティング回路を示す。
【００１６】本発明一実施例に係るルーティング制御回
路２は、図３に示すように、ルーティング回線決定回路
２１と、セル同期クロックが入力されるＤフリップフロ
ップにより構成された回線応答回路２２と、セル同期ク
ロックが入力される多数のＤフリップフロップにより構
成されたスイッチテーブルセッティング回路２３とＡＴ
Ｍセル入力回路１のヘッダ格納用シフトレジスタ１６か
らそれぞれ入力されたセルから抽出されて出力される並
列アドレス情報Ｉ１ないしＩｎ等と、有効セル検出回路
１７から出力されるアドレスが有効か否か知らせる有効
セル認知信号Ｒ１ないしＲｎ等がルーティング回線決定
回路２１に到達すると、ルーティング回線決定回路２１
は適正なルーティング決定ロジック回路を介して回線割
当情報Ｔｉを回線割当応答回路２２に知らせ、制御情報
Ｘｉｊをスイッチテーブルセッティング回路２３に知ら
せ、該当回線上のスイッチングマトリックスを制御する
ようスイッチング情報テーブル回路４に伝送する。この
とき、回線割当応答回路２２とスイッチテーブルセッテ
ィング回路２３は次のセル同期クロックに合わせて交換
回線を接続するようセルゲート回路３とスイッチング情
報テーブル回路４に指示する。
路２は、図３に示すように、ルーティング回線決定回路
２１と、セル同期クロックが入力されるＤフリップフロ
ップにより構成された回線応答回路２２と、セル同期ク
ロックが入力される多数のＤフリップフロップにより構
成されたスイッチテーブルセッティング回路２３とＡＴ
Ｍセル入力回路１のヘッダ格納用シフトレジスタ１６か
らそれぞれ入力されたセルから抽出されて出力される並
列アドレス情報Ｉ１ないしＩｎ等と、有効セル検出回路
１７から出力されるアドレスが有効か否か知らせる有効
セル認知信号Ｒ１ないしＲｎ等がルーティング回線決定
回路２１に到達すると、ルーティング回線決定回路２１
は適正なルーティング決定ロジック回路を介して回線割
当情報Ｔｉを回線割当応答回路２２に知らせ、制御情報
Ｘｉｊをスイッチテーブルセッティング回路２３に知ら
せ、該当回線上のスイッチングマトリックスを制御する
ようスイッチング情報テーブル回路４に伝送する。この
とき、回線割当応答回路２２とスイッチテーブルセッテ
ィング回路２３は次のセル同期クロックに合わせて交換
回線を接続するようセルゲート回路３とスイッチング情
報テーブル回路４に指示する。
【００１７】図４は本発明一実施例に係るスイッチング
情報テーブル回路とスイッチングマトリックス回路の構
成を示すブロック図である。
情報テーブル回路とスイッチングマトリックス回路の構
成を示すブロック図である。
【００１８】本発明一実施例に係るスイッチング情報テ
ーブル回路４は図４に示すように、Ｄフリップフロップ
群で構成されているため、ルーティング制御回路２１の
スイッチングテーブルセッティング回路２３からスイッ
チ制御のために必要な情報Ｘｉｊを受けてこれを格納し
て、スイッチボックス群で構成されたスイッチマトリッ
クスの各スイッチボックスをセル同期クロックに同期し
て制御する。
ーブル回路４は図４に示すように、Ｄフリップフロップ
群で構成されているため、ルーティング制御回路２１の
スイッチングテーブルセッティング回路２３からスイッ
チ制御のために必要な情報Ｘｉｊを受けてこれを格納し
て、スイッチボックス群で構成されたスイッチマトリッ
クスの各スイッチボックスをセル同期クロックに同期し
て制御する。
【００１９】スイッチングマトリックス回路５の一例と
して、スイッチングマトリックス回路がキューブ形態の
バンヤントポロジ（Ｂａｎｙａｎ Ｔｏｐｏｌｏｇｙ
）を有する場合、スイッチングマトリックス回路５の各
スイッチボックスは、セルゲート回路３からセルを受け
る。スイッチ制御情報によりスイッチ制御情報が“０”
である場合、直列に接続し、スイッチ制御情報が“１”
である場合、“Ｘ”字形態に接続し、入力されるセルが
該当目的地へ向うようにする。
して、スイッチングマトリックス回路がキューブ形態の
バンヤントポロジ（Ｂａｎｙａｎ Ｔｏｐｏｌｏｇｙ
）を有する場合、スイッチングマトリックス回路５の各
スイッチボックスは、セルゲート回路３からセルを受け
る。スイッチ制御情報によりスイッチ制御情報が“０”
である場合、直列に接続し、スイッチ制御情報が“１”
である場合、“Ｘ”字形態に接続し、入力されるセルが
該当目的地へ向うようにする。
【００２０】図５は本発明一実施例のセルゲート回路の
構成を示す回路図である。
構成を示す回路図である。
【００２１】本発明一実施例に係るセルゲート３は図５
に示すように、入力として、ルーティング制御回路２の
回線割当応答回路２２から出力される回線割当情報Ｔｉ
と、ＡＴＭセル入力回路１のセル伝送バッファ１８に格
納されているセルを入力する多数のＡＮＤゲートにより
構成されている。
に示すように、入力として、ルーティング制御回路２の
回線割当応答回路２２から出力される回線割当情報Ｔｉ
と、ＡＴＭセル入力回路１のセル伝送バッファ１８に格
納されているセルを入力する多数のＡＮＤゲートにより
構成されている。
【００２２】ルーティング制御回路２の回線割当応答回
路２２から回線接続が許容されると、セルゲート回路３
は論理信号“１”で回線接続し、スイッチングマトリッ
クス回路５に伝送する。
路２２から回線接続が許容されると、セルゲート回路３
は論理信号“１”で回線接続し、スイッチングマトリッ
クス回路５に伝送する。
【００２３】図６は本発明一実施例のセル出力整列回路
の構成を示す回路図である。
の構成を示す回路図である。
【００２４】本発明一実施例に係るセル出力整理回路６
は、図６に示すように、多数のシフトレジスタと、セル
同期クロックおよびシフトレジスタの出力を入力とする
ＡＮＤゲートとにより構成されている。
は、図６に示すように、多数のシフトレジスタと、セル
同期クロックおよびシフトレジスタの出力を入力とする
ＡＮＤゲートとにより構成されている。
【００２５】セル出力整列回路６は、スイッチングマト
リックス回路５からのセルを、規定されたセル伝送速度
に合わせて外部に伝送するように、シフトレジスタにセ
ルに一時的に格納する。
リックス回路５からのセルを、規定されたセル伝送速度
に合わせて外部に伝送するように、シフトレジスタにセ
ルに一時的に格納する。
【００２６】図７は本発明一実施例のシステムクロック
発生回路の構成を示すブロック図である。
発生回路の構成を示すブロック図である。
【００２７】システム全体にシステムクロックとセル同
期クロックを供給するシステムクロック発生回路７は、
図７に示すように、システムクロック発生回路７０と、
システムクロック発生回路７０からクロックの供給を受
けるセル同期クロック発生回路７１とにより構成されて
いる。本発明一実施例によるルーティング回線の割当に
より、それぞれ入力されたセルが交換される状態は、各
回路ブロック間のタイミング図である図８に示すように
、前段のセル同期クロックの間にルーティング回線が決
定されたＡＴＭセルは、次のセル同期クロックに同期し
て適正なスイッチングマトリックス回路５の経路割当を
受けて出力される。
期クロックを供給するシステムクロック発生回路７は、
図７に示すように、システムクロック発生回路７０と、
システムクロック発生回路７０からクロックの供給を受
けるセル同期クロック発生回路７１とにより構成されて
いる。本発明一実施例によるルーティング回線の割当に
より、それぞれ入力されたセルが交換される状態は、各
回路ブロック間のタイミング図である図８に示すように
、前段のセル同期クロックの間にルーティング回線が決
定されたＡＴＭセルは、次のセル同期クロックに同期し
て適正なスイッチングマトリックス回路５の経路割当を
受けて出力される。
【００２８】図９はルーティング回線論理決定のための
スイッチングモデルの例を示す図である。
スイッチングモデルの例を示す図である。
【００２９】次に、スイッチングマトリックス回路５が
キューブ形態のバンヤントポロジを有する場合、ルーテ
ィング回線決定回路２１の回線割当情報Ｔｉと、制御情
報Ｘｉｊを計算するためのロジックアルゴリズムを図９
を参照して説明する。
キューブ形態のバンヤントポロジを有する場合、ルーテ
ィング回線決定回路２１の回線割当情報Ｔｉと、制御情
報Ｘｉｊを計算するためのロジックアルゴリズムを図９
を参照して説明する。
【００３０】スイッチネットワークの入力フォト数をＮ
、入力アドレスをＡ＝（ａｎ−１ ，ａｎ−２ ，…，
ａ０）、出力アドレスをＤ＝（ｄｎ−１ ，ｄｎ−２
，…，ｄ０）とする。入力アドレスＡがセルを伝送しよ
うとすると、伝送要求信号ｒＡを“１”とする。ステー
ジｉにおける各スイッチボックスで各入力アドレスをＩ
ｉ、出力アドレスをＹｉ、伝送要求信号をｒＩ、交換要
求信号をＸｉとする。ここで、Ｘｉは該当ステージを経
由する入力アドレスＡと出力アドレスＤの排他的ＯＲに
より計算される。ステージｉにおける回線制御機能は、
まず、ステージｉにおけるスイッチボックス番号を示す
Ｓｉ、スイッチボックスＳｉの接続命令を示すＸｉ、ス
イッチボックスＳｉに入力された回線を接続するか否か
を決定するＴｉがある。スイッチボックスＳｉの接続命
令を示すＸｉが“０”である場合は、直列接続し、“１
”である場合はＸ字型の交換接続をし、スイッチボック
スＳｉに入力された回線を接続するか否かを決定するＴ
ｉが“１”である場合は接続経路を提供し、“０”であ
る場合は接続経路を遮断する。スイッチボックス番号Ｓ
ｉは次の通り計算する。
、入力アドレスをＡ＝（ａｎ−１ ，ａｎ−２ ，…，
ａ０）、出力アドレスをＤ＝（ｄｎ−１ ，ｄｎ−２
，…，ｄ０）とする。入力アドレスＡがセルを伝送しよ
うとすると、伝送要求信号ｒＡを“１”とする。ステー
ジｉにおける各スイッチボックスで各入力アドレスをＩ
ｉ、出力アドレスをＹｉ、伝送要求信号をｒＩ、交換要
求信号をＸｉとする。ここで、Ｘｉは該当ステージを経
由する入力アドレスＡと出力アドレスＤの排他的ＯＲに
より計算される。ステージｉにおける回線制御機能は、
まず、ステージｉにおけるスイッチボックス番号を示す
Ｓｉ、スイッチボックスＳｉの接続命令を示すＸｉ、ス
イッチボックスＳｉに入力された回線を接続するか否か
を決定するＴｉがある。スイッチボックスＳｉの接続命
令を示すＸｉが“０”である場合は、直列接続し、“１
”である場合はＸ字型の交換接続をし、スイッチボック
スＳｉに入力された回線を接続するか否かを決定するＴ
ｉが“１”である場合は接続経路を提供し、“０”であ
る場合は接続経路を遮断する。スイッチボックス番号Ｓ
ｉは次の通り計算する。
【００３１】
Ｓｎ−１ ＝Ｓｒ（Ｉｎ−１ ）＝Ｓｒ［Ｒ１（Ａ）］
Ｓｉ＝Ｓｒ（Ｉｉ）＝Ｓｒ［Ｒ１（Ｙｉ＋１）］ここで
、Ｒ１（＊）は２進数のアドレスを１ビットだけ左側へ
回転する機能をする演算子であり、Ｓｒ（＊）はアドレ
スを右側にシフトする演算子である。一方、Ｙｉは、 Ｙｉ＝Ｍ１ｓｂ（Ｉｉ，Ｘｉ） で表わされる、ここで、出力アドレスＹｉは、偶数番号
のセルが入力されなかったり（各スイッチボックスに入
力されるセルＩｉの番号は奇数番号）、偶数番号で入力
されるセルが存在する該当セルが要求するスイッチボッ
クス連結要求信号が交換要求信号Ｘｉと一致するときの
み有効である。また、ＭｉＳｂ（Ｉ，Ｘ）はアドレスＩ
の最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎ
ｔ ｂｉｔ）をＸと排他的ＯＲ演算する演算子である
。
Ｓｉ＝Ｓｒ（Ｉｉ）＝Ｓｒ［Ｒ１（Ｙｉ＋１）］ここで
、Ｒ１（＊）は２進数のアドレスを１ビットだけ左側へ
回転する機能をする演算子であり、Ｓｒ（＊）はアドレ
スを右側にシフトする演算子である。一方、Ｙｉは、 Ｙｉ＝Ｍ１ｓｂ（Ｉｉ，Ｘｉ） で表わされる、ここで、出力アドレスＹｉは、偶数番号
のセルが入力されなかったり（各スイッチボックスに入
力されるセルＩｉの番号は奇数番号）、偶数番号で入力
されるセルが存在する該当セルが要求するスイッチボッ
クス連結要求信号が交換要求信号Ｘｉと一致するときの
み有効である。また、ＭｉＳｂ（Ｉ，Ｘ）はアドレスＩ
の最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎ
ｔ ｂｉｔ）をＸと排他的ＯＲ演算する演算子である
。
【００３２】スイッチボックス接続信号Ｘｉはスイッチ
ボックスに偶数番号のセルが入力される場合、スイッチ
ボックス接続信号Ｘｉは該当セルの接続信号Ｘｉにより
決定され、偶数番号のセルが存在せず、奇数番号で入力
されるセルのみ存在する場合は、スイッチボックス接続
信号Ｘｉは奇数番号が要求した交換信号により決定され
る。ステージｉで、各スイッチボックスの入力セルが偶
数番号で入力された場合、常に回線割当決定信号Ｔｉは
“１”になり、奇数番号で入力され、偶数番号で入力さ
れるセルの交換接続信号と一致しない場合は、回線割当
決定信号Ｔｉは“０”になり、接続回線割当要求を拒絶
する。
ボックスに偶数番号のセルが入力される場合、スイッチ
ボックス接続信号Ｘｉは該当セルの接続信号Ｘｉにより
決定され、偶数番号のセルが存在せず、奇数番号で入力
されるセルのみ存在する場合は、スイッチボックス接続
信号Ｘｉは奇数番号が要求した交換信号により決定され
る。ステージｉで、各スイッチボックスの入力セルが偶
数番号で入力された場合、常に回線割当決定信号Ｔｉは
“１”になり、奇数番号で入力され、偶数番号で入力さ
れるセルの交換接続信号と一致しない場合は、回線割当
決定信号Ｔｉは“０”になり、接続回線割当要求を拒絶
する。
【００３３】ルーティング回線決定回路の結果のうちＴ
ｉがｉ番目の入力アドレスに対する回線割当決定信号で
あるとすると、該当入力セルが経由する各ステージｉに
おける回線割当決定信号であるＴｉが全てロジック“１
”である場合に、Ｔｉが“１”になって回線割当を指示
する。次に、Ｘｉｊでｉはステージ番号を、ｊはスイッ
チボックスの番号を示す場合、ｊ＝Ｓｉになり、このと
き、ｊスイッチボックスの接続信号Ｘｉｊは上述したス
イッチボックス接続Ｘｉにより与えられる。
ｉがｉ番目の入力アドレスに対する回線割当決定信号で
あるとすると、該当入力セルが経由する各ステージｉに
おける回線割当決定信号であるＴｉが全てロジック“１
”である場合に、Ｔｉが“１”になって回線割当を指示
する。次に、Ｘｉｊでｉはステージ番号を、ｊはスイッ
チボックスの番号を示す場合、ｊ＝Ｓｉになり、このと
き、ｊスイッチボックスの接続信号Ｘｉｊは上述したス
イッチボックス接続Ｘｉにより与えられる。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので次のような効果がある。
上記のように構成したので次のような効果がある。
【００３５】（１）各セル入力回路を介して入力された
各セルのルーティング経路割当のためのアドレス情報が
、セル同期クロックに同期して、ルーティング回線を決
定するので、ルーティング経路を割当てる過程に過渡期
的な状態が発生せず、ルーティング回路の設計が容易で
ある。また、ルーティング経路決定時間も処理時間の変
動に対して敏感でないが、決定は１つのセル同期クロッ
ク内にしさえすればよい。
各セルのルーティング経路割当のためのアドレス情報が
、セル同期クロックに同期して、ルーティング回線を決
定するので、ルーティング経路を割当てる過程に過渡期
的な状態が発生せず、ルーティング回路の設計が容易で
ある。また、ルーティング経路決定時間も処理時間の変
動に対して敏感でないが、決定は１つのセル同期クロッ
ク内にしさえすればよい。
【００３６】（２）ルーティング経路制御回路とスイッ
チマトリックス制御回路をスイッチング情報テーブルを
使用して分離することにより原則的にルーティング割当
アルゴリズムがスイッチマトリックスの構造と無関係で
ある。
チマトリックス制御回路をスイッチング情報テーブルを
使用して分離することにより原則的にルーティング割当
アルゴリズムがスイッチマトリックスの構造と無関係で
ある。
【００３７】（３）入力されたＡＴＭセルに内部ルーテ
ィングのためのプロトコルを挿入しないため、入力され
たセル形態が出力端に原型通り伝送される。これは特に
光交換への応用を容易にすることができる。
ィングのためのプロトコルを挿入しないため、入力され
たセル形態が出力端に原型通り伝送される。これは特に
光交換への応用を容易にすることができる。
【００３８】（４）セルゲート回路によりセル同期クロ
ックに同期してセル交換がなされるため、スイッチマト
リックス内部でセルの衝突が発生しない。
ックに同期してセル交換がなされるため、スイッチマト
リックス内部でセルの衝突が発生しない。
【００３９】（５）ルーティング制御回路とスイッチマ
トリックス回路を分離することにより、ケーブルＴＶト
ラヒックのように長時間交換回線を占有するトラヒック
に対し、セルごとにスイッチマトリックスの経路を割当
てる作業が必要でない。
トリックス回路を分離することにより、ケーブルＴＶト
ラヒックのように長時間交換回線を占有するトラヒック
に対し、セルごとにスイッチマトリックスの経路を割当
てる作業が必要でない。
【００４０】（６）本発明は１対１交換サービスのみな
らず、放送，ＴＶ分配のような分配サービスが単純に該
当経路のスイッチング情報テーブルのセッティングだけ
で可能である。
らず、放送，ＴＶ分配のような分配サービスが単純に該
当経路のスイッチング情報テーブルのセッティングだけ
で可能である。
【図１】本発明一実施例の概略的な構成を示すブロック
図である。
図である。
【図２】図１のＡＴＭセル入力回路の構成を示すブロッ
ク図である。
ク図である。
【図３】図１のルーティング制御回路の構成を示すブロ
ック図である。
ック図である。
【図４】図１のスイッチング情報テーブル回路とスイッ
チングマトリックス回路の構成を示すブロック図である
。
チングマトリックス回路の構成を示すブロック図である
。
【図５】図１のセルゲート回路の構成を示す回路図であ
る。
る。
【図６】図１のセル出力整列回路の構成を示す回路図で
ある。
ある。
【図７】図１のシステムクロック発生回路の構成を示す
ブロック図である。
ブロック図である。
【図８】各回路ブロック間のタイミングを示す図である
。
。
【図９】ルーティング回線論理決定のためのスイッチン
グモデルの一例を示す図である。
グモデルの一例を示す図である。
１ ＡＴＭセル入力回路
２ ルーティング制御回路
３ セルゲート回路
４ スイッチング情報テーブル回路
５ スイッチングマトリックス回路
６ セル出力整列回路
７ システムクロック発生回路
１０ 光電変換装置
１１ ビットタイミング同期回路
１２ セル同期用シフトレジスタ
１７ 有効セル検出回路
１８ セル伝送バッファ
１９ 遅延回路
２０ 状態管理回路
２１ ルーティング回線決定回路
２２ 回線割当応答回路
２３ スイッチテーブルセッティング回路７０ シ
ステムクロック発生回路 ７１ セル同期クロック発生回路
ステムクロック発生回路 ７１ セル同期クロック発生回路
Claims (8)
- 【請求項１】 光ＡＴＭ信号が入力されるＡＴＭセル
入力手段１群と、該ＡＴＭセル入力手段１群に接続され
、ＡＴＭセル入力手段１群からアドレス情報を受けるル
ーティング制御手段２と、前記ＡＴＭセル入力手段１群
およびルーティング制御手段２に接続され、入力された
セルを同期伝送するセルゲート手段３と、前記ルーティ
ング制御手段２に接続され、スイッチング情報を交換す
るスイッチング情報テーブル手段４と、該スイッチング
情報テーブル手段４およびゲート手段３に接続され、ス
イッチング制御情報およびセルデータ情報を受けて出力
するスイッチングマトリックス手段５とを具えたことを
特徴とするスイッチングメモリを有する高速ＡＴＭセル
同期交換装置。 - 【請求項２】 ＡＴＭセル入力手段と、ルーティング
制御手段２と、セルゲート手段３と、スイッチング情報
テーブル手段４と、マトリックス手段５にシステムクロ
ックとセル同期クロックを供給するシステムクロック発
生手段７をさらに具えたことを特徴とする請求項１記載
のスイッチングメモリを有する高速ＡＴＭセル同期交換
装置。 - 【請求項３】 スイッチングマトリックス手段５に接
続され、目的地別に交換されたセルデータ情報をＡＴＭ
伝送基準に従って伝送するためのセル出力整列手段６を
さらに具えたことを特徴とする請求項２記載のスイッチ
ングメモリを有する高速ＡＴＭセル同期交換装置。 - 【請求項４】 ＡＴＭセル入力手段１は、光ＡＴＭ信
号を受けて電子信号に変換する光電変換手段１０と、光
電変換手段１０に接続され、システムクロック発生手段
７のシステムクロックに同期してビット情報を抽出する
ビットタイミング同期手段１１と、該ビットタイミング
同期手段１１に接続され、前記ビット情報を格納するセ
ル同期用シフトレジスタ手段１２と、該セル同期用シフ
トレジスタ手段２に並列接続され、セル同期用シフトレ
ジスタ手段１２に格納されたセルの伝送を制御するセル
同期カウンタ手段１３と、該セル同期用シフトレジスタ
手段１２に格納され、セルをセル同期カウンタ手段１３
の制御によって受ける直列／並列変換手段１４と、前記
セル同期カウンタ手段１３に接続され、前記直列／並列
変換手段１４に格納されたセルからヘッダ情報を抽出す
るヘッダ長カウンタ手段１５と、該直列／並列変換手段
１４に格納されたセルから前記ヘッダ長カウンタ手段１
５の制御によってヘッダ情報を受けるヘッダ格納用シフ
トレジスタ手段１６と、前記ヘッダ格納用シフトレジス
タ手段１６に接続され、前記ヘッダ格納用シフトレジス
タ手段１６に格納されたヘッダ情報から前記直列／並列
変換手段１４に貯蔵されたセルが有効セルであるのかを
確認して、有効セル認知信号を前記ルーティング制御手
段２に伝送する有効セル検出手段１７と、前記直列／並
列変換手段１４に格納されたセルを前記有効セル検出手
段１７の制御によって受け、前記セルゲート手段３に伝
送するセル伝送バッファ手段１８と、前記システムクロ
ック発生手段７のセル伝送クロックの供給を受けて、前
記ヘッダ格納用シフトレジスタ１６を制御して、前記ヘ
ッダ格納用シフトレジスタ手段１６に格納されたアドレ
ス情報を前記ルーティング制御手段２に伝送する遅延手
段１９と、前記ビットタイミング同期手段１１と有効セ
ル検出手段１７に接続され、回線遮断信号および無効セ
ルの信号を受ける状態管理手段２０とを具えたことを特
徴とする請求項２記載のスイッチングメモリを有する高
速ＡＴＭセル同期変換装置。 - 【請求項５】 前記ルーティング制御手段２は、前記
ＡＴＭセル入力手段１からアドレス信号Ｉ１ないしＩｎ
とルーティング要求情報Ｒ１ないしＲｎを受けるルーテ
ィング回線決定手段２１と、該ルーティング回線決定手
段２１に接続され、回線割当情報Ｔｉを前記セルゲート
手段３に伝送する回線割当手段２２と、前記ルーティン
グ回線決定手段２１に接続され、スイッチテーブル割当
情報（Ｘｉｊ）を前記スイッチングテーブル手段４に伝
送するスイッチングセッティング手段２３とを具えたこ
とを特徴とする請求項１記載のスイッチングメモリを有
する高速ＡＴＭセル同期変換装置。 - 【請求項６】 前記スイッチングマトリックス手段５
は、交換機能を遂行する多数のスイッチングボックスが
キューブ形態のバンヤントポロジ（Ｂａｎｙａｎ Ｔ
ｏｐｏｌｏｇｙ）を有することを特徴とする請求項４ま
たは５記載のスイッチングメモリを有する高速ＡＴＭセ
ル同期交換装置。 - 【請求項７】 前記セルゲート手段３は、入力として
、前記ＡＴＭセル入力手段１のセルデータ情報と前記ル
ーティング制御手段２の回線割当情報Ｔｉを入力し、前
記スイッチングマトリックス手段５を介して出力するＡ
ＮＤゲート群を具えたことを特徴とする請求項６記載の
スイッチングメモリを有する高速ＡＴＭセル同期交換装
置。 - 【請求項８】 前記セル出力整列手段６は、前記スイ
ッチングマトリックス手段５から出力される交換された
セルを一時的に格納するシフトレジスタ群と、該シフト
レジスタ群に格納されたセルとシステムクロック発生手
段７のセル同期クロックを入力するＡＮＤゲート群を具
えたことを特徴とする請求項３記載のスイッチングメモ
リを有する高速ＡＴＭセル同期交換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900009576A KR920009679B1 (ko) | 1990-06-27 | 1990-06-27 | 스위칭 메모리를 갖는 고속 atm 셀 동기 교환장치 |
| KR1990-9576 | 1990-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233847A true JPH04233847A (ja) | 1992-08-21 |
| JP2944786B2 JP2944786B2 (ja) | 1999-09-06 |
Family
ID=19300556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15701591A Expired - Fee Related JP2944786B2 (ja) | 1990-06-27 | 1991-06-27 | スイッチングメモリを有する高速ａｔｍセル同期交換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5193088A (ja) |
| JP (1) | JP2944786B2 (ja) |
| KR (1) | KR920009679B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008099204A (ja) * | 2006-10-16 | 2008-04-24 | Toshiba Corp | 論理回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9213273D0 (en) * | 1992-06-23 | 1992-08-05 | Digital Equipment Int | Efficient atm cell synchronization |
| US5442628A (en) * | 1993-11-15 | 1995-08-15 | Motorola, Inc. | Local area network data processing system containing a quad elastic buffer and layer management (ELM) integrated circuit and method of switching |
| EP0742677A3 (en) * | 1995-05-08 | 1999-09-15 | Fujitsu Limited | Header converting method |
| SE506955C2 (sv) * | 1995-07-06 | 1998-03-09 | Ericsson Telefon Ab L M | ATM-flödesstyrning |
| KR100377932B1 (ko) * | 1995-12-29 | 2003-07-10 | 삼성전자주식회사 | 음성우편장치의 콜 시뮬레이션 수행방법 |
| FI103545B (fi) * | 1996-02-14 | 1999-07-15 | Nokia Telecommunications Oy | ATM-solun otsikkokentän manipulointi |
| GB2352142B (en) * | 1999-07-12 | 2004-04-14 | Virata Ltd | QOS aware expansion mechanism |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367047A (ja) * | 1986-09-08 | 1988-03-25 | Nippon Telegr & Teleph Corp <Ntt> | パケツトスイツチ |
| JPH029248A (ja) * | 1988-02-29 | 1990-01-12 | Cselt Spa (Cent Stud E Lab Telecomun) | 光学電気方式による高速パケツト交換網用ノード |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1297567C (en) * | 1987-02-06 | 1992-03-17 | Kazuo Hajikano | Self routing-switching system |
| JP2667868B2 (ja) * | 1988-04-06 | 1997-10-27 | 株式会社日立製作所 | セル・スイッチング・システム |
| EP0809381B1 (en) * | 1988-07-22 | 2004-11-24 | Hitachi, Ltd. | ATM switching system |
| JP2860661B2 (ja) * | 1989-03-14 | 1999-02-24 | 国際電信電話 株式会社 | Ａｔｍ交換機 |
-
1990
- 1990-06-27 KR KR1019900009576A patent/KR920009679B1/ko not_active Expired
-
1991
- 1991-06-24 US US07/720,005 patent/US5193088A/en not_active Expired - Lifetime
- 1991-06-27 JP JP15701591A patent/JP2944786B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2008099204A (ja) * | 2006-10-16 | 2008-04-24 | Toshiba Corp | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920001888A (ko) | 1992-01-30 |
| US5193088A (en) | 1993-03-09 |
| KR920009679B1 (ko) | 1992-10-22 |
| JP2944786B2 (ja) | 1999-09-06 |
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