JPH04234152A - 低価格消去可能なプログラム可能読みとり専用記憶装置ならびに製造方法 - Google Patents
低価格消去可能なプログラム可能読みとり専用記憶装置ならびに製造方法Info
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- JPH04234152A JPH04234152A JP3220216A JP22021691A JPH04234152A JP H04234152 A JPH04234152 A JP H04234152A JP 3220216 A JP3220216 A JP 3220216A JP 22021691 A JP22021691 A JP 22021691A JP H04234152 A JPH04234152 A JP H04234152A
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- semiconductor chip
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/18—Circuits for erasing optically
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体パッケージに係わ
り、更に詳細には紫外線を透過するゲル状被膜を半導体
メモリチップ素子の表面に有する、低価格消去可能なプ
ログラム可能読みとり専用記憶装置（ＥＰＲＯＭ）パッ
ケージならびにその製造方法に関する。
り、更に詳細には紫外線を透過するゲル状被膜を半導体
メモリチップ素子の表面に有する、低価格消去可能なプ
ログラム可能読みとり専用記憶装置（ＥＰＲＯＭ）パッ
ケージならびにその製造方法に関する。
【０００２】
【従来の技術】今までの高密度回路基板に対する需要は
、結果として小さな外形を有する小型半導体素子を生み
出してきた。基板スペースに対する考慮は伝統的に二次
元的な面から行われてきており、薄いパッケージの話は
二次的なものであった。しかしながら、電子工業は薄型
パッケージをメモリカード、スマートカード、およびエ
ミュレータカードの様な製品に関連して密度の問題を解
決する有力なものと期待している、パッケージの厚さは
今や重要な要素である。
、結果として小さな外形を有する小型半導体素子を生み
出してきた。基板スペースに対する考慮は伝統的に二次
元的な面から行われてきており、薄いパッケージの話は
二次的なものであった。しかしながら、電子工業は薄型
パッケージをメモリカード、スマートカード、およびエ
ミュレータカードの様な製品に関連して密度の問題を解
決する有力なものと期待している、パッケージの厚さは
今や重要な要素である。
【０００３】ＥＰＲＯＭのパッケージングは従来型押し
出し成形プラスチックパッケージよりも高価であるが、
それは記憶素子内に格納されているデータを消去するた
めに紫外線に対してメモリチップを曝すためのガラス窓
を必要とするためである。このような素子の標準パッケ
ージは光を透過するガラスの蓋をメモリ素子の上、パッ
ケージ上面に載せた高価なセラミック空洞パッケージで
ある。
出し成形プラスチックパッケージよりも高価であるが、
それは記憶素子内に格納されているデータを消去するた
めに紫外線に対してメモリチップを曝すためのガラス窓
を必要とするためである。このような素子の標準パッケ
ージは光を透過するガラスの蓋をメモリ素子の上、パッ
ケージ上面に載せた高価なセラミック空洞パッケージで
ある。
【０００４】ナショナルセミコンダクタ（Ｎａｔｉｏｎ
ａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）ＴａｐｅＰａ
ｋＴＭ、テープ・自動化ボンディング（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）（ＴＡＢ）、二
重インラインプラスチック（ＤＩＰ）パッケージ、およ
び小輪郭パッケージ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ
Ｐａｃｋａｇｅｓ）（ＳＯＰｓ）の様な従来型パッケ
ージを含む、従来技術によるパッケージが使用されてい
ないのは、これらのプラスチック内部に閉じこめられた
パッケージには紫外線透過窓が具備されていないためで
ある。従来技術によるパッケージはワイヤボンディング
を使用してチップを導線枠に接続しているが、この導線
枠はセラミック空洞パッケージの中央部に配置されてい
る。水晶製の蓋がワイヤボンディングの後で空洞の開口
を覆うようにかぶせられる。チップは空洞の内側で密閉
されて、ハーメチックパッケージが作られる。このパッ
ケージ技術は材料面および組み立て工数の両面から非常
に高価である。従来技術による半導体素子は検査の前に
パッケージに組み込まれて焼き入れされるので、素子が
検査で不良素子となると素子の全製造コストが失われる
。ＴＡＢパッケージングは液体プラスチックを使用して
半導体チップを内封しているので、製造工程がかなり簡
略化されまた材料コストが節約される。
ａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）ＴａｐｅＰａ
ｋＴＭ、テープ・自動化ボンディング（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）（ＴＡＢ）、二
重インラインプラスチック（ＤＩＰ）パッケージ、およ
び小輪郭パッケージ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ
Ｐａｃｋａｇｅｓ）（ＳＯＰｓ）の様な従来型パッケ
ージを含む、従来技術によるパッケージが使用されてい
ないのは、これらのプラスチック内部に閉じこめられた
パッケージには紫外線透過窓が具備されていないためで
ある。従来技術によるパッケージはワイヤボンディング
を使用してチップを導線枠に接続しているが、この導線
枠はセラミック空洞パッケージの中央部に配置されてい
る。水晶製の蓋がワイヤボンディングの後で空洞の開口
を覆うようにかぶせられる。チップは空洞の内側で密閉
されて、ハーメチックパッケージが作られる。このパッ
ケージ技術は材料面および組み立て工数の両面から非常
に高価である。従来技術による半導体素子は検査の前に
パッケージに組み込まれて焼き入れされるので、素子が
検査で不良素子となると素子の全製造コストが失われる
。ＴＡＢパッケージングは液体プラスチックを使用して
半導体チップを内封しているので、製造工程がかなり簡
略化されまた材料コストが節約される。
【０００５】
【発明の目的と要約】本発明はチップ上テープ重ね技法
を使用したＥＰＲＯＭ素子のための低価格パッケージで
ある。その他の組み立て方法、例えばワイアボンディン
グもまた使用可能である。半導体チップは導線枠の連続
片上に接着される。多点（ギャング）端子圧縮内部導線
接着（ＩＬＢ）が使用される。半導体素子は多層テープ
を使用して巻枠毎の処理が出来るテープ上で事前検査な
らびに焼き入れを行える。チップの内部接続側はメモリ
の側であって、これは紫外線に曝されたときにメモリ素
子内に格納されているデータを消去する。紫外線透過ゲ
ル、例えばデクスタ電子材料部（Ｄｅｘｔｅｒ Ｅｌ
ｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ Ｄｉｖｉ
ｓｉｏｎ）、工業、カリフォルニアで製造される、ゲル
（ＥＰＲ−２５０−１）が使用されてセラミック／ガラ
スパッケージを不用とし、またゲルはＴＡＢ製造工程を
使用した半導体素子の上部内封材としても使用できる。 同様のゲルはまたダウ・コーニング社（Ｄｏｗ Ｃｏ
ｒｎｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ）で、部品番号
ＨＩＰＥＣ Ｑ１−４９３９として製造されている。 別の材料、Ｇ．Ｅ．シリコンズ製もまたここで使用され
る型と互換性がある。ゲルはまたワイヤ接着される素子
の表面被覆にも適用できる。ゲルはまた素子の機械的保
護ともなっている。
を使用したＥＰＲＯＭ素子のための低価格パッケージで
ある。その他の組み立て方法、例えばワイアボンディン
グもまた使用可能である。半導体チップは導線枠の連続
片上に接着される。多点（ギャング）端子圧縮内部導線
接着（ＩＬＢ）が使用される。半導体素子は多層テープ
を使用して巻枠毎の処理が出来るテープ上で事前検査な
らびに焼き入れを行える。チップの内部接続側はメモリ
の側であって、これは紫外線に曝されたときにメモリ素
子内に格納されているデータを消去する。紫外線透過ゲ
ル、例えばデクスタ電子材料部（Ｄｅｘｔｅｒ Ｅｌ
ｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ Ｄｉｖｉ
ｓｉｏｎ）、工業、カリフォルニアで製造される、ゲル
（ＥＰＲ−２５０−１）が使用されてセラミック／ガラ
スパッケージを不用とし、またゲルはＴＡＢ製造工程を
使用した半導体素子の上部内封材としても使用できる。 同様のゲルはまたダウ・コーニング社（Ｄｏｗ Ｃｏ
ｒｎｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ）で、部品番号
ＨＩＰＥＣ Ｑ１−４９３９として製造されている。 別の材料、Ｇ．Ｅ．シリコンズ製もまたここで使用され
る型と互換性がある。ゲルはまたワイヤ接着される素子
の表面被覆にも適用できる。ゲルはまた素子の機械的保
護ともなっている。
【０００６】パッケージの厚さと重さの両方ともチップ
の表面上に薄い被覆を使用することによって軽減できる
、またＴＡＢ方式内部接続を使用することによりワイヤ
ボンディング法で発生するワイヤループが除去される。
の表面上に薄い被覆を使用することによって軽減できる
、またＴＡＢ方式内部接続を使用することによりワイヤ
ボンディング法で発生するワイヤループが除去される。
【０００７】導線テープは押し出し成形用の多重繋バー
を取り除くことにより簡単化されている。素子の処理は
製造工程の多くの段階で簡単化されている：ウェハー切
断時の面取りの排除；多点（ギャング）ボンディング；
それに素子は“条片”としても、“巻枠単位”または“
単独”形式でも取り扱える。
を取り除くことにより簡単化されている。素子の処理は
製造工程の多くの段階で簡単化されている：ウェハー切
断時の面取りの排除；多点（ギャング）ボンディング；
それに素子は“条片”としても、“巻枠単位”または“
単独”形式でも取り扱える。
【０００８】性能の信頼性および生産性が改善されてい
る：接着強度の改善によるより高いボンディング信頼性
によって、押し出し成形された枠によって素子を成形枠
から取り外す際に必要なパッケージ耐久性が実現される
ことによって、枠がＩＬＢの後で押し出し成形されるた
めにより高度なパッケージ耐久性が追加される事によっ
て；一つのレベルの内部接続（ワイヤボンディング）を
排除したことによって改善される熱伝導によって；また
ＴＡＢ導線を矩形にすることによって改善された周波数
性能によって前記の改善がなされる。
る：接着強度の改善によるより高いボンディング信頼性
によって、押し出し成形された枠によって素子を成形枠
から取り外す際に必要なパッケージ耐久性が実現される
ことによって、枠がＩＬＢの後で押し出し成形されるた
めにより高度なパッケージ耐久性が追加される事によっ
て；一つのレベルの内部接続（ワイヤボンディング）を
排除したことによって改善される熱伝導によって；また
ＴＡＢ導線を矩形にすることによって改善された周波数
性能によって前記の改善がなされる。
【０００９】本発明により得られる技術的特徴およびそ
の目的は、本発明の出願された実施例の記述を添付図と
ともに考慮することにより明かとなろう、また新規な特
徴は添付の特許請求の範囲に記載されている。
の目的は、本発明の出願された実施例の記述を添付図と
ともに考慮することにより明かとなろう、また新規な特
徴は添付の特許請求の範囲に記載されている。
【００１０】
【実施例】素子は“条片”処理に対する以下の方法を使
用して製造されている。図１はプラスチック枠内に装着
された半導体素子アセンブリ１０を示し、素子をプラス
チック枠から取り外す前に検査し、焼き入れ出来るよう
に繋バーが取り外されている。半導体チップ１２はその
両端から伸びるリード線１５を有する。リード線１５は
プラスチック枠１１を通して延長されており、１６の部
分で枠１１の端１４に対して折り曲げられている。チッ
プ１２の上面は紫外線透過材１８で被覆されており、こ
れは半導体チップ１２の上側面も被覆している。
用して製造されている。図１はプラスチック枠内に装着
された半導体素子アセンブリ１０を示し、素子をプラス
チック枠から取り外す前に検査し、焼き入れ出来るよう
に繋バーが取り外されている。半導体チップ１２はその
両端から伸びるリード線１５を有する。リード線１５は
プラスチック枠１１を通して延長されており、１６の部
分で枠１１の端１４に対して折り曲げられている。チッ
プ１２の上面は紫外線透過材１８で被覆されており、こ
れは半導体チップ１２の上側面も被覆している。
【００１１】素子１０を製造する基本工程は以下の通り
である。半導体チップ１２が複数の集積回路素子を有す
るウェハーから切り出される。半導体チップ１２はリー
ド線１５の近くに置かれ、チップはリード線１５に内部
線接着（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ）
される。この時点で素子は“テープ上チップ”として巻
枠に格納されているか、または素子は素子の条片、例え
ば十個の素子の条片として分けられている。次に素子は
押し出し成形空洞内に設置されて、押し出し成形枠１１
を作り出す。次に素子の上面（チップ１２およびリード
線１５の一部）が紫外線透過材１８で内封される。ゲル
および押し出し成形枠が熱処理されて安定な形状を作る
。
である。半導体チップ１２が複数の集積回路素子を有す
るウェハーから切り出される。半導体チップ１２はリー
ド線１５の近くに置かれ、チップはリード線１５に内部
線接着（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ）
される。この時点で素子は“テープ上チップ”として巻
枠に格納されているか、または素子は素子の条片、例え
ば十個の素子の条片として分けられている。次に素子は
押し出し成形空洞内に設置されて、押し出し成形枠１１
を作り出す。次に素子の上面（チップ１２およびリード
線１５の一部）が紫外線透過材１８で内封される。ゲル
および押し出し成形枠が熱処理されて安定な形状を作る
。
【００１２】繋バー２６，２８（図３参照）が次に取り
除かれ、十個の素子から構成された条片が図１に示す様
に一つの単位に分離される。それから各々の素子は事前
検査され焼き入れされる。
除かれ、十個の素子から構成された条片が図１に示す様
に一つの単位に分離される。それから各々の素子は事前
検査され焼き入れされる。
【００１３】図２は半導体素子１０の側面図であり、チ
ップ１２、リード線１５および上側面内封材１８を示し
ている。リード線は９０度の角度で曲げられており、リ
ード線１５をプリント回路基板、または基板上のハンダ
の中に挿入するようにも出来るしまたは、リード線１５
を“かもめの翼”形状として素子を費用面実装するよう
にもできる。
ップ１２、リード線１５および上側面内封材１８を示し
ている。リード線は９０度の角度で曲げられており、リ
ード線１５をプリント回路基板、または基板上のハンダ
の中に挿入するようにも出来るしまたは、リード線１５
を“かもめの翼”形状として素子を費用面実装するよう
にもできる。
【００１４】図３はリード線枠テープ２０の上に装着さ
れた二つの素子を示す。半導体チップ２１はリード線２
７に対して狭められた端２５で固定されている。リード
線端２５の幅は狭められていて、素子に必要な全てのリ
ード線を接続できるようになっている。リード線端２５
はリード線２７の直線部分から角度を付けて曲げられて
おり、リード線端をチップ２１の必要な接点領域に配置
できるようになっている。繋バー２８はリード線２７を
互いに繋ぎ合わせチップ２１をリード線２７に装着する
際と枠２２の押し出し成形中の支持体を構成している。 各々の素子は紫外線透過被膜をチップ２１の全面とリー
ド線端２５の一部の上に有している。このゲルはまた押
し出し成形の前または後にも供給される。
れた二つの素子を示す。半導体チップ２１はリード線２
７に対して狭められた端２５で固定されている。リード
線端２５の幅は狭められていて、素子に必要な全てのリ
ード線を接続できるようになっている。リード線端２５
はリード線２７の直線部分から角度を付けて曲げられて
おり、リード線端をチップ２１の必要な接点領域に配置
できるようになっている。繋バー２８はリード線２７を
互いに繋ぎ合わせチップ２１をリード線２７に装着する
際と枠２２の押し出し成形中の支持体を構成している。 各々の素子は紫外線透過被膜をチップ２１の全面とリー
ド線端２５の一部の上に有している。このゲルはまた押
し出し成形の前または後にも供給される。
【００１５】リード線２７の端は枠２２から少しはなれ
た場所（２６に於いて）取り除かれ、図１に示すように
枠２２に対して曲げられる。
た場所（２６に於いて）取り除かれ、図１に示すように
枠２２に対して曲げられる。
【００１６】図４は単一の素子を示し、これはリード線
枠条片から取り外され、繋バーを取り除かれたものであ
る。半導体チップ２１はリード線端２５によってリード
線２７に固定される。リード線端２５は半導体チップ上
の接点パッドに、例えばギャングボンディングによって
接着される。プラスチック枠２２は、このプラスチック
枠２２の両側に延びるリード線２７と共に半導体を囲っ
ている。リード線端２６はプラスチック枠に対して曲げ
られて接点を形成しており、これを使用して半導体素子
はプラスチック枠２２から取り外される前に検査出来る
。
枠条片から取り外され、繋バーを取り除かれたものであ
る。半導体チップ２１はリード線端２５によってリード
線２７に固定される。リード線端２５は半導体チップ上
の接点パッドに、例えばギャングボンディングによって
接着される。プラスチック枠２２は、このプラスチック
枠２２の両側に延びるリード線２７と共に半導体を囲っ
ている。リード線端２６はプラスチック枠に対して曲げ
られて接点を形成しており、これを使用して半導体素子
はプラスチック枠２２から取り外される前に検査出来る
。
【００１７】バンプチップが図５、図６および図７に示
されている。図５は厚いキャップ接着剤を備えた接点を
示す。シリコンチップ３０はそのチップの接点領域に、
アルミニウム接点３１を有している。保護酸化膜３２が
シリコンチップ３０の表面と、アルミニウム接点３１の
一部の上に置かれている。絶縁材３３の層、例えばポリ
イミドが保護酸化膜３２を覆っている。バリア金属３４
、例えばＴｉＷがアルミニウム接点の上と、保護酸化膜
３２内の開口部を覆っている。バンプ接点３５、おそら
くは金製、銅製、または銅／ハンダ製がバリア金属３４
の上に形成されている。次にリード線枠からのバンプリ
ード線３６がバンプ接点３５に接着される。
されている。図５は厚いキャップ接着剤を備えた接点を
示す。シリコンチップ３０はそのチップの接点領域に、
アルミニウム接点３１を有している。保護酸化膜３２が
シリコンチップ３０の表面と、アルミニウム接点３１の
一部の上に置かれている。絶縁材３３の層、例えばポリ
イミドが保護酸化膜３２を覆っている。バリア金属３４
、例えばＴｉＷがアルミニウム接点の上と、保護酸化膜
３２内の開口部を覆っている。バンプ接点３５、おそら
くは金製、銅製、または銅／ハンダ製がバリア金属３４
の上に形成されている。次にリード線枠からのバンプリ
ード線３６がバンプ接点３５に接着される。
【００１８】図６はバンプ接点の別の実施例を示す。シ
リコンチップ４０は、チップの接点領域上にアルミニウ
ム接点４１を有する。保護酸化膜４２がシリコンチップ
の表面と、アルミニウム接点４１の一部の上に置かれて
いる。絶縁材４３の層、例えばポリイミドが保護酸化膜
を覆っている。バリア金属４４、例えばＴｉＷがアルミ
ニウム接点の上と、保護酸化膜４２内の開口部を覆って
いる。バンプ接点４６、おそらくは金製、銅製、または
銅／ハンダ製がバリア金属の上に形成されている。次に
リード線枠からの平板リード線４５がバンプ接点４６に
接続される。
リコンチップ４０は、チップの接点領域上にアルミニウ
ム接点４１を有する。保護酸化膜４２がシリコンチップ
の表面と、アルミニウム接点４１の一部の上に置かれて
いる。絶縁材４３の層、例えばポリイミドが保護酸化膜
を覆っている。バリア金属４４、例えばＴｉＷがアルミ
ニウム接点の上と、保護酸化膜４２内の開口部を覆って
いる。バンプ接点４６、おそらくは金製、銅製、または
銅／ハンダ製がバリア金属の上に形成されている。次に
リード線枠からの平板リード線４５がバンプ接点４６に
接続される。
【００１９】図７は例えば金またはパラジウムの様な薄
い保護金属を具備した、または具備していない生のアル
ミニウムに対するボンディングを示す。シリコンチップ
５０は、チップの接点領域上にアルミニウム接点５１を
有する。保護酸化膜５２がシリコンチップの表面と、ア
ルミニウム接点５１の一部の上に置かれている。絶縁材
５３の層、例えばポリイミドが保護酸化膜を覆っている
。次にリード線枠からのリード線５５がバンプ接点５６
を具備する接点５１に接続される。この図ではバリア金
属および金または銅の保護金属は使用されていない。 また接点は銅リード線上にメッキされた金の様な保護金
属を用いてアルミニウム接点に対して作られている。
い保護金属を具備した、または具備していない生のアル
ミニウムに対するボンディングを示す。シリコンチップ
５０は、チップの接点領域上にアルミニウム接点５１を
有する。保護酸化膜５２がシリコンチップの表面と、ア
ルミニウム接点５１の一部の上に置かれている。絶縁材
５３の層、例えばポリイミドが保護酸化膜を覆っている
。次にリード線枠からのリード線５５がバンプ接点５６
を具備する接点５１に接続される。この図ではバリア金
属および金または銅の保護金属は使用されていない。 また接点は銅リード線上にメッキされた金の様な保護金
属を用いてアルミニウム接点に対して作られている。
【００２０】以上の説明に関して更に以下の項を開示す
る
る
【００２１】（１） 半導体チップの上面に集中して
接続されたリード線を有するテープリード線枠を含む、
消去可能なプログラム可能読みとり専用記憶装置のため
の、低価格パッケージであって：テープリード線枠に装
着された半導体チップと、半導体素子の上面にあって、
リード線枠上のバンプリード線と電気的に接続されたバ
ンプ接点と、ＥＰＲＯＭ半導体素子の上面を内封する紫
外線透過内封材と、それに押し出し成形枠から延びるリ
ード線の一部を含み、内封された半導体チップの上面か
ら少し離れて、取り囲む様に取り付けられた取り外し可
能な押し出し成形枠とで構成された前記パッケージ。
接続されたリード線を有するテープリード線枠を含む、
消去可能なプログラム可能読みとり専用記憶装置のため
の、低価格パッケージであって：テープリード線枠に装
着された半導体チップと、半導体素子の上面にあって、
リード線枠上のバンプリード線と電気的に接続されたバ
ンプ接点と、ＥＰＲＯＭ半導体素子の上面を内封する紫
外線透過内封材と、それに押し出し成形枠から延びるリ
ード線の一部を含み、内封された半導体チップの上面か
ら少し離れて、取り囲む様に取り付けられた取り外し可
能な押し出し成形枠とで構成された前記パッケージ。
【００２２】（２） 第１項記載の半導体素子パッケ
ージに於いて、半導体チップの上面に接続されているリ
ード線が紫外線透過材で被覆された半導体素子から扇状
に広がって、ふたつまたはそれより多くの方向に押し出
し成形された枠を通って延びている、前記パッケージ。
ージに於いて、半導体チップの上面に接続されているリ
ード線が紫外線透過材で被覆された半導体素子から扇状
に広がって、ふたつまたはそれより多くの方向に押し出
し成形された枠を通って延びている、前記パッケージ。
【００２３】（３） 第２項記載の半導体素子パッケ
ージに於いて、押し出し成形枠を通って延びるリード線
が押し出し成形枠に対して折り曲げられて、半導体素子
の検査接点を提供している前記パッケージ。
ージに於いて、押し出し成形枠を通って延びるリード線
が押し出し成形枠に対して折り曲げられて、半導体素子
の検査接点を提供している前記パッケージ。
【００２４】（４） 第２項記載の半導体素子パッケ
ージに於いて、押し出し成形枠を通って延びるリード線
が直線であって、素子の上下に接点を提供している前記
パッケージ。
ージに於いて、押し出し成形枠を通って延びるリード線
が直線であって、素子の上下に接点を提供している前記
パッケージ。
【００２５】（５） 第１項記載の半導体素子パッケ
ージに於いて、バンプ接点が金製の接合バンプ部を備え
たアルミニウム上にバリア金属を含む前記パッケージ。
ージに於いて、バンプ接点が金製の接合バンプ部を備え
たアルミニウム上にバリア金属を含む前記パッケージ。
【００２６】（６） 第１項記載の半導体素子パッケ
ージに於いて、バンプ接点が保護金属の被膜を具備した
銅製の接合バンプ部を備えたアルミニウム上に、ＴｉＷ
のバリア金属を含む前記パッケージ。
ージに於いて、バンプ接点が保護金属の被膜を具備した
銅製の接合バンプ部を備えたアルミニウム上に、ＴｉＷ
のバリア金属を含む前記パッケージ。
【００２７】（７） 第１項記載の半導体素子パッケ
ージに於いて、テープリード枠リード線がその上にバン
プ接点を有する前記パッケージ。
ージに於いて、テープリード枠リード線がその上にバン
プ接点を有する前記パッケージ。
【００２８】（８） 第７項記載の半導体素子パッケ
ージに於いて、リード線枠が金メッキされた幅の広い銅
製テープである前記パッケージ。
ージに於いて、リード線枠が金メッキされた幅の広い銅
製テープである前記パッケージ。
【００２９】（９） 第７項記載の半導体素子パッケ
ージに於いて、リード線枠がパラジウムメッキされた幅
の広い銅製テープである前記パッケージ。
ージに於いて、リード線枠がパラジウムメッキされた幅
の広い銅製テープである前記パッケージ。
【００３０】（１０） 第７項記載の半導体素子パッ
ケージに於いて、リード線枠が無垢の幅の広い銅製テー
プである前記パッケージ。
ケージに於いて、リード線枠が無垢の幅の広い銅製テー
プである前記パッケージ。
【００３１】（１１） 第１項記載の半導体素子パッ
ケージに於いて、リード線の間に繋バーがあって、繋バ
ーおよび枠を取り外す際に素子を整列させるための複数
の登録穴の組を含む前記パッケージ。
ケージに於いて、リード線の間に繋バーがあって、繋バ
ーおよび枠を取り外す際に素子を整列させるための複数
の登録穴の組を含む前記パッケージ。
【００３２】（１２） 半導体チップの上面に集中し
て接続されたリード線を有するテープリード線枠を含む
、消去可能なプログラム可能読みとり専用記憶装置のた
めの、低価格パッケージであって：テープリード線枠に
装着された半導体チップと、半導体素子の上面にあって
、リード線枠上のバンプリード線と電気的に接続された
非バンプ接点と、半導体素子の上面を内封する紫外線透
過内封材と、押し出し成形枠から延びるリード線の一部
と、内封された半導体チップの上面から少し離れて、取
り囲む様に取り付けられた取り外し可能な押し出し成形
枠とで構成された前記パッケージ。
て接続されたリード線を有するテープリード線枠を含む
、消去可能なプログラム可能読みとり専用記憶装置のた
めの、低価格パッケージであって：テープリード線枠に
装着された半導体チップと、半導体素子の上面にあって
、リード線枠上のバンプリード線と電気的に接続された
非バンプ接点と、半導体素子の上面を内封する紫外線透
過内封材と、押し出し成形枠から延びるリード線の一部
と、内封された半導体チップの上面から少し離れて、取
り囲む様に取り付けられた取り外し可能な押し出し成形
枠とで構成された前記パッケージ。
【００３３】（１３） 第１２項記載の半導体素子パ
ッケージに於いて、半導体チップの上面に接続されてい
るリード線が紫外線透過材で被覆された半導体素子から
扇状に広がって、ふたつまたはそれより多くの方向に押
し出し成形された枠を通って延びている、前記パッケー
ジ。
ッケージに於いて、半導体チップの上面に接続されてい
るリード線が紫外線透過材で被覆された半導体素子から
扇状に広がって、ふたつまたはそれより多くの方向に押
し出し成形された枠を通って延びている、前記パッケー
ジ。
【００３４】（１４） 第１３項記載の半導体素子パ
ッケージに於いて、押し出し成形枠を通って延びるリー
ド線が押し出し成形枠に対して折り曲げられて、半導体
素子の検査接点を提供している前記パッケージ。
ッケージに於いて、押し出し成形枠を通って延びるリー
ド線が押し出し成形枠に対して折り曲げられて、半導体
素子の検査接点を提供している前記パッケージ。
【００３５】（１５） 第１４項記載の半導体素子パ
ッケージに於いて、押し出し成形枠を通って延びるリー
ド線が直線であって、素子の上下に接点を提供している
前記パッケージ。
ッケージに於いて、押し出し成形枠を通って延びるリー
ド線が直線であって、素子の上下に接点を提供している
前記パッケージ。
【００３６】（１６） 第１２項記載の半導体素子パ
ッケージに於いて、ボンディングが無垢のアルミニウム
接合部に対してなされる前記パッケージ。
ッケージに於いて、ボンディングが無垢のアルミニウム
接合部に対してなされる前記パッケージ。
【００３７】（１７） 第１２項記載の半導体素子パ
ッケージに於いて、ボンディングが保護金属の薄い層を
備えたアルミニウム接合部に対してなされる前記パッケ
ージ。
ッケージに於いて、ボンディングが保護金属の薄い層を
備えたアルミニウム接合部に対してなされる前記パッケ
ージ。
【００３８】（１８） 第１２項記載の半導体素子パ
ッケージに於いて、テープリード枠リード線がその上に
バンプ接点を有する前記パッケージ。
ッケージに於いて、テープリード枠リード線がその上に
バンプ接点を有する前記パッケージ。
【００３９】（１９） 第１８項記載の半導体素子パ
ッケージに於いて、リード線枠が金メッキされた幅の広
い銅製テープである前記パッケージ。
ッケージに於いて、リード線枠が金メッキされた幅の広
い銅製テープである前記パッケージ。
【００４０】（２０） 第１８項記載の半導体素子パ
ッケージに於いて、リード線枠がパラジウムメッキされ
た幅の広い銅製テープである前記パッケージ。
ッケージに於いて、リード線枠がパラジウムメッキされ
た幅の広い銅製テープである前記パッケージ。
【００４１】（２１） 第１８項記載の半導体素子パ
ッケージに於いて、リード線枠が無垢の幅の広い銅製テ
ープである前記パッケージ。
ッケージに於いて、リード線枠が無垢の幅の広い銅製テ
ープである前記パッケージ。
【００４２】（２２） 第１２項記載の半導体素子パ
ッケージに於いて、リード線の間に繋バーがあって、繋
バーおよび枠を取り外す際に素子を整列させるための複
数の登録穴の組を含む前記パッケージ。
ッケージに於いて、リード線の間に繋バーがあって、繋
バーおよび枠を取り外す際に素子を整列させるための複
数の登録穴の組を含む前記パッケージ。
【００４３】（２３） 第１２項記載の半導体素子パ
ッケージに於いて、半導体チップおよび上面内封部が少
なくとも１ミリメートル以下の厚さである前記パッケー
ジ。
ッケージに於いて、半導体チップおよび上面内封部が少
なくとも１ミリメートル以下の厚さである前記パッケー
ジ。
【００４４】（２４） 第１８項記載の半導体素子パ
ッケージに於いて、リード線枠が平板な無垢の銅製テー
プである前記パッケージ。
ッケージに於いて、リード線枠が平板な無垢の銅製テー
プである前記パッケージ。
【００４５】（２５） 半導体チップの上面に集中し
て接続されたリード線を有するテープリード線枠を含む
、消去可能なプログラム可能読みとり専用記憶装置のた
めの、低価格パッケージ製造方法であって：テープリー
ド線枠上のリード線にバンプ接点を通して内部リード線
ボンディングを行い；半導体チップを装着されたテープ
を複数のチップを有する条片に切断し；装着されたチッ
プの上面を紫外線透過材の薄い層で覆い；内封されたチ
ップの周りに枠を押し出し成形し；繋バーを切取り；リ
ード線を磨き；押し出し成形された枠を条片から分離し
；検査接点を形成し；素子を検査し；そして素子を装着
する前に半導体素子を押し出し成形枠から切りとる、と
いう手順を含む前記方法。
て接続されたリード線を有するテープリード線枠を含む
、消去可能なプログラム可能読みとり専用記憶装置のた
めの、低価格パッケージ製造方法であって：テープリー
ド線枠上のリード線にバンプ接点を通して内部リード線
ボンディングを行い；半導体チップを装着されたテープ
を複数のチップを有する条片に切断し；装着されたチッ
プの上面を紫外線透過材の薄い層で覆い；内封されたチ
ップの周りに枠を押し出し成形し；繋バーを切取り；リ
ード線を磨き；押し出し成形された枠を条片から分離し
；検査接点を形成し；素子を検査し；そして素子を装着
する前に半導体素子を押し出し成形枠から切りとる、と
いう手順を含む前記方法。
【００４６】（２６） 第２５項記載の方法に於いて
、装着用にリード線の端をかもめの翼状に形成する手順
を含む前記方法。
、装着用にリード線の端をかもめの翼状に形成する手順
を含む前記方法。
【００４７】（２７） バンプ接点を使用しテープに
装着された半導体チップ１２を含む半導体素子およびパ
ッケージ１０であって、チップの上面が紫外線透過材１
８の薄い層で覆われ、プラスチック製の取り外し可能枠
１１が素子を取り囲み、これが素子検査後で素子をプリ
ント基板に装着する前に取り外される前記パッケージ。
装着された半導体チップ１２を含む半導体素子およびパ
ッケージ１０であって、チップの上面が紫外線透過材１
８の薄い層で覆われ、プラスチック製の取り外し可能枠
１１が素子を取り囲み、これが素子検査後で素子をプリ
ント基板に装着する前に取り外される前記パッケージ。
【図１】本発明の実施例を示す図。
【図２】押し出し成形枠から取り外された素子の側面図
。
。
【図３】本発明の例でＴＡＢテープに装着された二つの
素子を示す図。
素子を示す図。
【図４】導線枠テープから取り外した後の素子の上面図
。
。
【図５】いくつかの接点構成を示す図。
【図６】いくつかの接点構成を示す図。
【図７】いくつかの接点構成を示す図。
１０ 半導体素子パッケージ
１１ プラスチック枠
１２ 半導体チップ
１５ リード線
１８ 紫外線透過材
２０ リード線枠テープ
２１ 半導体チップ
２２ 枠
２５ リード線端
２７ リード線
２８ 繋バー
３０，４０，５０ シリコンチップ
３１，４１，５１ アルミニウム接点３２，４２，５
２ 保護酸化膜 ３３，４３，５３ 絶縁材 ３４，４４ バリア金属 ３５，４６，５６ バンプ接点 ３６ バンプリード線 ４５ 平板リード線 ５５ リード線
２ 保護酸化膜 ３３，４３，５３ 絶縁材 ３４，４４ バリア金属 ３５，４６，５６ バンプ接点 ３６ バンプリード線 ４５ 平板リード線 ５５ リード線
Claims (2)
- 【請求項１】 半導体チップの上面に集中して接続さ
れたリード線を有するテープリード線枠を含む、消去可
能なプログラム可能読みとり専用記憶装置のための、低
価格パッケージであって：テープリード線枠に装着され
た半導体チップと、半導体素子の上面にあって、リード
線枠上のバンプリード線と電気的に接続されたバンプ接
点と、ＥＰＲＯＭ半導体素子の上面を内封する紫外線透
過内封材と、それに押し出し成形枠から延びるリード線
の一部を含み、内封された半導体チップの上面から少し
離れて、取り囲む様に取り付けられた取り外し可能な押
し出し成形枠とで構成された前記パッケージ。 - 【請求項２】 半導体チップの上面に集中して接続さ
れたリード線を有するテープリード線枠を含む、消去可
能なプログラム可能読みとり専用記憶装置のための、低
価格パッケージ製造方法であって：テープリード線枠上
のリード線にバンプ接点を通して内部リード線ボンディ
ングを行い；半導体チップを装着されたテープを複数の
チップを有する条片に切断し；装着されたチップの上面
を紫外線透過材の薄い層で覆い；内封されたチップの周
りに枠を押し出し成形し；繋バーを切取り；リード線を
磨き；押し出し成形された枠を条片から分離し；検査接
点を形成し；素子を検査し；そして素子を装着する前に
半導体素子を押し出し成形枠から切りとる、という手順
を含む前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US576310 | 1990-08-31 | ||
| US07/576,310 US5136367A (en) | 1990-08-31 | 1990-08-31 | Low cost erasable programmable read only memory package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04234152A true JPH04234152A (ja) | 1992-08-21 |
| JP3151241B2 JP3151241B2 (ja) | 2001-04-03 |
Family
ID=24303888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22021691A Expired - Fee Related JP3151241B2 (ja) | 1990-08-31 | 1991-08-30 | 低価格消去可能なプログラム可能読みとり専用記憶装置ならびに製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5136367A (ja) |
| JP (1) | JP3151241B2 (ja) |
| KR (1) | KR920005309A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917707A (en) | 1993-11-16 | 1999-06-29 | Formfactor, Inc. | Flexible contact structure with an electrically conductive shell |
| US5476211A (en) | 1993-11-16 | 1995-12-19 | Form Factor, Inc. | Method of manufacturing electrical contacts, using a sacrificial member |
| KR930006868A (ko) * | 1991-09-11 | 1993-04-22 | 문정환 | 반도체 패키지 |
| KR940008327B1 (ko) * | 1991-10-10 | 1994-09-12 | 삼성전자 주식회사 | 반도체 패키지 및 그 실장방법 |
| KR930011143A (ko) * | 1991-11-14 | 1993-06-23 | 김광호 | 반도체장치 및 그 제조방법 |
| US7200930B2 (en) * | 1994-11-15 | 2007-04-10 | Formfactor, Inc. | Probe for semiconductor devices |
| US7084656B1 (en) | 1993-11-16 | 2006-08-01 | Formfactor, Inc. | Probe for semiconductor devices |
| US7073254B2 (en) | 1993-11-16 | 2006-07-11 | Formfactor, Inc. | Method for mounting a plurality of spring contact elements |
| US5820014A (en) | 1993-11-16 | 1998-10-13 | Form Factor, Inc. | Solder preforms |
| GB2287355B (en) * | 1994-03-11 | 1997-07-23 | Sony Uk Ltd | Improvements in or relating to cathode ray tubes |
| US8033838B2 (en) | 1996-02-21 | 2011-10-11 | Formfactor, Inc. | Microelectronic contact structure |
| US5994152A (en) | 1996-02-21 | 1999-11-30 | Formfactor, Inc. | Fabricating interconnects and tips using sacrificial substrates |
| DE19722022C2 (de) * | 1997-05-27 | 2000-08-03 | Mci Computer Gmbh | Verfahren zum Herstellen von Halbleiter-Bauelementen |
| JP3828673B2 (ja) * | 1999-02-23 | 2006-10-04 | ローム株式会社 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3248385A1 (de) * | 1982-12-28 | 1984-06-28 | GAO Gesellschaft für Automation und Organisation mbH, 8000 München | Ausweiskarte mit integriertem schaltkreis |
| JPS6150353A (ja) * | 1984-08-20 | 1986-03-12 | Oki Electric Ind Co Ltd | Ｅｐｒｏｍ装置 |
| US4870476A (en) * | 1986-02-13 | 1989-09-26 | Vtc Incorporated | Integrated circuit packaging process and structure |
| US4899207A (en) * | 1986-08-27 | 1990-02-06 | Digital Equipment Corporation | Outer lead tape automated bonding |
| US4742023A (en) * | 1986-08-28 | 1988-05-03 | Fujitsu Limited | Method for producing a semiconductor device |
| US4967260A (en) * | 1988-05-04 | 1990-10-30 | International Electronic Research Corp. | Hermetic microminiature packages |
| US4878990A (en) * | 1988-05-23 | 1989-11-07 | General Dynamics Corp., Pomona Division | Electroformed and chemical milled bumped tape process |
| US4948645A (en) * | 1989-08-01 | 1990-08-14 | Rogers Corporation | Tape automated bonding and method of making the same |
-
1990
- 1990-08-31 US US07/576,310 patent/US5136367A/en not_active Expired - Lifetime
-
1991
- 1991-08-30 KR KR1019910015104A patent/KR920005309A/ko not_active Ceased
- 1991-08-30 JP JP22021691A patent/JP3151241B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR920005309A (ko) | 1992-03-28 |
| JP3151241B2 (ja) | 2001-04-03 |
| US5136367A (en) | 1992-08-04 |
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