JPH04234158A - トレンチ・キャパシタ及びその製造方法 - Google Patents

トレンチ・キャパシタ及びその製造方法

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JPH04234158A
JPH04234158A JP3238907A JP23890791A JPH04234158A JP H04234158 A JPH04234158 A JP H04234158A JP 3238907 A JP3238907 A JP 3238907A JP 23890791 A JP23890791 A JP 23890791A JP H04234158 A JPH04234158 A JP H04234158A
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trench
capacitor
substrate
layer
polysilicon
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Thekkemadathil V Rajeevakumar
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に集積回路装置及び
製造方法、特に高容量トレンチ・キャパシタ及びその製
造方法に関する。
【０００２】
【従来の技術】論文　”Ａ　Ｓｕｂｓｔｒａｔｅ−Ｐｌ
ａｔｅ　Ｔｒｅｎｃｈ−Ｃａｐａｃｉｔｏｒ（ＳＰＴ）
　Ｍｅｍｏｒｙ　Ｃｅｌｌ　ｆｏｒ　ＤｙｎａｍｉｃＲ
ＡＭ’ｓ”，　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏ
ｌｉｄ　Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　Ｖｏｌ．Ｓ
Ｃ−２１，　Ｎｏ．　５，　Ｏｃｔｏｂｅｒ１９８６，
　Ｎｉｃｋｙ　Ｃｈａｎ−Ｃｈｕｎ　Ｌｕ　ｅｔ　ａｌ
に、基板のプレートが接地されたトレンチ・キャパシタ
を用いる動的ランダム・アクセス・メモリ（ＤＲＡＭ）
セルが記述されている。 セル・アレイはプレーナ面からウェルを通り、高濃度に
ドーピングされた基板の中まで伸びるトレンチ・キャパ
シタを有するウェルの内側に配置される。トレンチ内に
沈着されたポリシリコンは転送装置のソース領域に結合
される。ポリシリコンは電荷記憶ノードとして作用する
が、トレンチを取巻くバルク・シリコンはキャパシタ・
プレートの電極として作用する。
【０００３】以下に説明する前記及びその他のトレンチ
・キャパシタ装置では、トレンチ・キャパシタの電荷蓄
積全容量は壁内のトレンチ領域の関数である。しかしな
がら、パッキング密度及びメモリ容量を増すために装置
の大きさが縮小されるにつれて、この領域も減少する。 その結果、現在のトレンチ・キャパシタ製造方法はメモ
リ・セルの大きさに、従って、特定の集積回路領域内で
実現できる最大メモリ容量にも下限を設ける。
【０００４】種々のトレンチ・キャパシタ技術に関連す
る米国特許は下記を含む。これらの特許は年代順に記述
する。
【０００５】米国特許第４５７７３９５号は素子分離領
域に第１の溝を作るように選択的にエッチングされる半
導体基板を開示している。第１の溝に薄い絶縁層が埋め
られる。更に半導体基板は選択的にエッチングされ、第
１の溝に埋められた薄い絶縁層はそれぞれのメモリ・キ
ャパシタ形成領域で第２の溝を作るようにエッチング・
マスクとして用いられる。
【０００６】米国特許第４７０４３６８号は第１のキャ
パシタ・プレートとして作用するシリコン材料の分離領
域、第２のキャパシタ・プレートとして作用する台地（
ｍｅｓａ）の縦の壁に設けられドーピングされたポリシ
リコン層、及び前記２つのプレートの間に挿入された薄
い誘電体層で作られたりキャパシタを開示している。
【０００７】米国特許第４７３４３８４号は半導体基板
に作られたトレンチ即ちくぼみを利用するキャパシタ素
子を有するメモリ・セル、及びＭＩＳＦＥＴを開示して
いる。キャパシタ素子の電極の１つは前記キャパシタ素
子を作るために前記くぼみの上端の側壁でＭＩＳＦＥＴ
に結合される。前記電極は半導体領域に自己整列で結合
され、ＭＩＳＦＥＴのソース又はドレーンとして作用す
る。
【０００８】米国特許第４７８４９６９号は半導体基板
のキャパシタ形成領域に溝を作り、前記溝の内面をカバ
ーするキャパシタ電極及び最初に接触する穴を設けるス
テップを開示している。相互接続電極層を絶縁する薄い
層はキャパシタ電極及び相互接続電極の表面に作られ、
前記キャパシタ電極と相互接続電極の間に位置する半導
体基板の表面の一部分に薄いゲート絶縁層を形成する。
【０００９】米国特許第４７８６９５４号は少なくとも
１つのメモリ・セルを囲むように半導体基板の１つの主
要面から形成された少なくとも１つのキャパシタ及びト
レンチを含むメモリ・セルを開示している。
【００１０】米国特許第４７９８７９４号は　ｐ−　基
板の上に作られたｐ＋　層（第１の導電層）内の穴の内
面に作られたキャパシタの薄い絶縁層を開示している。 キャパシタ電極として作用する導電層は前記絶縁層の上
に作られる。マスクのような導電層により、第２の導電
層を作るために　ｐ＋　層にＮ型がドーピングされる。 ＭＯＳトランジスタは第２の導電層の表面の部分に作ら
れる。
【００１１】米国特許第４８０１９８９号はトレンチ・
キャパシタを有する動的ランダム・アクセス・メモリを
開示している。トレンチの開口部に隣接する領域の外は
、トレンチの全ての内面に第１の導電層が作られる。 誘電体層は半導体基板のトレンチ及び表面に露出した第
１の導電層に作られ、もう１つの導電タイプの第２の導
電層は誘電体層を通るトレンチにうめられる。第１の導
電層、誘電体層及び第２の導電層は電荷蓄積キャパシタ
を構成する。
【００１２】米国特許第４８０３５３５号は半導体基板
、前記基板に作られたトレンチ、及び前記トレンチの内
面に作られ下部に開口部を有する絶縁層を含むトレンチ
・キャパシタを開示している。第１の導電層は前記下部
の開口部の位置で前記絶縁層の上に作られ、前記下部の
開口部で半導体基板に電気的に接続される。更に、前記
装置は前記トレンチをうめるように前記第１の導電層に
作られた誘電体層及び前記誘電体層に作られた第２の導
電層を含む。前記第１の導電層、誘電体層及び第２の導
電層は電荷蓄積キャパシタを構成する。ＭＩＳトランジ
スタは、前記第２の導電層が前記トランジスタのソース
又はドレーン領域に電気的に接続されるように半導体基
板内に作られる。
【００１３】米国特許第４８２９０１７号はトランジス
タ３０の基礎となるトレンチ・キャパシタを開示してい
る。キャパシタ・プレート５２は誘電体絶縁材５４で環
状に囲まれた心材である。もう１つの半導体キャパシタ
・プレート５６は前記誘電体絶縁材を囲む。前記心材プ
レート５２は外部を取巻くプレート５６（Ｐ型）と反対
のタイプの導電性（Ｎ型）である。
【００１４】米国特許第４９５８３１８号は電荷蓄積キ
ャパシタの２つの電極の間の表面領域を増すことにより
電荷蓄積容量の供給が増加すると言われる動的ＲＡＭを
開示している。第１の電極は電荷を蓄積するために面領
域を縦の側壁が追加して供給する厚い導電層から成る。 第２の電極は前記面の位相を部分的にプレーナ化するた
めに用いられる。
【００１５】論文　”ＣＭＯＳ　Ｐｒｏｃｅｓｓ　　Ｆ
ｏｒ　Ｔｉｔａｎｉｕｍ　Ｓａｌｉｃｉｄｅ　Ｂｒｉｄ
ｇｉｎｇ　　ｏｆ　ａ　Ｔｒｅｎｃｈ　ａｎｄＳｉｍｕ
ｌｔａｎｅｏｕｓｌｙ　　Ａｌｌｏｗｉｎｇ　　Ｆｏｒ
　　Ｔｒｕｅ　Ｇａｔｅ　　Ｉｓｏｌａｔｉｏｎ”，　
ＩＢＭ　　ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ　ｆ
ｒｏｍ　Ｖｏｌ．２９，　Ｎｏ．３，　Ａｕｇｕｓｔ　
１９８６はトレンチ（縦型キャパシタ）を橋絡し且つゲ
ート、ソース及びドレーンの間の真の分離も可能にする
ためにサリサイド（ｓａｌｉｃｉｄｅ）を用いるＣＭＯ
Ｓプロセス・シーケンスを開示している。
【００１６】論文　”Ｆｏｌｄｅｄ　Ｂｉｔｌｉｎｅ　
Ｃｏｎｆｉｇｒａｔｉｏｎ”，ＩＢＭ　Ｄｉｓｃｌｏｓ
ｕｒｅ　Ｂｕｌｌｅｔｉｎ　ｆｒｏｍ　Ｖｏｌ．３０，
　Ｎｏ．３，　Ａｕｇｕｓｔ　１９８７　は、基板３に
あるトレンチ・キャパシタ１及び２の各々がそれぞれの
ソース４に結合され、共通のドレーン接合部５及び共通
のビットライン６を共有するメモリ・セルを図１に開示
している。ワード・ライン７及び８はそれぞれのポリシ
リコン転送ゲートに結合される。前記ビット・ラインは
関連したセルの間の１つの層の相互接続ラインを用いて
作られる。
【００１７】論文　”Ｐｒｏｃｅｓｓ　Ｔｏ　Ｍａｋｅ
　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｄｙｎａｍｉｃ　Ｒａｎ
ｄｏｍ−Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　Ｃｅｌｌ”，Ｉ
ＢＭ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ　ｆｒ
ｏｍ　Ｖｏｌ．３０，　Ｎｏ．８，　Ｊａｎｕａｒｙ　
１９８８　は小さな動的ランダム・アクセス・メモリ　
（ＤＲＡＭ）　セルを作るために用いるトレンチ技術を
開示している。縦型トランジスタはトレンチの側壁に作
られるが、プレート・キャパシタは前記トランジスタの
下に作られる。
【００１８】論文”Ｎｅｗ　Ｐｒｏｃｅｓｓ　ａｎｄ　
Ｌａｙｏｕｔ　Ｅｎｈａｎｃｅｍｅｎｔ　ｏｆ　ｔｈｅ
　ＳＳＰＴ　Ｃｅｌｌ　Ｆｒｏｍ　ａｎ　ＯｐｅｎＢｉ
ｔｌｉｎｅ　ｔｏ　ａ　Ｆｏｌｄｅｄ　Ｂｉｔｌｉｎｅ
　Ｓｔｒｕｃｔｕｒｅ”，　ＩＢＭ　Ｄｉｓｃｌｏｓｕ
ｒｅ　Ｂｕｌｌｅｔｉｎ　ｆｒｏｍ　Ｖｏｌ．３２，　
Ｎｏ．３Ｂ，　Ａｕｇｕｓｔ　１９８９　は、効率的に
折返されたビットライン・セル構造でＳＳＰＴセルを配
列できるように改良されたプロセス及びレイアウトを開
示している。
【００１９】
【発明が解決しようとする課題】本発明の目的はプレー
ナ形アクセス装置及び縦型ペデスタル構造がトレンチ内
に配置されトレンチ・キャパシタの内面領域及び容量が
増加するメモリ・セル及びその製造方法を提供すること
である。
【００２０】
【課題を解決するための手段】高容量トレンチ・キャパ
シタ及び自己整列アクセス装置を、折返しビットライン
・タイプのメモリ・セルに設ける製造方法により、前記
及びその他の問題が解決され本発明の目的が達成される
。本発明は前記方法によって作られるトレンチ・キャパ
シタにも関連する。
【００２１】集積回路内にトレンチ・キャパシタを作る
方法に従って、（ａ）第１のタイプの電気的な伝導度を
有する半導体材料から成り主要面を持つ基板を設けるス
テップ、及び（ｂ）前記面から所定の深さまで前記基板
の中に伸びるトレンチを作るために前記基板の一部を除
去するステップが開示されている。更にステップ（ｃ）
は前記トレンチ内に縦型ペデスタル構造を作る。前記ペ
デスタル構造は前記トレンチの底面から前記所定の深さ
に達しない高さまで上方に伸びるように作られる。前記
ペデスタル構造は第１のタイプの電気的な伝導度を持つ
半導体材料から成り電気的且つ物理的に前記基板と接続
している。更にステップ（ｄ）は前記トレンチの露出し
た内面及び前記ペデスタル構造の露出した外面を電気的
な絶縁体から成る層でカバーし、ステップ（ｅ）は前記
トレンチの残りの容積に電気的な伝導材料を充填する。
【００２２】本発明に従って、前記トレンチの内面及び
ペデスタル構造の外面はキャパシタの第１のプレートを
形成し、前記電気的な絶縁体の層はキャパシタの誘電体
を形成し、そして前記電気的な絶縁体の層と接触する電
気的な伝導材料の面は前記キャパシタの第２のプレート
を形成する。
【００２３】プレーナ形アクセス装置は前記基板の上に
も作られ、前記アクセス装置のソース又はドレーンは、
電気的な伝導材料から成る自己整列面ストラップを通し
て前記第２のプレートに結合され、両者の間は電気的に
伝導可能になる。
【００２４】本発明は、下にあるトレンチ、特に、前記
トレンチ・キャパシタ電極をアクセス装置に結合する伝
導面ストラップに関して縦方向に配列されるワードライ
ンを製造する方法も開示する。これは、ワードライン及
びストラップが横方向に配列され、そのためにかなりの
量の装置面領域の追加を必要とする従来の技術の装置よ
りもすぐれている。更に、本発明は２つのステップで前
記ワードラインを製造する方法も開示する。第１のステ
ップは第１の厚さのワードラインを基板の面の上に作り
、第２のステップは完全なワードラインを作るように厚
さを追加する。厚さが追加されると同時に、前記縦方向
のワードラインが作られる。
【００２５】
【実施例】図１は複数のメモリ・セル（セル１、セル２
、等）の概要を示す。その各々はアクセス装置１及びト
レンチ・キャパシタ２から成る。トレンチ・キャパシタ
２の各々は関連したアクセス装置１のソース端子に結合
されるが、前記装置のドレーン端子は折返しビットライ
ン３に結合される。各アクセス装置のゲート端子は関連
したワードライン４（ワードライン１、ワードライン２
、等）に結合される。前記キャパシタの間を電気的に絶
縁するためにトレンチ・キャパシタ２の間に浅いトレン
チ分離（ＳＴＩ）領域が作られる。
【００２６】このタイプのメモリ・セルの動作は従来の
技術で知られているので、これ以上の説明は行わない。
【００２７】前記メモリ・セルを作る第１の方法を以下
に示す。前記方法はＰ型基板に関連して説明するが、そ
の処理方法はＮ型基板材料にもＣＭＯＳ周辺装置を有す
るアレイにも適用できる。所与の概略プロセス・パラメ
ータは最小印刷寸法０．３５ミクロンの処理のためのも
のであるが、前記方法は他の印刷寸法でも実行すること
ができる。
【００２８】図２は低い抵抗率のＰ基板１０を示す。基
板１０はおよそ　１０１９〜１０２０　　原子／ｃｍ３
　のドーパント濃度を持つ１００の単結晶　ｐ＋　Ｓｉ
から成る。ボロン（ほう素）は適切なドーパントの１つ
である。
【００２９】この実施例では、燐イオン注入により基板
１０の中に深さ１ミクロン以上にｎウェルが作られる。 ｎウェル領域は次に作られたペデスタルの上部を越える
深さまで伸びることもあり伸びないこともある。ｎウェ
ルは処理サイクルで後に作ることができるが、この時点
でそれを注入することにより、基板の面が分化されて装
置及び他の構造に入る前に、ほぼ均一の厚さのｎウェル
及び電気的な特性が得られる。
【００３０】次に、従来の方法で基板１０に浅いトレン
チ分離（ＳＴＩ）領域１２が作られる。ＳＴＩ形成のみ
がき止めとして用いられるＳｉ３Ｎ４（窒化珪素）　の
層が削られ、薄いＳｉＯ２（二酸化珪素）の層１４が形
成される。 より厚い窒化珪素の層１６を二酸化珪素の層１４に付着
させ、およそ　８００　ｎｍ　の二酸化珪素を窒化珪素
の層に付着させる。基板１０内に所望のトレンチ１８の
位置を決めるためにフォトマスキング・ステップが用い
られ、各トレンチ１８は最終的にはセル貯蔵キャパシタ
を包含する。トレンチ１８はＳＴＩ領域１２に自己整列
するので、前記トレンチのマスクの精度は重要ではない
。トレンチ・マスクを当てた後、反応形イオン・エッチ
ング（ＲＩＥ）を用いて二酸化珪素及び窒化珪素の層１
６をエッチングする。破線１８ａで示すように、およそ
　０．５ミクロンの深さまでトレンチ１８をエッチング
した後に、薄い窒化珪素の側壁スペーサ１１がトレンチ
１８の周りに形成される。これは、１０　ｎｍ　の厚さ
の窒化珪素を付着させ、次に１０　ｎｍの厚さの窒化珪
素の層を異方性にＲＩＥ処理することによって達成され
る。環即ち側壁スペーサ１１は、それ以上の処理ステッ
プによる劣化からＳＴＩ領域１２を保護するように作用
する。次に、トレンチ１８は基板１０の中に全体として
およそ　４．５マイクロメートルの深さまで更にエッチ
ングされ、二酸化珪素に対してＳＴＩ及び窒化珪素が分
離される。図２はトレンチ１８がエッチングされ且つ窒
化珪素の層１６の上の８００　ｎｍの二酸化珪素の層が
削られた後のメモリ・アレイの様相を断面図で示す。
【００３１】図３において、前記　４．５マイクロメー
トルの深さのトレンチ１８がエッチングされた後に、お
よそ　１００ナノメートルの厚さの二酸化珪素の層２０
が化学蒸着法（ＣＶＤ）により付着される。層２０は選
択的にＲＩＥ処理され、トレンチ１８の縦の側壁の周り
にライナー又はスペーサを形成する。前にトレンチ１８
をエッチングする際に用いた窒化珪素の層１６はエッチ
ング止めとして使用できる。次に各トレンチ１８はその
下部からおよそ４マイクロメートルの高さまで　ｐ＋　
ポリシリコン２２が部分的に充填される。　ｐ＋　ポリ
シリコンは　ｐ＋　基板１０のドーパント濃度にほぼ等
しいドーパント濃度を有する。　ｐ＋　ポリシリコンの
ドーパント濃度はおよそ１０１９〜１０２０ボロン・イ
オン／ｃｍ３　である。図３はトレンチ１８が部分的に
　ｐ＋　ポリシリコン２２が充填された後のメモリ・ア
レイの様相を示す断面図である。
【００３２】図４において、ＨＦ溶液を用いて二酸化珪
素のスペーサ即ち層２０が除去され、その結果、各トレ
ンチ１８内には　ｐ＋　ポリシリコン２２から成る縦型
ペデスタル構造が残される。各ペデスタルはおよそ４マ
イクロメートルの高さを有し、上面の寸法は、囲んでい
るトレンチの横の寸法よりもおよそ２００　ｎｍ　小さ
い。各ペデスタル構造はその下面に沿って電気的にも物
理的にも　ｐ＋　基板１０に結合される。即ち、各ペデ
スタルは関連したトレンチ１８の中まで伸びる　ｐ＋　
基板１０の延長であるとみなされる。その結果、各トレ
ンチ１８内の　ｐ＋　半導体材料の内面領域は、従来の
技術で開示されたトレンチ構造よりもかなり増加する。
【００３３】次に、およそ　６０〜１００オングストロ
ームの範囲の厚さを持つ薄い絶縁体層２４がトレンチ１
８の内部でポリシリコン２２のペデスタルの周りに作ら
れ、キャパシタ絶縁体を形成する。二酸化珪素から層２
４を作るために熱酸化プロセスが用いられる。単結晶の
基板１０に比較して僅かに高いポリシリコン２２の酸化
速度は、ポリシリコンのドーピング濃度を減らすことに
より補償することができる。ｐ＋　基板１０は　ｐ＋　
ポリシリコン２２　のペデスタルと一緒にトレンチ・キ
ャパシタ２のプレートを形成する。次に、２００　ナノ
メートルの厚さの　ｐ＋　ポリシリコン２６がトレンチ
１８内に付着され、対向するキャパシタ電極を形成する
。　ｐ＋　ポリシリコンは　ｐ＋　ポリシリコン２２の
ペデスタルが覆われるように付着される。もし前記アレ
イがｎウエルの中に置かれなければ、キャパシタ電極は
　ｎ＋　ポリシリコンで作ることができる。図４は　ｐ
＋　ポリシリコン２６の付着後のメモリ・アレイの様相
を示す断面図である。
【００３４】図５において、およそ１００　ｎｍの厚さ
を持つ二酸化珪素の環２８がトレンチの開口部の周りに
作られる。環２８は１００　ｎｍの二酸化珪素のＣＶＤ
付着により作られ、次に、エッチング止めとして前に当
てられた窒化珪素の層１６を用いて二酸化珪素の反応形
イオン・エッチングが行われる。次にトレンチは３００
　ｎｍの　ｐ＋　ポリシリコンが完全に充填される。窒
化珪素の層１６は取り除かれ、表面はプレーナ化される
。
【００３５】図６において、写真印刷プロセスによりポ
リサイド・ストラップ３２が形成され、濃くドーピング
された　ｐ＋　ポリシリコン、次いでポリサイドの層及
びもう１つの二酸化珪素の層（厚さ１００　ｎｍ）が付
着され、ストラップ・マスクを用いてパターン化される
。　ｐ＋　ソース領域３０は外方拡散により作られる。 ソース領域３０を作る際に、薄くドーピングされたドレ
ーン（ＬＤＤ）構造を用いることができる。次に、ポリ
サイド・ストラップ３２を完全に絶縁するために酸化物
スペーサ３６がストラップ３２の周りに作られる。
【００３６】図７において、次にゲート酸化物の層３８
が形成され、続いてゲート・ポリシリコン４０、１００
　ｎｍの二酸化珪素の層４２が形成され、ゲート・ポリ
シリコンがパターン化される。次に、イオン注入により
　ｐ＋　ドレーン領域４４が作られる。ゲート・ポリシ
リコン４０の酸化物スペーサ４６も作られる。このステ
ップに続いて、自己整列タングステン又は他の適切なビ
ットライン３の金属接触スタッド４８が作られる。
【００３７】製造プロセスの最後に、およそ２００　ｎ
ｍのＣＶＤ処理二酸化珪素の層５０が付着され、プレー
ナ化される。図８及び図９に示すように、ビットライン
接触穴が開けられ、続いて金属付着層５２（Ｍ１）が作
られパターン化される。
【００３８】Ｍ１によって作られるビットライン３接触
部分はゲート・ポリシリコン４０に自己整列する。周辺
装置は、ポリサイド・ストラップのスペーサが形成され
た後に、アクセス装置１と一緒に製造することができる
。
【００３９】完成したメモリ・セルの概要平面図及び垂
直断面図はそれぞれ図８及び図９に示す。本発明に従っ
て、トレンチ・キャパシタ２は、部分的に、僅かに　４
．５マイクロメートルの深さのトレンチ１８により形成
される。柱状のポリシリコン２２及び基板１０によりセ
ルのプレートが作られる。外部ポリシリコン２６は対向
するキャパシタ電極を形成し、ポリサイド・ストラップ
３２を介してアクセス・トランジスタ即ちアクセス装置
１のソースに接続される。アクセス装置１はポリサイド
・ストラップ３２に自己整列する。ストラップ３２の上
部の二酸化珪素の層５０即ち絶縁体は、通過するワード
ライン４（図示せず）からストラップ３２を絶縁する。 ビットライン３の接触部分即ち金属接触スタッド４８は
アクセス装置１のゲート・ポリシリコン４０に自己整列
する。前記セルは１レベルの金属（Ｍ１）しか用いない
が、第２のレベルの金属（Ｍ２）を用いてワードライン
４を規則的な間隔でストラップすることができる。前記
セルの領域は　０．５ミクロン２　であり、最小印刷寸
法は０．２５ミクロンである。
【００４０】開放及び折返しビットライン構造の容量値
及び他のセル・パラメータは手短かに述べれば下記のよ
うになる。トレンチ１８の深さを増すことにより、より
大きい蓄積容量を得ることができる。
【００４１】０．３５ミクロンの折返しビットライン構
造及び７０オングストロームの厚さの酸化物の場合、０
．９８ミクロン２　の領域内に５０．０　ｆＦ　の容量
が得られる。０．２５ミクロンの折返しビットライン構
造及び５０オングストロームの厚さの酸化物の場合、０
．５０ミクロン２　の領域内に５５．２　ｆＦ　の容量
が得られる。
【００４２】図１０〜図１９において、本発明の実施例
を更に詳しく開示する。開示されたプロセス・シーケン
スは、ＣＭＯＳ周辺装置によりＮアレイ又はＰアレイの
どちらにも変更できる。処理はＰアレイを仮定して説明
する。所与の概略プロセス・パラメータは最小０．３５
ミクロンの印刷寸法による処理に対するものである。
【００４３】図１０において、低抵抗率のＰ基板６０が
設けられる。基板１０はおよそ１０１９〜１０２０原子
／立方センチメートルのドーパント濃度を持つ　１００
の単結晶　ｐ＋　Ｓｉから成る。ホウ素は適切なドーパ
ントの１つである。 前の実施例の場合のように、この段階の処理でｎウェル
を注入できる。そして、薄い二酸化珪素の層６２を基板
６０の上に形成し、続いて厚さ１５０　ｎｍの窒化珪素
の層６４を全体に付着させ、更におよそ１０００　ｎｍ
　の二酸化珪素を付着させる。トレンチ開口部を決める
のに適したマスクを付着させた後、ＲＩＥ処理により、
二酸化珪素及び窒化珪素の層６２及び６４をエッチング
する。二酸化珪素に対する選択度により、０．３０ミク
ロンの深さを有するトレンチ６６（破線６６ａで示す）
は基板６０にエッチングされる。次に、１０　ｎｍ　の
厚さの窒化珪素の層をそのウェーハの上に付着させ且つ
選択的にＲＩＥ処理し、０．３０ミクロンの深さで前記
トレンチの周りに薄い側壁スペーサ６８を形成する。更
に、二酸化珪素に対する選択度により、トレンチ６６は
およそ６ミクロンの深さにエッチングされる。
【００４４】図１１において、およそ６ミクロンの深さ
のトレンチ６６がエッチングされた後、７０　ｎｍ　の
厚さの二酸化珪素の層がＣＶＤ処理により付着される。 前記層は選択的にＲＩＥ処理され、トレンチ６６の内面
の周りにスペーサ７０を形成する。スペーサ７０を形成
した後、更にトレンチ６６は深さをおよそ０．２〜０．
４ミクロン追加してエッチングされ、延長部分６６ｂを
作る。そしてトレンチ６６はその下部からおよそ　５．
５ミクロンの高さまで　ｐ＋　ポリシリコン７２が充填
される。これはトレンチ６６にポリシリコンを充填して
からプレーナ化し且つくぼみを設けることにより行われ
る。ｐ＋　ポリシリコンは　ｐ＋　基板６０にほぼ等し
いドーピング濃度を有する。　ｐ＋　ポリシリコン・ド
ーパント濃度はおよそ１０１９〜１０２０ホウ素イオン
／ｃｍ３　である。
【００４５】図１２において、二酸化珪素のスペーサ７
０は緩衝ＨＦ溶液を用いて除去される。薄い窒化珪素の
スペーサ６８は二酸化珪素の層６２が前記ＨＦ溶液によ
りエッチングされるのを阻止し、その結果、各トレンチ
６６内には　ｐ＋　ポリシリコン７２から成る縦型ペデ
スタル構造が残される。各ペデスタルはおよそ　５．５
ミクロンの高さを有し且つ上面の寸法は周りのトレンチ
の横寸法よりもおよそ１４０　ｎｍ小さい。各ペデスタ
ル構造はトレンチ延長部分６６ｂの追加により　ｐ＋　
基板６０に埋込まれ、従ってその底面に沿って　ｐ＋　
基板６０に電気的且つ物理的に結合される。図２〜図９
の実施例の場合のように、各ペデスタルは関連したトレ
ンチ６６の容積部分の中に伸びた　ｐ＋　基板６０の延
長部分であるとみなすことができる。その結果、各トレ
ンチ６６内の　ｐ＋　半導体材料の内面領域は、従来の
技術によるトレンチ構造よりもかなり増加する。
【００４６】次の製造ステップはトレンチ６６内で前記
ペデスタルの上に薄い絶縁体層７４を形成し、キャパシ
タ２の絶縁体を作る。絶縁体層７４は熱酸化プロセスに
より容易に作ることができる。前述のように、ポリシリ
コン７２の僅かに高い酸化速度はポリシリコン７２のド
ーピング濃度を基板６０よりも遅らせることにより補償
することができる。　ｐ＋　基板６０は、トレンチ６６
内のｐ＋　ポリシリコン７２と一緒に、トレンチ・キャ
パシタ２のプレートを形成する。次に、およそ４００　
ｎｍの非結晶　Ｐ＋　ポリシリコン７６が付着され、プ
レーナ化され、くぼみが付けられる。所望すれば、トレ
ンチ６６の上部の周りに、およそ５０　ｎｍ　の厚さを
持つ酸化物の環即ち絶縁体７８が前記くぼみが付けられ
たポリシリコン７６の上に付着される。トレンチ６６を
完全に充填するために、再び　ｐ＋　ポリシリコンが付
着されプレーナ化され、キャパシタ２の電極を形成する
。前述のように、もし前記アレイがｎウェルの中に配置
されなければ、前記キャパシタの電極は　ｎ＋　ポリシ
リコンで作ることができる。
【００４７】次に、図１３において、装置絶縁体７８、
例えばＳＴＩ又は局所酸化シリコン（ＬＯＣＯＳ）が形
成される。ＳＴＩ即ち絶縁体７８はトレンチ６６に自己
整列させ、絶縁体７８とトレンチ６６の間の整列公差に
よる密度の損失を避けるることが望ましい。次に、ゲー
ト酸化物の層８０が形成され、続いておよそ１５０　ｎ
ｍのゲート・ポリシリコン８２、およそ２００　ｎｍの
窒化珪素の層８４が付着され、そしてゲート・ポリシリ
コンがパターン化される。所望すれば、窒化珪素の層８
４の代りに酸化アルミニウムの層を用いることができる
。ポリシリコン・エッチング・マスクを用いて、トレン
チ６６の上のゲート・ポリシリコンが除去される。代り
に、装置が作られ、それがトレンチ６６全体にわたらな
い場合にだけポリシリコン・ラインが不連続に作られて
もよい。
【００４８】図１４において、イオン注入により　ｐ＋
　ソース／ドレーン領域８６が形成される。ゲート・ポ
リシリコン８２の窒化珪素のスペーサ８８も作られる。
【００４９】図１５において、およそ４００　ｎｍの　
ｐ＋　ポリシリコンが前面に付着され、プレーナ化され
る。ゲート・ポリシリコン８２の窒化物キャップ、即ち
窒化珪素の層８４はみがき止めとして用いることができ
る。プレーナ化された　ｐ＋　ポリシリコンは、ストラ
ップ・マスクを用いて、窒化物に対して選択的にポリシ
リコンをエッチングすることにより、くぼみが付けられ
且つパターン化され、ポリ窒化物のストラップ９０を形
成する。ちなみに、ストラップ９０は前記ワードライン
のポリシリコンと重なり合うことが望ましい。しかしな
がら、付着したポリサイドのストラップ９０の重なり合
うどの部分もプレーナ化及びくぼみを付ける間に除去さ
れる。従って、ストラップ９０はソース／ドレーン領域
８６に都合よく自己整列される。次に、およそ１２５　
ｎｍの二酸化珪素の層９２が付着された後プレーナ化さ
れ、続いておよそ１００　ｎｍの窒化珪素の層９３が全
面に付着される。
【００５０】図１６において、ダマシーン・ポリシリコ
ン又はタングステンのワードラインが下記のようにパタ
ーン化される。ダマシーン・レベルについては、ダマシ
ーン金属プロセスに用いるプロセスに類似のプロセスを
用いることができる。溝は酸化物内にパターン化され、
前に形成された断続的なポリシリコンのワードラインの
窒化珪素の層８４、並びに前記全面的に付着された窒化
珪素の層９３の部分がエッチングされる。断続的なポリ
シリコンのワードラインは前に参照された不連続のポリ
シリコン・ラインであり、図１４に示すように、トレン
チ６６の上には広がらない。このステップの次に、窒化
珪素が全面にわたって付着され且つ異方性のＲＩＥ処理
が行われ、前記エッチングされた溝の内部に窒化物のス
ペーサ９６を形成する。ダマシーン・プロセスで一般に
行われるように、タングステン及びポリシリコンが全面
に付着され且つプレーナ化が実行される。タングステン
及びポリシリコンはくぼみが付けられてワードライン９
４及び９４ａが形成するとともに、窒化珪素又は酸化ア
ルミニウムの層９８が付着されプレーナ化される。それ
によって、ワードライン９４及び９４ａが完全に作られ
る。
【００５１】図１７において、およそ３００　ｎｍの二
酸化珪素及び２００　ｎｍの窒化珪素が全面にわたって
付着される。 接触マスクが加えられ、接触穴が酸化物内に作られ、窒
化物に選択的に二酸化珪素をエッチングして窒化物で止
める。５０　ｎｍ　の窒化珪素を付着させてから前記窒
化物を異方性にＲＩＥ処理することにより窒化物のスペ
ーサ１００が形成される。更に、酸化物がエッチングさ
れ、窒化物で止める。前記エッチング中、タングステン
の上の窒化珪素又は酸化アルミニウムはタングステンを
保護する。タングステンのＣＶＤ処理により前記接触穴
の内部に金属スタッドが形成され、それによってビット
ライン３の接触部１０２が作られる。
【００５２】トレンチ６６の上に作られたワードライン
９４ａは各々がストラップ９０の１つの上に垂直に配置
される。ワードラインとストラップが水平に配置される
のでかなりの量の表面領域の追加を必要とする従来の技
術の装置に較べてこれはかなりの改善である。これらの
垂直に配置されたワードライン９４ａは、電気的な絶縁
体（９３、９６、９８）により、４つの面に取巻かれる
、即ちカプセルに包まれる。更に、本発明のこの実施例
は、図１５及び図１６に示すように、２つのステップに
よるワードライン９４の形成を開示する。第１のステッ
プでは、前記ワードラインを基板の面の上に第１の厚さ
（８２）に作り、第２のステップでは、厚さを追加して
ワードライン９４を作る。厚さを追加すると同時に、垂
直に配置されたワードライン９４ａが形成される。
【００５３】次に図１８及び図１９において、金属の層
１０４の付着及びビットライン３のパターン化が実行さ
れ、製作が終了する。図２〜図９の第１の実施例の場合
のように、アクセス装置１の形成と一緒に周辺装置を形
成することができる。
【００５４】セルの平面図及び概要垂直断面図を、更に
詳細に、図１８及び図１９にそれぞれ示す。本発明に従
って、トレンチ・キャパシタ２はトレンチ６６の内部に
設けられる。トレンチ６６は増大した表面領域を有する
ので、従来のトレンチ・キャパシタ装置よりも高い容量
が得られる。柱状のポリシリコン７２及び基板６０は合
わせてキャパシタ・セルのプレートを形成する。外側の
ポリシリコン７６はキャパシタの電極を形成し、ポリサ
イド面ストラップ９０を通してアクセス装置１のソース
／ドレーンに接続される。面ストラップ９０はアクセス
装置１に自己整列される。面ストラップ９０の上の二酸
化珪素の絶縁体９２はストラップ９０を通過ワードライ
ン４から分離する。窒化珪素の層即ち絶縁体９６はワー
ドライン４をビットライン接触部１０２並びに面ストラ
ップ９０から絶縁する。ビットライン接触部１０２はア
クセス・トランジスタ即ちアクセス装置１のポリシリコ
ン・ゲート即ちワードライン９４に自己整列される。装
置分離のためにＳＴＩが用いられ、トレンチ６６の上部
を酸化物の環が取巻く。メモリ・セルのこの実施例は２
つのレベルの金属を用いる。
【００５５】図１０〜図１９の製造方法を用いる、２５
６　ＭｂのＤＲＡＭのセルのレイアウトは折返しビット
ライン構造、０．５　ミクロン２のセル領域、及び最小
０．２５ミクロンの印刷寸法を有する。折返しビットラ
イン構造の　６４　ＭｂのＤＲＡＭのセルのレイアウト
は０．９８ミクロン２のセル領域を有し、０．３５ミク
ロンの基準を用いる。
【００５６】以上をまとめると、２つの製造方法が開示
される。両者はどちらもトレンチ・キャパシタ・セル及
び自己整列プレーナ形アクセス装置を有する高密度ＤＲ
ＡＭ装置の製造に適している。これらの方法は物理的及
び電気的に　ｐ＋　基板に接触する縦型　ｐ＋　ポリシ
リコン柱状構造をトレンチ内に設けることにより、前記
トレンチの内面領域、従って容量が増加する。前記方法
は、例えば、２５６　ＭｂのＤＲＡＭの集積回路の製造
に適する。
【００５７】
【発明の効果】本発明によれば、プレーナ形アクセス装
置及び縦型ペデスタル構造がトレンチ内に配置されトレ
ンチ・キャパシタの内面領域及び容量が増加するメモリ
・セル及びその製造方法が提供される。
【図面の簡単な説明】
【図１】本発明に従って構築された複数のメモリ・セル
を示す簡略概要図である。
【図２】本発明の第１の方法に従って作られた複数のメ
モリ・セルを示すスケールなしの断面図である。
【図３】本発明の第１の方法に従って作られた複数のメ
モリ・セルを示すスケールなしの断面図である。
【図４】本発明の第１の方法に従って作られた複数のメ
モリ・セルを示すスケールなしの断面図である。
【図５】本発明の第１の方法に従って作られた複数のメ
モリ・セルを示すスケールなしの断面図である。
【図６】本発明の第１の方法に従って作られた複数のメ
モリ・セルを示すスケールなしの断面図である。
【図７】本発明の第１の方法に従って作られた複数のメ
モリ・セルを示すスケールなしの断面図である。
【図８】図２乃至図７に示した方法に従って作られた複
数の完成したメモリ・セルのスケールなしの平面図であ
る。
【図９】図２乃至図７に示した方法に従って作られた複
数の完成したメモリ・セルのスケールなしの断面図であ
る。
【図１０】本発明の第２の方法に従って作られた複数の
メモリ・セルを示すスケールなしの断面図である。
【図１１】本発明の第２の方法に従って作られた複数の
メモリ・セルを示すスケールなしの断面図である。
【図１２】本発明の第２の方法に従って作られた複数の
メモリ・セルを示すスケールなしの断面図である。
【図１３】本発明の第２の方法に従って作られた複数の
メモリ・セルを示すスケールなしの断面図である。
【図１４】本発明の第２の方法に従って作られた複数の
メモリ・セルを示すスケールなしの断面図である。
【図１５】本発明の第２の方法に従って作られた複数の
メモリ・セルを示すスケールなしの断面図である。
【図１６】本発明の第２の方法に従って作られた複数の
メモリ・セルを示すスケールなしの断面図である。
【図１７】本発明の第２の方法に従って作られた複数の
メモリ・セルを示すスケールなしの断面図である。
【図１８】図１０乃至図１７に示した方法に従って作ら
れた複数の完成したメモリ・セルのスケールなしの平面
図である。
【図１９】図１０乃至図１７に示した方法に従って作ら
れた複数の完成したメモリ・セルのスケールなしの断面
図である。
【符号の説明】
１　　　　アクセス装置 ２　　　　トレンチ・キャパシタ ３　　　　ビットライン ４　　　　ワードライン １０　　基板 １１　　側壁スペーサ １２　　ＳＴＩ領域 １４　　二酸化珪素の層 １６　　窒化珪素の層 １８　　トレンチ ２０　　二酸化珪素の層 ２２　　ポリシリコン ２４　　絶縁体層 ２６　　ポリシリコン ２８　　二酸化珪素の環 ３０　　ソース領域 ３２　　ポリサイド・ストラップ ３６　　酸化物スペーサ ３８　　ゲート酸化物の層 ４０　　ゲート・ポリシリコン ４２　　二酸化珪素の層 ４４　　ドレーン領域 ４６　　酸化物スペーサ ４８　　金属接触スタッド ５０　　二酸化珪素の層 ５２　　金属付着層 ６０　　Ｐ基板 ６２　　二酸化珪素の層 ６４　　窒化珪素の層 ６６　　トレンチ ６８　　側壁スペーサ ７０　　スペーサ ７２　　ポリシリコン ７４　　絶縁体層 ７６　　ポリシリコン ７８　　酸化物の環 ８０　　ゲート酸化物の層 ８２　　ゲート・ポリシリコン ８４　　窒化珪素の層 ８６　　ソース／ドレーン領域 ８８　　窒化珪素のスペーサ ９０　　ストラップ ９２　　絶縁体 ９３　　絶縁体 ９４　　ワードライン ９６　　絶縁体 ９８　　絶縁体 １０２　　　ビットライン接触部

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】集積回路内に作られたトレンチ・キャパシ
    タであって、その面の内部にくぼみを有する基板、及び
    前記くぼみの内部に形成されたキャパシタ手段を含み、
    前記キャパシタ手段は前記くぼみの内面領域、及び前記
    くぼみの底面から上方に伸びる柱状構造の外面領域から
    成る表面領域を有する第１のプレート電極を含み、前記
    柱状構造は物理的及び電気的に前記基板に接触し、更に
    前記キャパシタ手段は前記柱状構造により占有されない
    くぼみの容積をほぼ充填する電気的な導電材料の領域か
    ら成る第２のプレート電極手段を含み、更に前記キャパ
    シタ手段は前記第１のプレート電極手段と前記第２のプ
    レート電極手段の間に挿入された薄い誘電体材料の層を
    含むトレンチ・キャパシタ。
  2. 【請求項２】前記基板は第１のタイプの電気的伝導性を
    持つ単結晶シリコンから成り且つ前記柱状構造も前記第
    １のタイプの電気的伝導性を持つ多結晶シリコンから成
    る請求項１のトレンチ・キャパシタ。
  3. 【請求項３】前記第１のタイプの電気的伝導性はＰ型で
    あり且つ前記単結晶シリコン及び多結晶シリコンの各々
    はおよそ１０１９原子／ｃｍ３　よりも大きい不純物ド
    ーピング濃度を有する請求項２のトレンチ・キャパシタ
    。
  4. 【請求項４】前記第２のプレート電極をプレーナ形アク
    セス装置の端子に電気的に結合させるために前記基板の
    面の上に配置された電気的に伝導するストラップを更に
    含む請求項１のトレンチ・キャパシタ。
  5. 【請求項５】前記ストラップは前記端子に対して自己整
    列する請求項４のトレンチ・キャパシタ。
  6. 【請求項６】前記くぼみはほぼ正方形又は長方形の上面
    領域及びおよそ６ミクロンの深さを有する請求項１のト
    レンチ・キャパシタ。
  7. 【請求項７】前記くぼみの上面領域はおよそ１ミクロン
    ｘおよそ１．２　ミクロンの面積及びおよそ４．５　ミ
    クロン乃至およそ６ミクロンの範囲内の深さを持つ請求
    項１のトレンチ・キャパシタ。
  8. 【請求項８】前記柱状構造の底面は前記くぼみの底面の
    上に配置される請求項１のトレンチ・キャパシタ。
  9. 【請求項９】前記柱状構造の底面は前記基板内に埋込ま
    れ、所与の深さだけ前記くぼみの底面よりも下に伸びる
    請求項１のトレンチ・キャパシタ。
  10. 【請求項１０】前記所与の深さはおよそ０．１　ミクロ
    ンからおよそ０．２５ミクロンの範囲内にある請求項９
    のトレンチ・キャパシタ。
  11. 【請求項１１】前記誘電体材料はおよそ６０オングスト
    ロームからおよそ１００　オングストロームまでの厚さ
    を有する請求項１のトレンチ・キャパシタ。
  12. 【請求項１２】前記基板は、前記くぼみを取巻く表面領
    域を含み、前記表面領域は第２のタイプの電気的な伝導
    性を有し、且つ前記基板の表面から前記ペデスタル構造
    の上部までの距離に等しいか又はそれよりも短い深さを
    有する請求項２のトレンチ・キャパシタ。
  13. 【請求項１３】前記基板の表面は、トレンチ・キャパシ
    タを隣接するトレンチ・キャパシタから電気的に絶縁す
    るために、そこに形成された浅いトレンチ分離の領域を
    有する請求項１のトレンチ・キャパシタ。
  14. 【請求項１４】前記くぼみは、その上部の周りに配置さ
    れ電気的に絶縁する環を含む請求項１のトレンチ・キャ
    パシタ。
  15. 【請求項１５】重なり合う電気的に伝導する領域から前
    記伝導するストラップを絶縁するために前記伝導するス
    トラップの上に重なる電気的な絶縁体から成る層を更に
    含む請求項４のトレンチ・キャパシタ。
  16. 【請求項１６】前記伝導するストラップの上に縦方向に
    配置され、前記伝導するストラップから電気的に絶縁さ
    れるワードライン導体を更に含む請求項４のトレンチ・
    キャパシタ。
  17. 【請求項１７】集積回路内にトレンチ・キャパシタを製
    造する方法であって、第１のタイプの電気的な伝導性を
    有する半導体材料から成る、主要面を有する基板を設け
    るステップ、前記主要面から所定の深さまで前記基板の
    中に広がるトレンチを作るために前記基板の一部分を除
    去するステップ、前記トレンチの底面から前記所定の深
    さよりも短い高さまで上方に伸び、前記第１のタイプの
    電気的な伝導性を有する半導体材料から成る縦型ペデス
    タル構造を前記トレンチ内に作るステップ、前記トレン
    チの露出した内面及び前記ペデスタル構造の露出した外
    面を、電気的な絶縁体から成る層で覆うステップ、及び
    前記トレンチの残りの容積に電気的に伝導する材料を充
    填し、それによって前記トレンチの内面及び前記ペデス
    タル構造の外面はキャパシタ手段の第１のプレートを形
    成し、前記電気的な絶縁体の層はキャパシタ手段の誘電
    体を形成し、そして前記電気的な絶縁体の層と接触する
    前記電気的に伝導する材料の表面は前記キャパシタ手段
    の第２のプレートを形成するステップを含むトレンチ・
    キャパシタ製造方法。
  18. 【請求項１８】更に、前記基板の表面の上にプレーナ形
    アクセス装置を作るステップ、及び前記電気的に伝導す
    る材料に前記プレーナ形アクセス装置の端子を電気的に
    結合するステップを含む請求項１７のトレンチ・キャパ
    シタ製造方法。
  19. 【請求項１９】前記電気的に結合するステップは、珪化
    物のストラップが前記端子に自己整列し且つ前記珪化物
    ストラップが前記トレンチに充填される導電材料の一部
    分にも重なり且つそれと結合して伝導するように、前記
    珪化物のストラップを付着させるステップを含む請求項
    １８のトレンチ・キャパシタ製造方法。
  20. 【請求項２０】更に前記珪化物ストラップの上に縦方向
    に配置されるようにワードライン導体を作るステップを
    含む請求項１９のトレンチ・キャパシタ製造方法。
  21. 【請求項２１】更に複数のワードラインを作るステップ
    を含み、第１の複数のワードラインは２つのステップに
    より前記基板の主要な表面の上に作られ、前記２つのス
    テップはワードラインを第１の厚さに形成する第１のス
    テップと前記第１の厚さを第２の厚さだけ増加して第３
    の厚さにする第２のステップとを含む請求項１９のトレ
    ンチ・キャパシタ製造方法。
  22. 【請求項２２】第２の複数のワードラインは各々が前記
    基板の主要な表面の上に縦方向に配置され且つ電気的な
    絶縁体に取巻かれるように形成される請求項２１のトレ
    ンチ・キャパシタ製造方法。
  23. 【請求項２３】前記第２の複数のワードラインは前記第
    １の厚さを前記第２の厚さだけ増加させる前記第２のス
    テップと同時に作られる請求項２２のトレンチ・キャパ
    シタ製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615813B2 (en) 2000-02-17 2009-11-10 Kabushiki Kaisha Toshiba Semiconductor device using fuse/anti-fuse system

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760452A (en) * 1991-08-22 1998-06-02 Nec Corporation Semiconductor memory and method of fabricating the same
US5618381A (en) * 1992-01-24 1997-04-08 Micron Technology, Inc. Multiple step method of chemical-mechanical polishing which minimizes dishing
US5422289A (en) * 1992-04-27 1995-06-06 National Semiconductor Corporation Method of manufacturing a fully planarized MOSFET and resulting structure
US5302551A (en) * 1992-05-11 1994-04-12 National Semiconductor Corporation Method for planarizing the surface of an integrated circuit over a metal interconnect layer
US5508541A (en) * 1992-09-22 1996-04-16 Kabushiki Kaisha Toshiba Random access memory device with trench-type one-transistor memory cell structure
TW241392B (ja) * 1993-04-22 1995-02-21 Ibm
US5389559A (en) * 1993-12-02 1995-02-14 International Business Machines Corporation Method of forming integrated interconnect for very high density DRAMs
US5627092A (en) * 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
US5936271A (en) * 1994-11-15 1999-08-10 Siemens Aktiengesellschaft Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers
US5545581A (en) * 1994-12-06 1996-08-13 International Business Machines Corporation Plug strap process utilizing selective nitride and oxide etches
DE19526952C2 (de) * 1995-07-24 1997-09-11 Siemens Ag Verfahren zur Herstellung einer DRAM-Zellenanordnung
US6191484B1 (en) 1995-07-28 2001-02-20 Stmicroelectronics, Inc. Method of forming planarized multilevel metallization in an integrated circuit
US5777847A (en) * 1995-09-27 1998-07-07 Nec Corporation Multichip module having a cover wtih support pillar
US5692281A (en) * 1995-10-19 1997-12-02 International Business Machines Corporation Method for making a dual trench capacitor structure
US5614431A (en) * 1995-12-20 1997-03-25 International Business Machines Corporation Method of making buried strap trench cell yielding an extended transistor
US5908310A (en) * 1995-12-27 1999-06-01 International Business Machines Corporation Method to form a buried implanted plate for DRAM trench storage capacitors
EP0821409A3 (en) * 1996-07-23 2004-09-08 International Business Machines Corporation Collar etch method for DRAM cell
TW427012B (en) * 1996-08-16 2001-03-21 United Microelectronics Corp The manufacturing method of double-combined capacitor DRAM cells
US5914510A (en) * 1996-12-13 1999-06-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US5998821A (en) * 1997-05-21 1999-12-07 Kabushiki Kaisha Toshiba Dynamic ram structure having a trench capacitor
US5909044A (en) * 1997-07-18 1999-06-01 International Business Machines Corporation Process for forming a high density semiconductor device
US6236079B1 (en) * 1997-12-02 2001-05-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device having a trench capacitor
US6185473B1 (en) * 1998-01-08 2001-02-06 Micron Technology, Inc. Optical pattern transfer tool
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
WO1999045167A1 (en) * 1998-03-06 1999-09-10 Asm America, Inc. Method of depositing silicon with high step coverage
DE19845058A1 (de) 1998-09-30 2000-04-13 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JP2000124305A (ja) * 1998-10-15 2000-04-28 Mitsubishi Electric Corp 半導体装置
JP3205306B2 (ja) * 1998-12-08 2001-09-04 松下電器産業株式会社 半導体装置およびその製造方法
US6440794B1 (en) * 1999-05-28 2002-08-27 International Business Machines Corporation Method for forming an array of DRAM cells by employing a self-aligned adjacent node isolation technique
DE19939589B4 (de) * 1999-08-20 2004-08-12 Infineon Technologies Ag Verfahren zur Herstellung eines Grabens mit vergrabener Platte
US6228706B1 (en) 1999-08-26 2001-05-08 International Business Machines Corporation Vertical DRAM cell with TFT over trench capacitor
DE19941148B4 (de) 1999-08-30 2006-08-10 Infineon Technologies Ag Speicher mit Grabenkondensator und Auswahltransistor und Verfahren zu seiner Herstellung
DE19941147A1 (de) 1999-08-30 2001-03-22 Infineon Technologies Ag Epitaxieschicht und Verfahren zu ihrer Herstellung
US6380575B1 (en) 1999-08-31 2002-04-30 International Business Machines Corporation DRAM trench cell
US6566177B1 (en) * 1999-10-25 2003-05-20 International Business Machines Corporation Silicon-on-insulator vertical array device trench capacitor DRAM
US6461918B1 (en) 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US6211008B1 (en) * 2000-03-17 2001-04-03 Chartered Semiconductor Manufacturing, Ltd. Method for forming high-density high-capacity capacitor
US6369419B1 (en) 2000-06-23 2002-04-09 International Business Machines Corporation Self-aligned near surface strap for high density trench DRAMS
US6503798B1 (en) 2000-06-30 2003-01-07 International Business Machines Corporation Low resistance strap for high density trench DRAMS
US6258659B1 (en) * 2000-11-29 2001-07-10 International Business Machines Corporation Embedded vertical DRAM cells and dual workfunction logic gates
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2003031686A (ja) * 2001-07-16 2003-01-31 Sony Corp 半導体記憶装置およびその製造方法
JP3795366B2 (ja) * 2001-10-03 2006-07-12 プロモス テクノロジーズ インコーポレイテッド 記憶素子及びその製造方法
US7061066B2 (en) * 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
KR100859701B1 (ko) 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US6613690B1 (en) 2002-07-17 2003-09-02 Taiwan Semiconductor Manufacturing Company Approach for forming a buried stack capacitor structure featuring reduced polysilicon stringers
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
KR100561005B1 (ko) * 2003-12-30 2006-03-16 동부아남반도체 주식회사 반도체 소자의 제조 방법
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
WO2007027169A2 (en) * 2005-08-30 2007-03-08 University Of South Florida Method of manufacturing silicon topological capacitors
US7265415B2 (en) 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
KR100689884B1 (ko) * 2005-02-15 2007-03-09 삼성전자주식회사 쇼트키 다이오드를 이용한 노이즈 제거를 위한 반도체 소자및 그 제조방법
DE112006000832B4 (de) 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) * 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
KR101169167B1 (ko) * 2010-10-25 2012-07-30 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
EP2668447B1 (en) * 2011-01-24 2018-09-12 Clearsign Combustion Corporation Apparatus and method for applying an electric field to a combustion volume
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
KR20120121722A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
US8592921B2 (en) 2011-12-07 2013-11-26 International Business Machines Corporation Deep trench embedded gate transistor
US9048106B2 (en) * 2012-12-13 2015-06-02 Diodes Incorporated Semiconductor diode assembly
US9553011B2 (en) 2012-12-28 2017-01-24 Texas Instruments Incorporated Deep trench isolation with tank contact grounding
US9837271B2 (en) 2014-07-18 2017-12-05 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US10460932B2 (en) 2017-03-31 2019-10-29 Asm Ip Holding B.V. Semiconductor device with amorphous silicon filled gaps and methods for forming

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167955A (ja) * 1984-09-11 1986-04-08 Fujitsu Ltd 半導体記憶装置とその製造方法
JPH0228968A (ja) * 1988-07-19 1990-01-31 Fujitsu Ltd 半導体記憶装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0665225B2 (ja) * 1984-01-13 1994-08-22 株式会社東芝 半導体記憶装置の製造方法
EP0164829B1 (en) * 1984-04-19 1988-09-28 Nippon Telegraph And Telephone Corporation Semiconductor memory device and method of manufacturing the same
KR900000170B1 (ko) * 1984-06-05 1990-01-23 가부시끼가이샤 도오시바 다이내믹형 메모리셀과 그 제조방법
JPS61258468A (ja) * 1985-05-13 1986-11-15 Hitachi Ltd 半導体記憶装置およびその製造方法
US4704368A (en) * 1985-10-30 1987-11-03 International Business Machines Corporation Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor
US4801989A (en) * 1986-02-20 1989-01-31 Fujitsu Limited Dynamic random access memory having trench capacitor with polysilicon lined lower electrode
EP0236089B1 (en) * 1986-03-03 1992-08-05 Fujitsu Limited Dynamic random access memory having trench capacitor
JPS62259464A (ja) * 1986-05-02 1987-11-11 Toshiba Corp 半導体記憶装置の製造方法
US4829017A (en) * 1986-09-25 1989-05-09 Texas Instruments Incorporated Method for lubricating a high capacity dram cell
JPS63258060A (ja) * 1987-04-15 1988-10-25 Nec Corp 半導体記憶装置
US4958318A (en) * 1988-07-08 1990-09-18 Eliyahou Harari Sidewall capacitor DRAM cell
US4978634A (en) * 1989-07-25 1990-12-18 Texas Instruments, Incorporated Method of making trench DRAM cell with stacked capacitor and buried lateral contact

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167955A (ja) * 1984-09-11 1986-04-08 Fujitsu Ltd 半導体記憶装置とその製造方法
JPH0228968A (ja) * 1988-07-19 1990-01-31 Fujitsu Ltd 半導体記憶装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615813B2 (en) 2000-02-17 2009-11-10 Kabushiki Kaisha Toshiba Semiconductor device using fuse/anti-fuse system

Also Published As

Publication number Publication date
US5065273A (en) 1991-11-12
JP2826218B2 (ja) 1998-11-18
EP0489257A1 (en) 1992-06-10

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