JPH04234209A - Ａｂ級ｃｍｏｓ増幅器 - Google Patents
Ａｂ級ｃｍｏｓ増幅器Info
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- JPH04234209A JPH04234209A JP3203612A JP20361291A JPH04234209A JP H04234209 A JPH04234209 A JP H04234209A JP 3203612 A JP3203612 A JP 3203612A JP 20361291 A JP20361291 A JP 20361291A JP H04234209 A JPH04234209 A JP H04234209A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
- H03F1/308—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers using MOSFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、増幅器、特に、低い静
止電流および改善された位相応答を有するＡＢ級ＣＭＯ
Ｓ増幅器に関する。
止電流および改善された位相応答を有するＡＢ級ＣＭＯ
Ｓ増幅器に関する。
【０００２】
【従来の技術】比較的高い出力電流を増減させることが
できる一方、出力段階および付随する駆動段階でパワー
を保存するように良く制御された低い静止電流を有する
増幅器が所望される。このような増幅器は特に電池駆動
の装置、例えば携帯電話で必要となる。ＡＢ級増幅器は
このような応用分野で一般的に使用されるが、このよう
な増幅器の出力段階における駆動回路は、複雑であって
、多大の電流を消費し、高周波設計に対する良好な位相
マージンを達成するときに問題を生じるという欠点を有
する傾向がある。さらに、電源または電池電圧のゆらぎ
や、チップ間の素子特性の変動にかかわらず正確に動作
する増幅器が所望される。
できる一方、出力段階および付随する駆動段階でパワー
を保存するように良く制御された低い静止電流を有する
増幅器が所望される。このような増幅器は特に電池駆動
の装置、例えば携帯電話で必要となる。ＡＢ級増幅器は
このような応用分野で一般的に使用されるが、このよう
な増幅器の出力段階における駆動回路は、複雑であって
、多大の電流を消費し、高周波設計に対する良好な位相
マージンを達成するときに問題を生じるという欠点を有
する傾向がある。さらに、電源または電池電圧のゆらぎ
や、チップ間の素子特性の変動にかかわらず正確に動作
する増幅器が所望される。
【０００３】ＡＢ級増幅器では、プッシュプル回路にお
いて同一の入力信号に接続された２個の出力デバイスを
駆動する必要がある。ＣＭＯＳ回路では、このような出
力デバイスは一般的に相補的電界効果トランジスタ（Ｆ
ＥＴ）である。入力信号は、各デバイスに対して相異な
る静止すなわちバイアス電圧を有する両方の出力デバイ
スに加えられるため、レベル・シフトを必要とする。従
来のＡＢ級増幅器の例は、１９８９年１月２４日付与の
米国特許第４，８００，３３９号に開示されている。こ
のような例の１つは、このようなレベル・シフトを実行
するために、参照電圧発生器、減算器、電圧−電流変換
器および電流−電圧変換器を含む。
いて同一の入力信号に接続された２個の出力デバイスを
駆動する必要がある。ＣＭＯＳ回路では、このような出
力デバイスは一般的に相補的電界効果トランジスタ（Ｆ
ＥＴ）である。入力信号は、各デバイスに対して相異な
る静止すなわちバイアス電圧を有する両方の出力デバイ
スに加えられるため、レベル・シフトを必要とする。従
来のＡＢ級増幅器の例は、１９８９年１月２４日付与の
米国特許第４，８００，３３９号に開示されている。こ
のような例の１つは、このようなレベル・シフトを実行
するために、参照電圧発生器、減算器、電圧−電流変換
器および電流−電圧変換器を含む。
【０００４】
【発明が解決しようとする課題】本発明の目的は、低い
静止電流、良好な位相応答、および、チップ間のＦＥＴ
特性の変動および電源または電池電圧のゆらぎに対する
高周波性能および非感受性を有する改善されたＡＢ級Ｃ
ＭＯＳ増幅器を実現することである。
静止電流、良好な位相応答、および、チップ間のＦＥＴ
特性の変動および電源または電池電圧のゆらぎに対する
高周波性能および非感受性を有する改善されたＡＢ級Ｃ
ＭＯＳ増幅器を実現することである。
【０００５】
【課題を解決するための手段】本発明のＡＢ級ＣＭＯＳ
増幅器は、直列に２個の相補的な共通ソース出力ＦＥＴ
を有する通常のプッシュプル段階を含む。入力信号は、
出力ＦＥＴのうちの１つのゲートに直接接続され、第２
の出力ＦＥＴのゲートにはレベル・シフト段階を通して
接続される。レベル・シフト段階は、ソースフォロアと
して動作する第１ＦＥＴ、電流制御ＦＥＴおよび負荷Ｆ
ＥＴを、すべて直列接続で含む。入力信号がソースフォ
ロアＦＥＴのゲートに接続され、参照電圧が電流制御Ｆ
ＥＴに接続され、負荷ＦＥＴの両端の電圧は第２出力Ｆ
ＥＴのゲートに加えられる。
増幅器は、直列に２個の相補的な共通ソース出力ＦＥＴ
を有する通常のプッシュプル段階を含む。入力信号は、
出力ＦＥＴのうちの１つのゲートに直接接続され、第２
の出力ＦＥＴのゲートにはレベル・シフト段階を通して
接続される。レベル・シフト段階は、ソースフォロアと
して動作する第１ＦＥＴ、電流制御ＦＥＴおよび負荷Ｆ
ＥＴを、すべて直列接続で含む。入力信号がソースフォ
ロアＦＥＴのゲートに接続され、参照電圧が電流制御Ｆ
ＥＴに接続され、負荷ＦＥＴの両端の電圧は第２出力Ｆ
ＥＴのゲートに加えられる。
【０００６】参照電圧の大きさはレベル・シフト段階の
静止電流の大きさを決定し、従って第２出力ＦＥＴの静
止電流を決定する。この回路配置によって、レベル・シ
フト段階のインピーダンス・レベルを比較的低くするこ
とが可能となり、従って、低い静止電流を保持しながら
位相マージンの問題が回避される。回路内のＦＥＴはペ
アをなして大きさが決定され、大きさの比は、電源のゆ
らぎおよびチップ間のＦＥＴ特性の変動にかかわらず回
路の利得および所望される静止電流間の関係が実現され
るように選択される。
静止電流の大きさを決定し、従って第２出力ＦＥＴの静
止電流を決定する。この回路配置によって、レベル・シ
フト段階のインピーダンス・レベルを比較的低くするこ
とが可能となり、従って、低い静止電流を保持しながら
位相マージンの問題が回避される。回路内のＦＥＴはペ
アをなして大きさが決定され、大きさの比は、電源のゆ
らぎおよびチップ間のＦＥＴ特性の変動にかかわらず回
路の利得および所望される静止電流間の関係が実現され
るように選択される。
【０００７】もう１つの実施例では、入力信号が参照電
圧を変化させて本質的に第２出力ＦＥＴへの駆動を倍増
するように、もう１つのＦＥＴが接続される。
圧を変化させて本質的に第２出力ＦＥＴへの駆動を倍増
するように、もう１つのＦＥＴが接続される。
【０００８】
【実施例】図１の従来の回路は、ほぼ、上記で参照され
た米国特許第４，８００，３３９号に開示されたもので
ある。図１を参照すると、Ｖｄｄを基準とする入力信号
は入力増幅器１１によってリード線１０に加えられ、電
界効果トランジスタ（ＦＥＴ）３および７のゲートに接
続される。増幅器１１の出力は、信号が存在しない場合
にリード線１０の静止電圧がＦＥＴのしきい値電圧（約
１．２５ボルト）よりもやや大きい電圧だけＶｄｄより
も小さくなって小さい静止電流がＦＥＴ７に流れるよう
に、バイアスされる。
た米国特許第４，８００，３３９号に開示されたもので
ある。図１を参照すると、Ｖｄｄを基準とする入力信号
は入力増幅器１１によってリード線１０に加えられ、電
界効果トランジスタ（ＦＥＴ）３および７のゲートに接
続される。増幅器１１の出力は、信号が存在しない場合
にリード線１０の静止電圧がＦＥＴのしきい値電圧（約
１．２５ボルト）よりもやや大きい電圧だけＶｄｄより
も小さくなって小さい静止電流がＦＥＴ７に流れるよう
に、バイアスされる。
【０００９】ダイオード接続ＦＥＴ１および２と電流源
１２は、ノード１３で（Ｖｄｄに関して）定電圧出力を
供給する電圧参照回路を形成する。この定電圧出力は、
ほぼ、ＦＥＴ１および２のしきい値電圧の和（約２．５
ボルト）である。ＦＥＴ３は、負荷としてのＦＥＴ４と
共通ソースの増幅器である。電源１２からの電流および
ＦＥＴの大きさは、ＦＥＴ３の電圧利得が−１であり、
ノード１４での静止電圧がリード線１０上と同一である
ように選択される。
１２は、ノード１３で（Ｖｄｄに関して）定電圧出力を
供給する電圧参照回路を形成する。この定電圧出力は、
ほぼ、ＦＥＴ１および２のしきい値電圧の和（約２．５
ボルト）である。ＦＥＴ３は、負荷としてのＦＥＴ４と
共通ソースの増幅器である。電源１２からの電流および
ＦＥＴの大きさは、ＦＥＴ３の電圧利得が−１であり、
ノード１４での静止電圧がリード線１０上と同一である
ように選択される。
【００１０】ＦＥＴ３および４からなる段階は、ノード
１４に生じる信号が参照電圧から減算された入力電圧で
あるため、減算器と呼ばれる。ＦＥＴ５はノード１４で
の電圧変動をリード線１５の電流変動に変換し、ＦＥＴ
６はこの電流変動を再びノード１６での電圧変動に変換
する。ＦＥＴ５および６の大きさは、−１の利得を取得
するように決定され、従ってノード１６での信号はリー
ド線１０の信号と振幅も位相も同一であるが、ノード１
６での静止電圧がおよそＦＥＴのしきい値の分だけＶｓ
ｓよりも大きくなるようにシフトされるため、ＦＥＴ８
に流れる静止電流はＦＥＴ７に流れるものとほぼ等しく
なる。
１４に生じる信号が参照電圧から減算された入力電圧で
あるため、減算器と呼ばれる。ＦＥＴ５はノード１４で
の電圧変動をリード線１５の電流変動に変換し、ＦＥＴ
６はこの電流変動を再びノード１６での電圧変動に変換
する。ＦＥＴ５および６の大きさは、−１の利得を取得
するように決定され、従ってノード１６での信号はリー
ド線１０の信号と振幅も位相も同一であるが、ノード１
６での静止電圧がおよそＦＥＴのしきい値の分だけＶｓ
ｓよりも大きくなるようにシフトされるため、ＦＥＴ８
に流れる静止電流はＦＥＴ７に流れるものとほぼ等しく
なる。
【００１１】ＦＥＴ７および８は通常のプッシュプル出
力段階として接続される。コンデンサおよび抵抗からな
る直列回路１７は、出力端子１８と入力増幅器１１の間
に負のフィードバックが導入された場合に増幅器の動作
を安定化させるための位相補償回路である。ＡＢ級動作
によれば、周知のように、リード線１０上の正方向の信
号によってＦＥＴ７はカットオフされＦＥＴ８は伝導し
、リード線１０上の負方向の信号によってＦＥＴ７は伝
導しＦＥＴ８はカットオフされる。
力段階として接続される。コンデンサおよび抵抗からな
る直列回路１７は、出力端子１８と入力増幅器１１の間
に負のフィードバックが導入された場合に増幅器の動作
を安定化させるための位相補償回路である。ＡＢ級動作
によれば、周知のように、リード線１０上の正方向の信
号によってＦＥＴ７はカットオフされＦＥＴ８は伝導し
、リード線１０上の負方向の信号によってＦＥＴ７は伝
導しＦＥＴ８はカットオフされる。
【００１２】次に、図２を参照すると、入力増幅器２０
は、Ｖｄｄを基準とした入力信号をリード線２１に加え
、これは出力ＦＥＴ５０のゲートに直接接続される。入
力増幅器２０は差動電圧増幅器または要求されるバイア
ス・レベルで必要な信号強度を供給可能な任意のソース
である。再び、増幅器２０の出力は、リード線２１の静
止電圧がほぼＦＥＴのしきい値電圧の分だけＶｄｄより
も小さくなって小さい静止電流がＦＥＴ５０に流れるよ
うに、バイアスされる。
は、Ｖｄｄを基準とした入力信号をリード線２１に加え
、これは出力ＦＥＴ５０のゲートに直接接続される。入
力増幅器２０は差動電圧増幅器または要求されるバイア
ス・レベルで必要な信号強度を供給可能な任意のソース
である。再び、増幅器２０の出力は、リード線２１の静
止電圧がほぼＦＥＴのしきい値電圧の分だけＶｄｄより
も小さくなって小さい静止電流がＦＥＴ５０に流れるよ
うに、バイアスされる。
【００１３】ダイオード接続ＦＥＴ３１、３２および３
３と電流源３４は、ノード３５に（Ｖｄｄに関して）定
電圧を供給する参照電圧発生器を形成する。以下に説明
されるようにさまざまなＦＥＴの相対的大きさを決定す
ることにより、ノード３５での参照電圧の大きさは、小
さい静止電流、例えば２５マイクロアンペアが、ＦＥＴ
４１、４２および４３からなるレベル・シフト段階に流
れるような電圧となる。
３と電流源３４は、ノード３５に（Ｖｄｄに関して）定
電圧を供給する参照電圧発生器を形成する。以下に説明
されるようにさまざまなＦＥＴの相対的大きさを決定す
ることにより、ノード３５での参照電圧の大きさは、小
さい静止電流、例えば２５マイクロアンペアが、ＦＥＴ
４１、４２および４３からなるレベル・シフト段階に流
れるような電圧となる。
【００１４】レベル・シフト段階では、ＦＥＴ４１はソ
ースフォロアとして接続される。ＦＥＴ４２は、ノード
３５での参照電圧の大きさに従ってレベル・シフト段階
における静止電流を制御する。負荷ＦＥＴ４３の両端の
電圧はノード４４でＦＥＴ５１のゲートに接続される。 信号が存在しない場合、ノード４４での電圧は、およそ
ＦＥＴのしきい値電圧の分だけＶｓｓよりも大きくなり
、ＦＥＴ５０に流れる静止電流がＦＥＴ５１にも流れる
。 ノード４４での信号はリード線２１の信号と同位相であ
り、ＦＥＴ４１、４２および４３の大きさは、この信号
の強度がほぼ等しくなるように決定される。
ースフォロアとして接続される。ＦＥＴ４２は、ノード
３５での参照電圧の大きさに従ってレベル・シフト段階
における静止電流を制御する。負荷ＦＥＴ４３の両端の
電圧はノード４４でＦＥＴ５１のゲートに接続される。 信号が存在しない場合、ノード４４での電圧は、およそ
ＦＥＴのしきい値電圧の分だけＶｓｓよりも大きくなり
、ＦＥＴ５０に流れる静止電流がＦＥＴ５１にも流れる
。 ノード４４での信号はリード線２１の信号と同位相であ
り、ＦＥＴ４１、４２および４３の大きさは、この信号
の強度がほぼ等しくなるように決定される。
【００１５】ＦＥＴ５０および５１もまた、通常のプッ
シュプル出力段階として接続される。直列回路５４は、
図１とともに説明された位相補償回路である。再びＡＢ
級動作によれば、リード線２１上の正方向の信号によっ
てＦＥＴ５０はカットオフされＦＥＴ５１は伝導し、リ
ード線２１上の負方向の信号によってＦＥＴ５０は伝導
しＦＥＴ５１はカットオフされる。
シュプル出力段階として接続される。直列回路５４は、
図１とともに説明された位相補償回路である。再びＡＢ
級動作によれば、リード線２１上の正方向の信号によっ
てＦＥＴ５０はカットオフされＦＥＴ５１は伝導し、リ
ード線２１上の負方向の信号によってＦＥＴ５０は伝導
しＦＥＴ５１はカットオフされる。
【００１６】図２の回路のさまざまなＦＥＴの大きさは
、同一の極性型のＦＥＴのペアの寸法を、ある比に従っ
て設定することによって決定される。このような大きさ
決定の目的で、ＦＥＴ３１はＦＥＴ５０とペアをなし、
ＦＥＴ３３はＦＥＴ４２と、ＦＥＴ３２はＦＥＴ４１と
、ＦＥＴ４３はＦＥＴ５１と、それぞれペアをなす。１
つの可能な比のセットは、ＦＥＴ３２はＦＥＴ４１と等
しい大きさ、ＦＥＴ３３はＦＥＴ４２と等しい大きさ、
ＦＥＴ５０はＦＥＴ３１のＮ倍の大きさ、ＦＥＴ５１は
ＦＥＴ４３のＮ倍の大きさとなるものである。
、同一の極性型のＦＥＴのペアの寸法を、ある比に従っ
て設定することによって決定される。このような大きさ
決定の目的で、ＦＥＴ３１はＦＥＴ５０とペアをなし、
ＦＥＴ３３はＦＥＴ４２と、ＦＥＴ３２はＦＥＴ４１と
、ＦＥＴ４３はＦＥＴ５１と、それぞれペアをなす。１
つの可能な比のセットは、ＦＥＴ３２はＦＥＴ４１と等
しい大きさ、ＦＥＴ３３はＦＥＴ４２と等しい大きさ、
ＦＥＴ５０はＦＥＴ３１のＮ倍の大きさ、ＦＥＴ５１は
ＦＥＴ４３のＮ倍の大きさとなるものである。
【００１７】ＦＥＴ３２とＦＥＴ４１、および、ＦＥＴ
３３とＦＥＴ４２のこのような比により、リード線４５
の静止電流はリード線３６の静止電流Ｉと本質的に等し
くなり、その大きさは電流源３４によって制御される。 ＦＥＴ５０とＦＥＴ３１、および、ＦＥＴ５１とＦＥＴ
４３の比Ｎにより、ＦＥＴ５０および５１の両方を通る
静止電流はＮ×Ｉにほぼ等しくなる。Ｎの一般的な値は
１０である。当業者に周知のように、上記のように大き
さの比によって設定された回路関係は、集積回路チップ
間のＦＥＴ特性の変動や、電源電圧のゆらぎには依存し
ない傾向がある。
３３とＦＥＴ４２のこのような比により、リード線４５
の静止電流はリード線３６の静止電流Ｉと本質的に等し
くなり、その大きさは電流源３４によって制御される。 ＦＥＴ５０とＦＥＴ３１、および、ＦＥＴ５１とＦＥＴ
４３の比Ｎにより、ＦＥＴ５０および５１の両方を通る
静止電流はＮ×Ｉにほぼ等しくなる。Ｎの一般的な値は
１０である。当業者に周知のように、上記のように大き
さの比によって設定された回路関係は、集積回路チップ
間のＦＥＴ特性の変動や、電源電圧のゆらぎには依存し
ない傾向がある。
【００１８】本発明に従って図２に示されたように配置
されたＡＢ級増幅回路のいくつかの性質は、図１の従来
の回路にも存在する。しかし、図２の回路はいくつかの
明らかな利点を有する。第１に、図１の回路は４個の分
岐を含むが、図２の回路は３個しか含まない。従って、
図２の回路は非常に低い静止電流を有することが可能で
ある。もう１つの重要であるがあまり明らかでない利点
は、これから説明する位相に関係する不安定性に関する
。
されたＡＢ級増幅回路のいくつかの性質は、図１の従来
の回路にも存在する。しかし、図２の回路はいくつかの
明らかな利点を有する。第１に、図１の回路は４個の分
岐を含むが、図２の回路は３個しか含まない。従って、
図２の回路は非常に低い静止電流を有することが可能で
ある。もう１つの重要であるがあまり明らかでない利点
は、これから説明する位相に関係する不安定性に関する
。
【００１９】バイアスの必要条件や効率目標のような設
計の考察によって、一般的に、図１の回路のノード１４
での最適信号強度と、図２の回路のリード線４５（およ
びノード４４）の最適信号強度は、およそ静止電圧±０
．５ボルトとなる。図１の回路では、このような電圧の
振動は、ＦＥＴ３および４を少なくとも０．５ボルトだ
けしきい値電圧よりも高くバイアスすることを必要とす
る。
計の考察によって、一般的に、図１の回路のノード１４
での最適信号強度と、図２の回路のリード線４５（およ
びノード４４）の最適信号強度は、およそ静止電圧±０
．５ボルトとなる。図１の回路では、このような電圧の
振動は、ＦＥＴ３および４を少なくとも０．５ボルトだ
けしきい値電圧よりも高くバイアスすることを必要とす
る。
【００２０】さらに、ＦＥＴ３および４を通る静止電流
を低く、例えば約２５マイクロアンペアに保持すること
が所望される場合、ＦＥＴ３および４は低い幅−長さ比
で設計される必要があり、このため比較的高インピーダ
ンスのデバイスとなる。これによってノード１４で（主
にＦＥＴ４のインピーダンスによって決定される）高い
インピーダンスが生じ、このインピーダンスは、ＦＥＴ
３および４を通る電流が減少しＦＥＴ４がカットオフに
接近すると、ノード１０の大きい正の振動（ノード１４
の負の振動）の間にますます高くなる。このような高い
インピーダンスは、比較的低い周波数で強い非支配的極
を生成し、劣悪な位相マージンを生じて、このような回
路の有用な周波数範囲を制限することがある。
を低く、例えば約２５マイクロアンペアに保持すること
が所望される場合、ＦＥＴ３および４は低い幅−長さ比
で設計される必要があり、このため比較的高インピーダ
ンスのデバイスとなる。これによってノード１４で（主
にＦＥＴ４のインピーダンスによって決定される）高い
インピーダンスが生じ、このインピーダンスは、ＦＥＴ
３および４を通る電流が減少しＦＥＴ４がカットオフに
接近すると、ノード１０の大きい正の振動（ノード１４
の負の振動）の間にますます高くなる。このような高い
インピーダンスは、比較的低い周波数で強い非支配的極
を生成し、劣悪な位相マージンを生じて、このような回
路の有用な周波数範囲を制限することがある。
【００２１】対照的に、図２の回路は比較的低インピー
ダンスのＦＥＴで実現可能である。ＦＥＴ４１および４
２は、静止条件下でしきい値電圧の上約１００ミリボル
トでバイアスされることが可能である。同一の２５マイ
クロアンペアの静止電流に対し、ＦＥＴ４１および４２
は比較的高い幅−長さ比を有することが可能であり、従
ってインピーダンスは低くなり、比較的高い周波数で非
支配的極を生じる。さらに、大きい信号の振動の間にＦ
ＥＴ４１および４２を通る電流が増大すると、このイン
ピーダンスは減少し、非支配的極をさらに高い周波数へ
押しやる。従って、図２の回路は図１の回路および同様
の従来の回路よりも優れた位相応答を示す。
ダンスのＦＥＴで実現可能である。ＦＥＴ４１および４
２は、静止条件下でしきい値電圧の上約１００ミリボル
トでバイアスされることが可能である。同一の２５マイ
クロアンペアの静止電流に対し、ＦＥＴ４１および４２
は比較的高い幅−長さ比を有することが可能であり、従
ってインピーダンスは低くなり、比較的高い周波数で非
支配的極を生じる。さらに、大きい信号の振動の間にＦ
ＥＴ４１および４２を通る電流が増大すると、このイン
ピーダンスは減少し、非支配的極をさらに高い周波数へ
押しやる。従って、図２の回路は図１の回路および同様
の従来の回路よりも優れた位相応答を示す。
【００２２】図２の回路で、リード線２１の静止電圧は
一般的にＶｄｄよりも約１．２５ボルト低い。増幅器２
０がＶｄｄから電力を供給される場合、増幅器２０に一
般的に使用される型の回路の制限により、リード線２１
上の最大の正の電圧振動は一般的にＶｄｄよりも約０．
７５ボルト低い。これはＦＥＴ５１のゲートでの電圧振
動の可能性を制限し、従ってＦＥＴ５１の電流減少の可
能性を制限する。この問題点は図３の回路に示された改
良によって解決される。
一般的にＶｄｄよりも約１．２５ボルト低い。増幅器２
０がＶｄｄから電力を供給される場合、増幅器２０に一
般的に使用される型の回路の制限により、リード線２１
上の最大の正の電圧振動は一般的にＶｄｄよりも約０．
７５ボルト低い。これはＦＥＴ５１のゲートでの電圧振
動の可能性を制限し、従ってＦＥＴ５１の電流減少の可
能性を制限する。この問題点は図３の回路に示された改
良によって解決される。
【００２３】図３の回路は、図２の回路にもう１つのＦ
ＥＴ６０を付加したものと同一である。ＦＥＴ６０は、
ＦＥＴ３１と並列に接続されたソースおよびドレインを
有し、ゲートはリード線２１に接続されている。動作時
は、リード線２１の入力信号によってリード線２１の電
圧がより正になると、ノード６１および３５はおよそ同
じ電圧だけ負になる。従ってＦＥＴ４２のゲートは、Ｆ
ＥＴ４１のゲートが正になるのとおよそ同じだけ負にな
り、これによってノード４４の電圧振動を増加し、ＦＥ
Ｔ５１の電流減少能力を増大する。
ＥＴ６０を付加したものと同一である。ＦＥＴ６０は、
ＦＥＴ３１と並列に接続されたソースおよびドレインを
有し、ゲートはリード線２１に接続されている。動作時
は、リード線２１の入力信号によってリード線２１の電
圧がより正になると、ノード６１および３５はおよそ同
じ電圧だけ負になる。従ってＦＥＴ４２のゲートは、Ｆ
ＥＴ４１のゲートが正になるのとおよそ同じだけ負にな
り、これによってノード４４の電圧振動を増加し、ＦＥ
Ｔ５１の電流減少能力を増大する。
【００２４】Ｖｄｄの代わりにＶｓｓを基準とした入力
に対して、例えば、この回路を反転し、ＦＥＴの極性型
を逆にすることによって図２および図３の回路を変更す
る方法は当業者にはただちに明らかであろう。
に対して、例えば、この回路を反転し、ＦＥＴの極性型
を逆にすることによって図２および図３の回路を変更す
る方法は当業者にはただちに明らかであろう。
【００２５】
【発明の効果】以上述べたごとく、本発明によれば、低
い静止電流、良好な位相応答、および、チップ間のＦＥ
Ｔ特性の変動および電源または電池電圧のゆらぎに対す
る高周波性能および非感受性を有する改善されたＡＢ級
ＣＭＯＳ増幅器が実現される。
い静止電流、良好な位相応答、および、チップ間のＦＥ
Ｔ特性の変動および電源または電池電圧のゆらぎに対す
る高周波性能および非感受性を有する改善されたＡＢ級
ＣＭＯＳ増幅器が実現される。
【図１】本発明の利点を指摘するときに有用な、従来の
ＡＢ級ＣＭＯＳ増幅器の回路図である。
ＡＢ級ＣＭＯＳ増幅器の回路図である。
【図２】本発明に従って構成されたＡＢ級増幅器の回路
図である。
図である。
【図３】図２の増幅器のもう１つの実施例の回路図であ
る。
る。
１１ 入力増幅器
１２ 定電流電源
２０ 入力増幅器
３４ 定電流電源
Claims (6)
- 【請求項１】 第１および第２の相補性出力ＦＥＴ（
５０，５１）とレベル・シフト段階を有するＡＢ級ＣＭ
ＯＳ増幅器において、この増幅器の入力端子（２１）は
前記レベル・シフト段階の入力および前記第１出力ＦＥ
Ｔのゲートの両方に接続され、前記レベル・シフト段階
の出力は前記第２出力ＦＥＴのゲートに接続され、前記
レベル・シフト段階が、フォロアとして接続され、その
ゲートが前記レベル・シフト段階の入力である第３ＦＥ
Ｔ（４１）と、負荷として接続され、前記第３ＦＥＴと
同一極性型の第４ＦＥＴ（４３）と、参照電圧発生器（
３１，３２，３３，３４）と、前記第３および第４ＦＥ
Ｔとは逆の極性型で、前記第３ＦＥＴと第４ＦＥＴの間
に直列に接続され、前記参照電圧発生器に接続されたゲ
ートを有する第５ＦＥＴ（４２）からなり、前記第４Ｆ
ＥＴと前記第５ＦＥＴの間の共有点（４４）が前記レベ
ル・シフト段階の出力であることを特徴とするＡＢ級Ｃ
ＭＯＳ増幅器。 - 【請求項２】 前記参照電圧発生器が、すべて定電流
発生器（３４）と直列に接続された第６、第７および第
８のダイオード接続ＦＥＴ（３１，３２，３３）を含み
、前記第６ダイオード接続ＦＥＴの１つの端子が第１電
源端子Ｖｄｄに接続され、前記定電流発生器の１つの端
子が第２電源端子Ｖｓｓに接続され、前記定電流発生器
のもう一方の端子（３５）が前記参照電圧発生器の出力
端子であることを特徴とする請求項１の増幅器。 - 【請求項３】 前記第６ＦＥＴ（３１）が前記第１出
力ＦＥＴ（５０）と同一の極性型であり、前記第７ＦＥ
Ｔ（３２）が前記第３ＦＥＴ（４１）と同一の極性型で
あり、前記第８ＦＥＴ（３３）が前記第５ＦＥＴ（４２
）と同一の極性型であることを特徴とする請求項２の増
幅器。 - 【請求項４】 前記第７ＦＥＴ（３２）および前記第
３ＦＥＴ（４１）が同じ大きさであり、前記第８ＦＥＴ
（３３）および前記第５ＦＥＴ（４２）が同じ大きさで
あり、前記第ＦＥＴ（５０）が前記第６ＦＥＴ（３１）
のＮ倍の大きさであり、前記第２ＦＥＴ（５１）が前記
第４ＦＥＴ（４３）のＮ倍の大きさであり、Ｎは出力静
止電流が所望される値に設定されるように選択されるこ
とを特徴とする請求項３の増幅器。 - 【請求項５】 前記参照電圧発生器の出力を、前記入
力信号に対して逆に変化させる手段を含み、これによっ
て前記第４ＦＥＴ（４３）の両端の最大信号電圧および
前記第２ＦＥＴ（５１）を通る最大信号電流を増加させ
ることを特徴とする請求項２の増幅器。 - 【請求項６】 前記変化手段が、前記第６ＦＥＴ（３
１）と同一の極性型の第９ＦＥＴ（６０）を含み、前記
第９ＦＥＴ（６０）のソースおよびドレインがそれぞれ
前記第６ＦＥＴ（３１）のソースおよびドレインに接続
され、前記第９ＦＥＴ（６０）のゲートが前記入力端子
（２１）に接続されることを特徴とする請求項５の増幅
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/560,513 US5057789A (en) | 1990-07-31 | 1990-07-31 | Class AB CMOS amplifier |
| US560513 | 1990-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04234209A true JPH04234209A (ja) | 1992-08-21 |
Family
ID=24238112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3203612A Pending JPH04234209A (ja) | 1990-07-31 | 1991-07-19 | Ａｂ級ｃｍｏｓ増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5057789A (ja) |
| JP (1) | JPH04234209A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0460263B1 (de) * | 1990-06-07 | 1996-08-28 | Deutsche ITT Industries GmbH | Lineare CMOS-Ausgangsstufe |
| JP2793891B2 (ja) * | 1990-07-16 | 1998-09-03 | 三菱電機株式会社 | Ａｂ級プッシュプルドライブ回路 |
| US5170078A (en) * | 1990-10-22 | 1992-12-08 | Gould Inc. | Highly stable high-voltage output buffer using CMOS technology |
| JPH0763128B2 (ja) * | 1992-12-22 | 1995-07-05 | 日本電気株式会社 | プッシュプル型増幅回路 |
| US5365199A (en) * | 1993-08-02 | 1994-11-15 | Motorola, Inc. | Amplifier with feedback having high power supply rejection |
| US5412344A (en) * | 1993-11-19 | 1995-05-02 | Gec Plessey Semiconductor, Inc. | Class AB amplifier with improved phase margin |
| JP3688413B2 (ja) * | 1995-12-21 | 2005-08-31 | 株式会社東芝 | 出力回路 |
| FR2743676A1 (fr) * | 1996-01-12 | 1997-07-18 | Sgs Thomson Microelectronics | Amplificateur comprenant un etage de sortie a faible capacite parasite |
| US5699015A (en) * | 1996-03-19 | 1997-12-16 | Motorola, Inc. | Low voltage operational amplifier and method |
| US5900783A (en) * | 1997-08-04 | 1999-05-04 | Tritech Microelectronics, Ltd. | Low voltage class AB output stage CMOS operational amplifiers |
| US6498519B1 (en) * | 1999-02-05 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Voltage control circuit network device and method of detecting voltage |
| US6194966B1 (en) | 1999-02-12 | 2001-02-27 | Tritech Microelectronics, Ltd. | Cmos class ab operational amplifier operating from a single 1.5v cell |
| US7839994B1 (en) | 2005-03-01 | 2010-11-23 | Marvell International Ltd. | Class A-B line driver for gigabit Ethernet |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245203A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | Ｍｏｓ増幅出力回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
| IT1214249B (it) * | 1987-06-10 | 1990-01-10 | Sgs Microelettronica Spa | Amplificatore operazionale di potenza cmos ad alte prestazioni. |
| NL8702778A (nl) * | 1987-11-20 | 1989-06-16 | Philips Nv | Ruststroominstelling voor een versterkerschakeling. |
| JP2594585B2 (ja) * | 1987-11-25 | 1997-03-26 | 富士通株式会社 | 演算増幅回路 |
-
1990
- 1990-07-31 US US07/560,513 patent/US5057789A/en not_active Expired - Lifetime
-
1991
- 1991-07-19 JP JP3203612A patent/JPH04234209A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245203A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | Ｍｏｓ増幅出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5057789A (en) | 1991-10-15 |
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