JPH04234222A - プログラマブルロジック素子の入力／出力マクロセル - Google Patents

プログラマブルロジック素子の入力／出力マクロセル

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JPH04234222A JP3198106A JP19810691A JPH04234222A JP H04234222 A JPH04234222 A JP H04234222A JP 3198106 A JP3198106 A JP 3198106A JP 19810691 A JP19810691 A JP 19810691A JP H04234222 A JPH04234222 A JP H04234222A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＥＰＲＯＭトランジスタ
又はＥＥＰＲＯＭトランジスタで構成されたプログラマ
ブルメモリアレイと関連されたマクロセル（Ｍａｃｒｏ
ｃｅｌｌ）に関する。
【０００２】
【従来の技術】一般的にＥＰＲＯＭ技法を用いたＥＰＬ
Ｄ（イレーザブル　　アンド　　プログラマブル　　ロ
ジック　　デバイス）等やＥＥＰＬＤ（エレクトリカリ
　　イレーザブルアンド　　エレクトリカリ　　プログ
ラマブル　　ロジック　　デバイス）等が広く用いられ
ている。
【０００３】ＥＰＬＤ構造は二つの米国特許（第４，６
０９，９８６号と第４，６１７，４７９号）により初め
て公開された。そのプログラマブルロジック素子におけ
るマクロセルは“アンド”アレイの出力を受けてなる。 “アンド”アレイの出力は“アンド”アレイから出る積
項（Ｐｒｏｄｕｃｔ　Ｔｅｒｍ）　である。マクロセル
は諸積項等をＯＲした後、入力／出力（Ｉ／Ｏ）回路を
経て出力ピンへ送ったり、“アンド”セルへ戻すことに
より組合わせロジックや順次ロジックを遂行させる。米
国特許第４，６０９，９８６号と第４，６１７，４７９
号に示されたマクロセルは“アンド”アレイから一定の
数の積項を受けてＯＲさせた後、前記のマクロセルのＩ
／Ｏ回路に入力される。このとき、隣接したマクロセル
間には互いに独立的である。このような構造は積項の数
が固定されてＯＲされるため、事前に固定された積項の
数より少ない積項を要求するロジックを具現するときは
積項が浪費され、より多くの積項を要求するロジックを
具現するときは又別のマクロセルを追加して用いなけれ
ばならないため、マクロセルの効率的使用が劣る。更に
、このような構造は一つのＯＲされた経路、即ち、一つ
の積項の和データ経路を有するため、この素子を用いる
システム使用者が指定されたマクロセルで組合わせロジ
ックを具現しようとすれば、このマクロセル内のレジス
タを用いることができない。これは米国特許第４，６０
９，９８６号と第４，６１７，４７９号に示された素子
のレジスタはマクロセル数程に限定されているため、レ
ジスタの効率的な使用面から効率が劣る。
【０００４】積項を効率的に用いるために積項を隣接し
たマクロセル間に共有（シェアリング）する方法が米国
特許第４，８７８，２００号で公開された。この構造は
予め指定された数の積項を二つのグループにＯＲした後
、夫々のグループは二つのグループが属するマクロセル
でＯＲされたり、夫々のグループは隣接したマクロセル
に割当てることができるようにした。
【０００５】
【発明が解決しようとする課題】このような構造は、積
項を多く用いるマクロセルは隣接したマクロセルから積
項を割当てることができ、積項を少なく用いるマクロセ
ルは隣接したマクロセルに積項を割当てることができる
構造である。この構造もまた一つのマクロセル内に一つ
の積項の和データ経路を有するため、前記の問題点を有
する。
【０００６】結果的に積項を効率的に用いると共に、マ
クロセルの機能を効果的に用いる必要性が生じる。
【０００７】本発明の目的は、積項を効率的に用い、マ
クロセルを効率的に用いるために、一つのマクロセル内
に多数の積項の和データ経路を有するマクロセルを提供
するにある。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するために多数の入力信号及び自体の貯蔵情報を通じ
て“アンド”ロジックを構成して多数の出力信号を提供
するプログラマブルロジックアレイに連結されて上記の
出力信号（積項）等を論理和（ＯＲ）した後、入力／出
力回路を経て出力したり、上記プログラマブルロジック
アレイへ戻すマクロセルにおいて、多数のＯＲゲートで
構成された上記プログラマブルロジックアレイからの積
項を夫々所定の数程論理和（ＯＲ）して出力する第１論
理和手段、上記第１論理和手段夫々のＯＲゲート出力端
に連結された多数のデマルチプレクサで構成され、夫々
の１入力信号に対し、２以上の出力信号を発生するデマ
ルチプレクサ手段、上記デマルチプレクサ手段の各デマ
ルチプレクスした出力端に連結されてその出力等を論理
和（ＯＲ）することにより、一つの積項の和データ経路
を形成するＯＲゲートが多数個に構成される第２論理和
手段及び第２論理和手段の多数個ＯＲゲートから提供さ
れる多数の積項の和データ経路を受けて出力端へ送った
り、上記のプログラマブルロジックアレイへ戻す入力／
出力手段で構成されて、一つのマクロセル内に多数の積
項の和データ経路を含むようにすることを特徴とする。
【０００９】本発明はシステム使用者が一つのマクロセ
ル内に積項を用いるロジックを構成する場合、そのマク
ロセル内に残る積項で又別の積項の和データ経路を構成
するため、積項を効率的に用いることができ、一つのマ
クロセル内に夫々別の積項の和データを有する組合わせ
ロジックを順次ロジックを同時に具現することができる
。
【００１０】
【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。
【００１１】図１は本発明のブロック構成図を示す。Ｅ
ＰＲＯＭアレイでなる消去可能なプログラマブル“アン
ド”メモリアレイ１５は多数の入力を受ける。マクロセ
ルはＥＰＲＯＭアレイで１６個の積項を受けて４個のグ
ループにＯＲされ、各グループは４個の積項を有する。
【００１２】又、別の積項等（図示せず）がマクロセル
の制御信号を形成するために用いられる。ＯＲゲートグ
ループ１１を通じてＯＲされた４個グループの信号等は
夫々デマルチプレクサグループ１２を経るようになる。 デマルチプレクサグループ１２に入力された信号はＥＰ
ＲＯＭセルにより制御される制御信号により二つの出力
信号に選択的に連結されることができる。デマルチプレ
クサグループ１２で二つの出力信号中入力信号と連結さ
れない出力信号は接地（ＶＳＳ）に連結される。その構
造の一例は図３に示されている。図３におけるデマルチ
プレクサ３０は転送ゲート３１，３２を用いて構成した
ものであって、３３と３４はＭＯＳＦＥＴであり、３５
はインバータ、３６はＯＲゲートを夫々示す。更に、図
１を参照すると、デマルチプレクサに連結された８個の
出力信号線が出てくる。各デマルチプレクサから一つず
つの信号線を選び計４個の信号線をＯＲして、一番目の
積項の和データ経路を作る。各デマルチプレクサで選ば
れない残りの一つずつの信号線（計４個の信号線）をＯ
Ｒして、二番目の積項の和データ経路を作る。二つの積
項の和データ経路は夫々０，４，８，１２若しくは１６
個の積項等と１６，１２，８，４若しくは０個の積項等
を有する。二つの積項の和データ経路は入力／出力回路
１４へ入って組合わせロジック又は順次ロックを遂行す
る。
【００１３】図２は図１に対する詳細回路図である。図
２において、図１に示す素子と類似の素子は同一の参照
番号を用いた。夫々の積項の和データ経路は夫々別にＥ
ＰＲＯＭにより制御される排他的ＯＲ（ＸＯＲ）回路２
１，２２に入力されて、ＥＰＲＯＭトランジスタの状態
に従ってデータが正に伝達されたり、反転データが伝達
される。
【００１４】一番目の積項の和データ経路のＸＯＲ２１
を通じた出力はフリップフロップ２４の機能を選択する
一番目マルチプレクサ２３（以下ＭＵＸという）に入力
され、フリップフロップ２４の出力Ｑと共に二番目のＭ
ＵＸ２６に入力される。二番目のＭＵＸ２６の出力は三
番目のＭＵＸ２７の出力と共に四番目のＭＵＸ２８の入
力に用いられ、同時に“アンド”メモリアレイへ戻る。 四番目のＭＵＸ２８の出力は出力イネーブルＯＥ制御信
号により制御される出力イネーブルバッファ２９を経た
後、Ｉ／Ｏピンに出力される。
【００１５】Ｉ／Ｏピンは入力ピンに用いられることが
できるよう“アンド”メモリアレイに連結されている。 五番目のＭＵＸ２０はフリップフロップ２４のクロック
信号を選ぶＭＵＸであって同期クロック１、反転された
同期クロック１、同期クロック２、非同期クロック中か
ら一つを選びフリップフロップのクロック信号に用いる
。一番目、二番目、三番目そして、四番目のＭＵＸは夫
々に一つのＥＰＲＯＭトランジスタにより制御される。 五番目のＭＵＸは二つのＥＰＲＯＭトランジスタにより
制御される。
【００１６】一番目のＭＵＸ２３はＤフリップフロップ
２４の出力ＱとＮＯＲ２１を経た一番目の積項の和デー
タ経路を排他的ＯＲゲート２５を通過させた後、このデ
ータをＤフリップフロップ２４の入力Ｄに連結させるこ
とにより、フリップフロップ２４の機能をＴフリップフ
ロップの機能に転送させたり、ＸＯＲ２１を経た一番目
の積項の和データ経路をＤフリップフロップ２４の入力
Ｄに連結させることにより、フリップフロップの機能を
Ｄフリップフロップに有するようにする。
【００１７】Ｄフリップフロップ２４にはフリップフロ
ップをセット、リセットする制御信号がある。セット、
リセット、出力イネーブル（ＯＥ）、そして非同期クロ
ック（ＡＳＹＮＣ）信号は“アンド”メモリアレイから
出る又別の積項等により形成される。“アンド”メモリ
アレイの入力ラインは入力端と、マクロセルの戻し信号
入力端と，Ｉ／Ｏピンから来る入力端の正（Ｔｒｕｅ）
データラインと反転されたデータラインから構成される
。図１及び図２は一つのマクロセルにつき示したもので
、一つのプログラマブルロジック素子には多数のマクロ
セル等、それに該当する数のＩ／Ｏピン、そしてそれに
相当するプログラマブル“アンド”メモリアレイが内在
している。
【００１８】
【発明の効果】本発明は上記の通り構成されて積項を効
率的に用いることができ、一つのマクロセル内に夫々別
の積項の和データを有する組合わせロジックと順次ロジ
ックを同時に具現することができる。
【図面の簡単な説明】
【図１】本発明のブロック構成図である。
【図２】本発明の細部回路構成図である。
【図３】デマルチプレクサの構成図である。
【符号の説明】
１０　　マクロセル １１　　ＯＲゲートグループ １２　　デマルチプレクサグループ １３　　ＯＲゲートグループ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　多数の入力信号及び自体の貯蔵情報を
    通じて“アンド”ロジックを構成して多数の出力信号を
    提供するプログラマブルロジックアレイ（１５）に連結
    され、上記の出力信号（積項）等を論理和（ＯＲ）した
    後、入力／出力回路（１４）を経て出力したり、上記プ
    ログラマブルロジックアレイ（１５）へ戻すマクロセル
    において；多数のＯＲゲートで構成され、上記プログラ
    マブルロジックアレイ（１５）からの積項を夫々所定の
    数程論理和（ＯＲ）して出力する第１論理和手段（１１
    ）と、上記第１論理和手段（１１）夫々のＯＲゲート出
    力端に連結された多数のデマルチプレクサで構成され、
    夫々の１入力信号に対し２以上の出力信号を発生させる
    デマルチプレクサ手段（１２）と、上記デマルチプレク
    サ手段（１２）の各デマルチプレクスした出力端に連結
    されてその出力等を論理和（ＯＲ）することにより、一
    つの積項の和データ経路を形成するＯＲゲートが多数個
    で構成される第２論理和手段（１３）と、上記第２論理
    和手段（１３）の多数個ＯＲゲートから提供される多数
    の積項の和データ経路を受けて出力端へ送ったり、上記
    のプログラマブルロジックアレイ（１５）へ戻す入力／
    出力手段（１４）とで構成されて、一つのマクロセル内
    に多数の積項の和データ経路を含むようにすることを特
    徴とするマクロセル。
  2. 【請求項２】　　上記第１論理和手段（１１）を構成す
    る一つのＯＲゲートが論理和（ＯＲ）する積項の数は上
    記積項の効率的な利用のために人為的に定める任意の特
    定数字であることを特徴とする請求項第１項のマクロセ
    ル。
  3. 【請求項３】　　上記デマルチプレクサ手段（１２）を
    構成するデマルチプレクサ数は第１論理和手段（１１）
    を構成するＯＲゲート数と同一であることを特徴とする
    請求項第１項のマクロセル。
  4. 【請求項４】　　上記各デマルチプレクサは上記プログ
    ラマブルロジックアレイ（１５）から来る又別の積項等
    により制御されることを特徴とする請求項第３項のマク
    ロセル。
  5. 【請求項５】　　上記第１論理和手段（１１）に入力さ
    れる多数の積項はＥＰＲＯＭトランジスタで構成された
    プログラマブルロジックアレイ（１５）により提供され
    ることを特徴とする請求項第３項のマクロセル。
  6. 【請求項６】　　上記第１論理和手段（１１）に入力さ
    れる多数の積項はＥＥＰＲＯＭトランジスタで構成され
    たプログラマブルロジックアレイ（１５）により提供さ
    れることを特徴とする請求項第３項のマクロセル。
  7. 【請求項７】　　上記第２論理和手段（１３）を構成す
    るＯＲゲートは上記各デマルチプレクサの出力信号数と
    同一に構成することを特徴とする請求項第３項のマクロ
    セル。
  8. 【請求項８】　　多数の積項のデータを受ける上記入力
    ／出力手段（１４）は組合わせロジック及び順次ロジッ
    ク動作を同時にエミュレーションすることを特徴とする
    請求項第１項のマクロセル。
  9. 【請求項９】　　組合わせロジックと順次ロジックの同
    時具現時に、上記各動作は互いに別の積項の和データ経
    路を占有することを特徴とする請求項第８項のマクロセ
    ル。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06350436A (ja) * 1993-03-26 1994-12-22 American Teleph & Telegr Co <Att> フィールドプログラマブルゲートアレイ

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5225719A (en) * 1985-03-29 1993-07-06 Advanced Micro Devices, Inc. Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix
US5384500A (en) * 1992-05-15 1995-01-24 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback and an exclusive external input line for a combinatorial mode and accommodating two separate programmable or planes
US5300830A (en) * 1992-05-15 1994-04-05 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback and exclusive external input lines for registered and combinatorial modes using a dedicated product term for control
US5331227A (en) * 1992-05-15 1994-07-19 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback line and an exclusive external input line
US5287017A (en) * 1992-05-15 1994-02-15 Micron Technology, Inc. Programmable logic device macrocell with two OR array inputs
US5298803A (en) * 1992-07-15 1994-03-29 Micron Semiconductor, Inc. Programmable logic device having low power microcells with selectable registered and combinatorial output signals
JP3313848B2 (ja) * 1992-11-10 2002-08-12 インフィニット テクノロジー コーポレーション ロジックネットワーク
US5394030A (en) * 1992-11-10 1995-02-28 Infinite Technology Corporation Programmable logic device
KR100287538B1 (ko) * 1992-11-10 2001-04-16 다부찌 노리오 프로그램가능로직디바이스및구성가능로직네트워크
US5357153A (en) * 1993-01-28 1994-10-18 Xilinx, Inc. Macrocell with product-term cascade and improved flip flop utilization
US5473266A (en) * 1993-04-19 1995-12-05 Altera Corporation Programmable logic device having fast programmable logic array blocks and a central global interconnect array
US5352940A (en) * 1993-05-27 1994-10-04 Altera Corporation Ram convertible look-up table based macrocell for PLDs
US5399922A (en) * 1993-07-02 1995-03-21 Altera Corporation Macrocell comprised of two look-up tables and two flip-flops
US5402014A (en) * 1993-07-14 1995-03-28 Waferscale Integration, Inc. Peripheral port with volatile and non-volatile configuration
US5414376A (en) * 1993-12-28 1995-05-09 Micron Semiconductor, Inc. Programmable logic device macrocell having exclusive lines for feedback and external input, and a node which is selectively shared for registered output and external input
WO1996013902A1 (en) * 1994-11-01 1996-05-09 Virtual Machine Works, Inc. Programmable multiplexing input/output port
US5761099A (en) * 1994-11-04 1998-06-02 Altera Corporation Programmable logic array integrated circuits with enhanced carry routing
JP3122589B2 (ja) * 1994-12-29 2001-01-09 株式会社タカトリ パンティストッキング素材の装着方法
US5563529A (en) * 1995-05-26 1996-10-08 Xilinx, Inc. High speed product term allocation structure supporting logic iteration after committing device pin locations
US5969539A (en) * 1995-05-26 1999-10-19 Xilinx, Inc. Product term exporting mechanism and method improvement in an EPLD having high speed product term allocation structure
US6531890B1 (en) 1995-06-02 2003-03-11 Lattice Semiconductor Corporation Programmable optimized-distribution logic allocator for a high-density complex PLD
US6028446A (en) * 1995-06-06 2000-02-22 Advanced Micro Devices, Inc. Flexible synchronous and asynchronous circuits for a very high density programmable logic device
US5594367A (en) * 1995-10-16 1997-01-14 Xilinx, Inc. Output multiplexer within input/output circuit for time multiplexing and high speed logic
US6127844A (en) * 1997-02-20 2000-10-03 Altera Corporation PCI-compatible programmable logic devices
US6201407B1 (en) * 1997-10-07 2001-03-13 Cypress Semiconductor Corp Circular product term allocations scheme for a programmable device
US6069488A (en) * 1997-11-14 2000-05-30 Xilinx, Inc. Programmable logic device with versatile exclusive or architecture
US6066959A (en) * 1997-12-09 2000-05-23 Intel Corporation Logic array having multi-level logic planes
US6346826B1 (en) * 1998-12-23 2002-02-12 Integrated Logic Systems, Inc Programmable gate array device
US6864710B1 (en) 1999-12-30 2005-03-08 Cypress Semiconductor Corp. Programmable logic device
US6388464B1 (en) 1999-12-30 2002-05-14 Cypress Semiconductor Corp. Configurable memory for programmable logic circuits
US6608500B1 (en) 2000-03-31 2003-08-19 Cypress Semiconductor Corp. I/O architecture/cell design for programmable logic device
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US7796464B1 (en) 2003-06-27 2010-09-14 Cypress Semiconductor Corporation Synchronous memory with a shadow-cycle counter
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
US8892806B2 (en) * 2007-03-07 2014-11-18 Intel Mobile Communications GmbH Integrated circuit, memory device, method of operating an integrated circuit, and method of designing an integrated circuit
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US7737724B2 (en) * 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
US7893772B1 (en) 2007-12-03 2011-02-22 Cypress Semiconductor Corporation System and method of loading a programmable counter
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US9904646B2 (en) 2011-09-27 2018-02-27 Microchip Technology Incorporated Virtual general purpose input/output for a microcontroller

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6239913A (ja) * 1985-08-12 1987-02-20 アドバンスト・マイクロ・デバイシズ・インコーポレイテッド プログラム可能論理列

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617479B1 (en) * 1984-05-03 1993-09-21 Altera Semiconductor Corp. Programmable logic array device using eprom technology
US4609986A (en) * 1984-06-14 1986-09-02 Altera Corporation Programmable logic array device using EPROM technology
US4593390A (en) * 1984-08-09 1986-06-03 Honeywell, Inc. Pipeline multiplexer
US4983959A (en) * 1986-10-01 1991-01-08 Texas Instruments Incorporated Logic output macrocell
US4845496A (en) * 1987-09-24 1989-07-04 Dower Roger G Electro-optical displacement sensor
US4878200A (en) * 1987-12-30 1989-10-31 Intel Corporation Product term sharing/allocation in an EPROM array
US5053647A (en) * 1989-07-17 1991-10-01 Fuji Photo Film Co., Ltd. Programmable logic array having feedback flip-flops connected between a product array's inputs and its outputs
US5055712A (en) * 1990-04-05 1991-10-08 National Semiconductor Corp. Register file with programmable control, decode and/or data manipulation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6239913A (ja) * 1985-08-12 1987-02-20 アドバンスト・マイクロ・デバイシズ・インコーポレイテッド プログラム可能論理列

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06350436A (ja) * 1993-03-26 1994-12-22 American Teleph & Telegr Co <Att> フィールドプログラマブルゲートアレイ

Also Published As

Publication number Publication date
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US5136188A (en) 1992-08-04

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