JPH04234223A - 分周器構造 - Google Patents

分周器構造

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JPH04234223A
JPH04234223A JP20723191A JP20723191A JPH04234223A JP H04234223 A JPH04234223 A JP H04234223A JP 20723191 A JP20723191 A JP 20723191A JP 20723191 A JP20723191 A JP 20723191A JP H04234223 A JPH04234223 A JP H04234223A
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flip
flop
input
output
counter
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JP20723191A
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English (en)
Inventor
Edwin Thomas Neil
ネイル　エドウィン　トーマス
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Marconi Instruments Ltd
Original Assignee
Marconi Instruments Ltd
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Publication date
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    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は分周器に関する。
【０００２】
【従来技術及びその課題】デジタル式分周器はしばしば
例えばフェーズ・ロック・ループにおけるＲＦ信号を操
作するのに使用されている。ところが、大半のシステム
の場合、分周器性能によりシステム性能が制限されてい
る。市販されている代表的なＥＣＬ分周器の場合、−１
５０ｄＢｃ／Ｈｚ以上のフェーズノイズ性能を示すこと
はめったになく、また低パワーの分周器の場合はさらに
悪いことがおおい。この性能レベルはフェーズ・ロック
・ループシステムの性能を制限するものであり、従って
信号源には２ｎ（ｎは整数）分割チェーンが使用されて
いる。
【０００３】代表的な分周器のフェーズ・ノイズ性能に
ついては、性能向上を求めるためには、分周器のバイア
ス電流を高電流にして（負荷抵抗を下げる必要がある）
が、パワー散逸問題を解決しなければ高電流にできない
欠点がある。
【０００４】本発明の目的はパワー散逸を過剰に大きく
せずに、高動作速度にできる分周器構造を提供すること
にある。
【０００５】本発明によれば、上記目的を達成するには
、入力信号を受信する入力部、カウンター手段及びリタ
イマー手段からなる分周器において、該入力部を該リタ
イマー手段の入力に接続し、該カウンター手段の第１フ
リップフロップ手段のクロック入力を該入力部に接続し
、そして第２フリップフロップ手段のクロック入力を第
１フリップフロップ手段の出力に接続し、第１フリップ
フロップ手段の出力と共に出力をゲート手段を介してリ
タイマー手段の制御入力に接続し、該カウンター手段に
より選択的にリタイマー手段を使用可能にして、使用可
能後１周期の入力信号の受信後に、リタイマー手段の状
態を変更して、リタイマー手段の出力が入力信号と同期
した入力信号の分割周波数を与えるようにしたことを特
徴とする分周器を提供すればよい。
【０００６】リタイマー手段を入力信号に同期し、分周
機能をもつ回路の残りの部分を低速／低パワーで動作さ
せた状態でノイズ性能を制御するので、クリチカルリタ
イマー手段が利用できるパワー量を最大化できる。この
リタイマー手段はカウンター手段からのノイズジッター
出力を受け、これを使用して入力信号が与えるクロック
入力をゲート処理することを目的とする。このリタイマ
ー手段としては任意の回路が使用できる。即ち、ＡＮＤ
ゲート構造体が使用できる。但し、好ましいのはカウン
ター手段の出力に従動するが、カウンター手段出力に続
く入力信号の次の周期によって切換わるフリップフロッ
プを使用することである。
【０００７】好ましくは、リタイマー手段はＴ形（トグ
ル）フリップフロップで、これは入力が高入力の場合に
、クロック信号に応答して出力がトグルする点で有利で
ある。この場合には、さらに別な分周段が得られるので
、分周段の全数を１だけ少なくでき、所望の分割比を得
ることができる。
【０００８】カウンター手段からなるフリップフロップ
手段がＤ形フリップフロップであるのが好ましい。ゲー
ト手段、好ましくはＡＮＤゲート手段を介してリタイマ
ー手段の制御に接続した第１及び第２フリップフロップ
手段の出力を接続するため、フリップフロップ手段の出
力がリタイマー手段のタイミング要件を満足するかどう
かの問題をクリアできる。
【０００９】本発明の実施例を、例示のみを目的として
以下添付図面について説明する。図１は第１分周器の概
略ブロック線図である。図２は図１の分周器に使用する
非同期計数機構のブロック線図である。図３は図１の分
周器に使用するＴ形（トグル）フリップフロップの概略
図である。図４は第２分周器のブロック線図である。図
５は第２分周器のタイミング図である。図６は本発明の
第１実施例である第３分周器のブロック線図である。図
７は第３分周器のタイミング図である。図８は本発明の
第２実施例である第４分周器のブロック線図である。図
９は本発明による分周器を使用したフェーズ・ロック・
ループを示す概略図である。図１０はプログラム可能な
分周器からなる本発明の第３実施例を示すブロック線図
である。
【００１０】以下図面について説明するが、同一符号は
同一部材を示す。まづ図９について説明する。図示の場
合、本発明による分周器をフェーズ・ロック・ループに
適用している。この場合、ＶＣＯ１０２が例えば１ＧＨ
ｚの出力信号を分周器２に送り、分周して、その出力を
位相比較器１０４に送り、分周周波数を基準信号源１０
６からの基準信号と位相について比較し、その比較結果
を低帯域フィルター１０８を介してＶＣＯ１０２の制御
入力に送る。
【００１１】図１について説明すると、分周器２の入力
部４が入力信号を受信し、この入力信号をカウンター機
構６の入力部に送り、その出力をＤ形フリップフロップ
８からなるリタイマー手段の制御入力部に送る。この入
力信号をＤ形フリップフロップ８のクロック入力部に加
える。即ち、パワーが比較的低いカウンターであるため
、ノイズの多い出力を出力するカウンターの出力をＤ形
フリップフロップでリタイミングし、これによってフリ
ップフロップの出力を入力信号各周期の前縁でクロック
する。こうすれば、分周器出力のノイズは本質的にＤ形
フリップフロップのノイズ特性により定まることになる
。
【００１２】カウンターに利用できる最も低いパワー設
計は図２に示すように、それぞれが否定Ｑ出力をＤ制御
入力に接続したＤ形フリップフロップ２０のチェーン設
計からなる非同期設計（即ち、リプルカウンター）であ
る。
【００１３】このようなカウンターの後段は入力装置ほ
ど高速でクロックする必要はなく、従ってパワーが低い
割りには速度を犠牲にできる。ところが、図１に示すよ
うなリタイミングシステムに使用する場合、環境により
問題が生じることがある。というのは、レーシングの危
険をさけるためには、カウンターの全伝搬遅れを入力信
号の１周期未満にする必要があるからである。リプルカ
ウンター設計ではクリチカル信号ルートで多くの直列要
素を使用しているため、このような伝搬遅れが大きくな
り、場合によってはカウンターがうまく動作しないこと
がある。換言すれば、リタイマー手段におけるリタイミ
ング時に、リプルカウンターにおける後段の速度を下げ
ると、問題が生じる。Ｄ形フリップフロップのＤ入力部
に送られた前縁を予めクロックに対して定められた範囲
内に設定する必要がある。低パワー段からの低速前縁に
はいくつかの高速入力変化があるため、リタイマーにと
って曖昧になることがある。
【００１４】別なカウンター設計では、全要素を同時に
クロックする同期設計を使用する。この場合遅れはかな
り短縮するが、全要素を高速で、つまい高パワーで動作
させる必要がある。
【００１５】以下に説明するさらに別な実施例では、信
号を正確にリタイミングでき、カウンターの要素につい
てパワー散逸を最小限に抑えた非同期カウンター構造を
使用する。この構造では、リプルカウンターと比較した
場合、必要なフリップフロップ数がひとつ少なくなる。
【００１６】図３では、図１の分周器のリタイミング段
をＴ（トグル）フリップフロップ３０、即ち入力部に専
用ＯＲゲート３４をもつＤ形フリップフロップ３２で構
成する。Ｔ形フリップフロップでは、Ｔが高くなると、
出力Ｑｎ＋１は否定Ｑｎに等しくなる。即ち、トグリン
グが生じる。また、Ｔが低くなった場合には、出力Ｑｎ
＋１がＱｎに等しくなる。即ち、出力が一定になる。
【００１７】このように、Ｔ入力が高いに場合には、回
路はクロック周波数を２で分割することになるが、低い
場合、回路はなにも動作しない。実際には、ＸＯＲゲー
ト３４がＤ形の入力段に接続するので、全面的なゲート
遅れを避けることができる。
【００１８】２分割動作の場合、Ｔ入力は単に高く維持
されるだけであるが、同じ回路でクロック周波数を４分
割し、クロック周波数の１／４の出力を出力するために
は、Ｔ出力を各周期毎に高出力にする必要があり、従っ
て同じ入力からクロックされた２分割回路でＴ入力を駆
動する必要がある。
【００１９】図４について説明すると、図１及び図２と
同一部は同一符号で示す。カウンター６はその否定出力
をＤ入力に接続したＤ形フリップフロップ４２からなる
。そのＱ２出力はリタイマーＴフリップフロップ３０の
Ｔ入力に接続する。
【００２０】２分割動作の場合、フリップフロップ３０
のＴ入力を高入力に維持し、かつＤ形フリップフロップ
４２のＱ２出力を動作しないようにして、スプリアス信
号を避ける必要がある。いずれもＳＥＴ入力を高入力に
することにより実現できる。４分割動作の場合、ＳＥＴ
入力を低入力に維持する。換言すれば、４分割回路を２
分割式に用いる場合には、２つの要件が必要である。即
ち、出力信号にスプリアスｆｉｎ／４が注入されるのを
防ぐためには、Ｔを高く維持することと、Ｑ２フリップ
フロップのトグリングを抑えることが必要である。いず
れもＳＥＴラインを高入力することにより実現できる。
【００２１】Ｑ２変化はＱ１の入力タイミングに対して
コンパチブルでなければならない。特に、セットアップ
時間とホールディング時間の間は、Ｔ入力は変化しては
ならない。図５に示すように、セットアップ時間とホー
ルディング時間はクロック入力に対して設定する。
【００２２】このように、システムにはタイミング制限
がある。すなわち、Ｑ２出力はＴ入力セットアップ時間
の開始前に出力する必要がある。明らかなように、Ｑ２
は合理的な高速装置でなければならない。
【００２３】８分割システムの場合には、図６に示す本
発明の第１実施例のように、構造を拡張する。図６でも
同一部は同一符号で示す。図６の場合、Ｄフリップフロ
ップ４２の否定Ｑ２出力はＤフリップフロップ５２のク
ロック入力に接続し、フリップフロップ５２の否定Ｑ３
出力をＤ入力に接続する。Ｑ３出力はフリップフロップ
４２のＱ２出力と共にＡＮＤゲート５４でゲート処理し
、ゲート５４の出力をフリップフロップ３０のＴ入力に
接続する。
【００２４】この構成では、４パルスのうち１パルスに
ついてリタイマー３０へのＴ入力を高入力に維持し、こ
れによって出力Ｑ１を４クロックパルスのうち１パルス
につき変化させ、８入力クロック周期毎に出力周期を出
す。
【００２５】フリップフロップ５２のＱ３出力は入力ク
ロックからではなくフリップフロップ４２の否定Ｑ２出
力から駆動する。この結果、クロック速度の１／２の速
度で動作することになり、１／４のクロック速度で出力
を出力するので、セトリング時間が長くなり、従ってＱ
３フリップフロップを低パワーで動作できる。
【００２６】Ｑ３の低速前縁とＴが必要する厳密なタイ
ミングとの同期はＡＮＤゲート５２によって行う。
【００２７】Ｑ２のタイミングとＴとが図５に示すよう
に既に正確ならば、図７に示すように、タイミング条件
が満足されていることになる。
【００２８】Ｑ２出力は低出力であるが、ゲート５４に
よりＱ３がＴに変化することはない。Ｑ２及びＱ３のタ
イミングはＱ２が低い時にのみＱ３が変化するように設
定する。この条件に関しては２つの重要な要件がある。
【００２９】すなわち、１）局所的なもので、Ｔ又は入
力クロックを含まない、そして２）Ｑ２時間は３０Ｔ入
力否定セットアップ否定ホールディング時間より長い。 １）はチップ全体についてタイミングを計算する必要が
なく、操作が簡単になることを意味し、２）はＱ３をＱ
２より遅くできる（なぜなら、変化にはより長い時間が
かかる）ことを意味する。
【００３０】図６の場合、ＳＥＴ２＝１、ＳＥＴ３＝１
により２分割でき、ＳＥＴ３＝１、ＳＥＴ２＝０により
４分割でき、そしていずれも動作しない状態では１によ
り８分割できる。
【００３１】本発明の第２実施例を示す図８の場合、所
望長さの（図示では４）の多段カウンター機構を使用す
ることができる。
【００３２】フリップフロップ５２の否定Ｑ出力をフリ
ップフロップ５２と同様なフリップフロップ６２のクロ
ック入力に接続し、次にフリップフロップ６２の否定Ｑ
出力を同様なフリップフロップ６４のクロック入力に接
続する。フリップフロップ６２、６４のＱ出力をＡＮＤ
ゲート６８でゲート処理し、ＡＮＤゲート６８の出力に
よりフリップフロップ５２のＱ出力をＡＮＤゲート６６
でゲート処理し、この出力をゲート５４に加える。制御
レベルシフト／デコーディング回路７０を接続して、選
択入力７２が与える分割比を受信する。タイミングは反
復可能である。フリップフロップ６２のＱ出力は、フリ
ップフロップ５２のＱ出力が低出力の場合にのみ変更す
ることができる。即ち、局所タイミング制限である。段
数は任意である。
【００３３】最大未満の分割は段数を付加することによ
り行える。いずれ段も２分割で、２ｎ分割ではない。
【００３４】プログラム可能な分周器２０１からなる本
発明の第３実施例を示す図１０について説明する。この
分周器２０１は出力Ｑ２０３がＮ又はＮ＋１入力クロッ
ク毎にひとつのクロック周期についてアクティブなデュ
アルモジュラスＮ／Ｎ＋１プリスケーラー２０３；それ
ぞれがＱ２０３のインアクティブ−ゴーイング変更毎に
１カウントだけ下がるダウンカウンターである第１及び
第２プリローダブルカウンター２０５、２０７；第１及
び第２カウンター２０５、２０７のデータ源２０９、２
１１；ＡＮＤゲート２１３；及びＴ形フリップフロップ
２１５からなるリタイマーからなる。分周器２０１は入
力部２１７及び出力物２１９を備えている。
【００３５】分周器２０１の動作の場合、カウンター２
０５のカウントが０の時にプリスケーラー２０３がＮ分
割すると、カウンター２０５の＝０出力Ｑ２０５がアク
ティブになる。Ｑ２０３が次に変更すると、データ源２
０９の内容がカウンター２０５にロードされ、Ｄｎのカ
ウントをもつことになる。従って、カウンター２０５の
＝０出力Ｑ２０５がＱ０２３がＤｎ変更する毎に、また
はＮｘＤｎ入力クロック毎に一度アクティブになる。即
ち、プログラム可能な分周器２０１の除数はＮ×Ｄｎで
ある。
【００３６】Ｄｎの値を１だけかえると、プログラム可
能な分周器２０１の除数がＮだけかわる。データ源２１
１と共に第２カウンター２０７を使用して、Ｎカウント
のこれらステップを１カウントのステップに内挿する。
【００３７】プログラム可能な分周器２０１の除数がＮ
の倍数、即ちＮ×Ｄｎであるのが望ましい場合には、デ
ータ源２１１の内容Ｄｕを０に設定する。従って、カウ
ンター２０７も０ロードする。こうすると、カウンター
２０７の出力Ｑ２０７がアクティブになり、カウンター
２０７を使用禁止にすると共に、プリスケーラー２０３
をＮ分割に設定する。
【００３８】プログラム可能な分周器２０１の除数がＮ
の倍数でないほうが望ましい場合には、Ｄｕを適当な値
にするとよい。例えば、分周器２０１の除数がＤｎ×Ｎ
＋１の場合には、Ｄｕを１に設定する。従って、カウン
ター２０７には１がロードされ、出力Ｑ２０７がインア
クティブになり、カウンター２０７がカンウントできな
くなり、プリスケーラー２０３がＮ＋１分割を指令する
。次に、Ｎ＋１入力クロックに生じるＱ２０３の変更に
よりカウンター２０７をカウントゼロに設定する。この
状態では、カウント２０７は使用禁止状態にあり、Ｑ２
０３のＤｎ周期の残りはＮ及び否定Ｎ＋１入力クロック
からなる。分周器２０１の除数は従って１×（Ｎ＋１）
＋（Ｄｎ−１）×Ｎ＝Ｎ×Ｄｎ＋１になる。分周器２０
１の一般的な除数は従ってＤｕ×（Ｎ＋１）＋（Ｄｎ−
Ｄｕ）×Ｎ＝Ｎ×Ｄｎ＋Ｄｕである。
【００３９】プリスケーラー２０３、ＡＮＤゲート２１
３、リタイマー２１５については入力クロックの速度で
動作できるロジックで実行する必要があるが、第１及び
第２カウンター２０５、２０７はＮ倍遅くてもよく、よ
り遅いロジックで実行可能である。この結果、出力Ｑ２
０５のタイミングが入力クロックについて定まらなくな
る。従って、出力Ｑ２０５はリタイマー２１５に直接入
力する入力としては使用できない。従って、出力Ｑ２０
５のタイミングはＡＮＤゲート２１３でプリスケーラー
２０３の出力Ｑ２０３によってクォリファイされ、ＡＮ
Ｄゲート２１３の出力がリタイマー２１５に行く。
【図面の簡単な説明】
【図１】第１分周器の概略ブロック線図である。
【図２】図１の分周器に使用する非同期計数機構のブロ
ック線図である。
【図３】図１の分周器に使用するＴ形（トグル）フリッ
プフロップの概略図である。
【図４】第２分周器のブロック線図である。
【図５】第２分周器のタイミング図である。
【図６】本発明の第１実施例である第３分周器のブロッ
ク線図である。
【図７】第３分周器のタイミング図である。
【図８】本発明の第２実施例である第４分周器のブロッ
ク線図である。
【図９】本発明による分周器を使用したフェーズ・ロッ
ク・ループを示す概略図である。
【図１０】プログラム可能な分周器からなる本発明の第
３実施例を示すブロック線図である。
【符号の説明】
２　　分周器 ６　　カウンター機構 ４、２１７　　入力部 ８　　Ｄ形フリップフロップ ４２、５２、６２、６４、２０３、２０５、２０７　　
カウンター ４２、２０３　　フリップフロップ ５４、６６、６８、２１３　　ゲート ３０、２１５　　リタイマー

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】　　入力信号を受信する入力部（４又は２
    １７）、カウンター手段（４２、５２又は４２、５２、
    ６２、６４又は２０３、２０５、２０７）及びリタイマ
    ー手段（３０又は２１５）からなる分周器において、該
    入力部（４又は２１７）を該リタイマー手段（３０又は
    ２１５）の入力に接続し、該カウンター手段（４２、５
    ２又は４２、５２、６２、６４又は２０３、２０５、２
    ０７）の第１フリップフロップ手段（４２又は２０３）
    のクロック入力を該入力部（４又は２１７）に接続し、
    そして第２フリップフロップ手段（５２又は５２、６２
    、６４又は２０５）のクロック入力を第１フリップフロ
    ップ手段（４２又は２０３）の出力に接続し、第１フリ
    ップフロップ手段（４２又は２０３）の出力と共に出力
    をゲート手段（５４又は５４、６６、６８又は２１３）
    を介してリタイマー手段（３０又は２１５）の制御入力
    に接続し、該カウンター手段（４２、５２又は４２、５
    ２、６２、６４又は２０３、２０５、２０７）により選
    択的にリタイマー手段（３０又は２１５）を使用可能に
    して、使用可能後１周期の入力信号の受信後に、リタイ
    マー手段（３０又は２１５）の状態を変更して、リタイ
    マー手段（３０又は２１５）の出力が入力信号と同期し
    た入力信号の分割周波数を与えるようにしたことを特徴
    とする分周器。
  2. 【請求項２】　　リタイマー手段（３０又は２１５）が
    フリップフロップ（３０又は２１５）からなり、該入力
    部（４又は２１７）をフリップフロップ（３０又は２１
    ５）のクロック入力に接続し、そしてリタイマー手段（
    ３０又は２１５）の該制御入力がフリップフロップ（３
    ０又は２１５）の信号入力からなる請求項１に記載の分
    周器。
  3. 【請求項３】　　リタイマー手段（３０又は２１５）の
    フリップフロップ（３０又は２１５）がＴ形フリップフ
    ロップ（３０又は２１５）であり、これによって入力信
    号をさらに分割する段を与えると共に、フリップフロッ
    プ（３０又は２１５）がカウンター手段（４２、５２又
    は４２、５２、６２、６４又は２０３、２０５、２０７
    ）のさらに別な段を形成するようにした請求項２に記載
    の分周器。
  4. 【請求項４】　　第１フリップフロップ手段（４２）が
    Ｑ出力をフィードバックループでそのＤ入力に接続した
    第１Ｄ形フリップフロップ（４２）からなり、該第２フ
    リップフロップ手段（５２又は５２、６２、６４）がク
    ロック入力を第１Ｄ形フリップフロップ（５２）のＱ出
    力に接続した第２Ｄ形フリップフロップ（５２）からな
    り、第２Ｄ形フリップフロップ（５２）のＱ出力をその
    Ｄ入力に接続すると共に第１ＡＮＤゲート手段（５４）
    からなる第１ゲート手段（５４又は５４、６６、６８）
    を介してリタイマー手段（３０）の制御入力に第１（４
    ２）及び第２（５２）Ｄ形フリップフロップのＱ出力を
    接続した請求項１〜３のいずれか１項に記載の分周器。
  5. 【請求項５】　　カウンター手段（４２、５２、６２、
    ６４）が後続のフリップフロップ（５２、６２、６４）
    のクロック入力に接続したひとつのフリップフロップ（
    ４２、５２、６４）の出力に対してカスケード状に設け
    た複数のフリップフロップ（４２、５２、６２、６４）
    を備え、かつフリップフロップ（４２、５２、６２、６
    ４）の出力をゲート構造体（５４、６６、６８）を介し
    て該リタイマー手段（３０）に接続した請求項１〜４の
    いずれか１項に記載の分周器。
  6. 【請求項６】　　複数のフリップフロップ（４２、５２
    、６２、６４）の各フリップフロップ（４２、５２、６
    ２、６４）の出力をそれぞれＡＮＤゲート（５４、６６
    、６８）の入力に接続し、かつＡＮＤゲート（５４、６
    ６）のもうひとつの入力を先行のＡＮＤゲート（６６、
    ６８）の出力に接続した請求項５に記載の分周器。
  7. 【請求項７】　　請求項１〜３のいずれか１項に記載し
    た分周器において、第１フリップフロップ手段（２０３
    ）がデュアルモジュラスＮ／Ｎ＋１プリスケーラー（２
    ０３）からなり、第２フリップフロップ手段（２０５）
    が第１のプリローダブルカウンター（２０５）からなり
    、該ゲート手段（２１３）がＡＮＤゲート（２１３）か
    らなり、かつ該カウンター手段（２０３、２０５、２０
    ７）がクロック入力を第１フリップフロップ手段（２０
    ３）の該出力に接続した第２のプリローダブルカウンタ
    ー（２０７）を更に備え、第２フリップフロップ手段（
    ２０５）の該出力により第１第１（２０５）及び第２（
    ２０７）のプリローディングを制御し、第２カウンター
    （２０７）の出力により第２カウンター（２０７）を使
    用可能・禁止にすると共に、該プリスケーラー（２０３
    ）のＮ／Ｎ＋１除数を制御し、該分周器の除数がＮ×Ｄ
    ｎ＋Ｄｕ（但し、Ｄｎは第１プリローダブルカウンター
    （２０５）にプリローディングしたカウント、そしてＤ
    ｕは第２プリローダブルカウンター（２０７）にプリロ
    ーディングしたカウントである）である分周器。
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