JPH0423427A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0423427A JPH0423427A JP12971790A JP12971790A JPH0423427A JP H0423427 A JPH0423427 A JP H0423427A JP 12971790 A JP12971790 A JP 12971790A JP 12971790 A JP12971790 A JP 12971790A JP H0423427 A JPH0423427 A JP H0423427A
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- JP
- Japan
- Prior art keywords
- wafer
- film
- fluorine
- semiconductor
- annealing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体基板中への不純物元素の打ち込み関連工程に関し
。
。
ＢＦ２＋注入によって打ち込まれた弗素がアニール時に
外方拡散する際にウェハ表面に弗化物を生成したり、損
傷を与えないようにすることを目的とし。
外方拡散する際にウェハ表面に弗化物を生成したり、損
傷を与えないようにすることを目的とし。
半導体ウェハ上に該半導体の酸化膜を形成し。
該酸化膜を通して該ウェハに二弗化硼素イオンを注入し
１次いで該酸化膜上に該半導体の被膜を形成し、その後
に該ウェハを加熱して活性化アニールを行う工程を有す
るように構成する。
１次いで該酸化膜上に該半導体の被膜を形成し、その後
に該ウェハを加熱して活性化アニールを行う工程を有す
るように構成する。
本発明は半導体装置の製造方法に係り、特に半導体基板
中への不純物元素の打ち込み関連工程に関する。
中への不純物元素の打ち込み関連工程に関する。
近年のＶＬＳＩの微細化に伴い、浅い接合の形成が要求
されるようになり、イオン注入による硼素（１３）の打
ち込みには分子量の大きなりＦ２＋を多用するようにな
ってきた。
されるようになり、イオン注入による硼素（１３）の打
ち込みには分子量の大きなりＦ２＋を多用するようにな
ってきた。
ところが、 ＢＦ２＋はその分子式から分かるように、
イオン注入時に弗素（Ｆ）も同時に基板に打ち込まれて
しまうため、弗素による障害を回避する必要がある。
イオン注入時に弗素（Ｆ）も同時に基板に打ち込まれて
しまうため、弗素による障害を回避する必要がある。
本発明はこの目的に沿ったイオン注入方法として利用す
ることができる。
ることができる。
第３図（ａｌ、 （ｂ）は従来例の工程を説明する断面
図である。
図である。
第３図（ａ）において、半導体ウェハ１上にイオン注入
の際のスルー酸化膜として、熱酸化の二酸化珪素（Ｓｉ
０２）膜２を形成する。
の際のスルー酸化膜として、熱酸化の二酸化珪素（Ｓｉ
０２）膜２を形成する。
次に、 ５ｉｎ２膜２を通してウェハ内に二弗化硼素イ
オン（ＢＦ２＋）を注入する。
オン（ＢＦ２＋）を注入する。
次に、ウェハを窒素雰囲気中で活性化アニールを行う。
図の矢印は外方拡散で基板より抜ける弗素（Ｆ）の経路
を示し、ウェハ内には硼素（Ｂ）が残る。
を示し、ウェハ内には硼素（Ｂ）が残る。
この際、 ＳｉＯ□膜２の表面は弗素による損傷（また
は弗化物） ２Ａが生成する。
は弗化物） ２Ａが生成する。
第３図（ｂ）において、ウェハ上に多結晶珪素（ポリＳ
ｉ）膜３を成長する。
ｉ）膜３を成長する。
」二記のように、従来のＢＦ２＋注入後の活性化アニー
ルは、注入直後に行っていた。
ルは、注入直後に行っていた。
そのため、硼素と同時に打ち込まれた弗素が。
アニールによって外方拡散するため、Ｓｉウェハ表面の
ＳｉＯ□膜のダングリングボンドに弗素が捕らえられて
残留し、さらにウェハ外に放出された弗素はアニール炉
中に存在する水分と結合して弗酸（ＨＦ）を形成し、
５ｉｎ２膜表面がエツチングされて損傷を受けていた。
ＳｉＯ□膜のダングリングボンドに弗素が捕らえられて
残留し、さらにウェハ外に放出された弗素はアニール炉
中に存在する水分と結合して弗酸（ＨＦ）を形成し、
５ｉｎ２膜表面がエツチングされて損傷を受けていた。
この結果、イオン注入／アニール後の工程で。
ウェハ上にポリＳｉを成長すると、ウェハ表面に受けた
損傷をポリＳｉ膜が強調するために、ウェハ表面に第３
図（ｂｌに示される異常成長（白濁）個所３Ａ白濁を生
じていた。
損傷をポリＳｉ膜が強調するために、ウェハ表面に第３
図（ｂｌに示される異常成長（白濁）個所３Ａ白濁を生
じていた。
このポリＳｉ膜の白濁により、後のパターニング工程に
おいて、露光時には項の乱反射によるレジストのパター
ニング後の寸法精度の低下、エツチング時のポリＳｉ膜
の結晶状態の悪化にによる加工精度の低下が起こる。ま
た、外方拡散による残留弗素のデバイス特性への影響は
ドーズ量が４Ｘ１０”ｃｍ−２程度では、将来は問題化
することが予想されるが現在のところ影響がないことが
分かっている。
おいて、露光時には項の乱反射によるレジストのパター
ニング後の寸法精度の低下、エツチング時のポリＳｉ膜
の結晶状態の悪化にによる加工精度の低下が起こる。ま
た、外方拡散による残留弗素のデバイス特性への影響は
ドーズ量が４Ｘ１０”ｃｍ−２程度では、将来は問題化
することが予想されるが現在のところ影響がないことが
分かっている。
本発明はＢＰ２＋注入によって打ち込まれた弗素が、ア
ニール時に外方拡散する際にウェハ表面に弗化物の生成
や、弗素による損傷を与えないようにし、また、弗化物
の生成や弗素による損傷が発生しても、それがポリＳｉ
の成長によって顕在化しないよう（こすることを目的と
する。
ニール時に外方拡散する際にウェハ表面に弗化物の生成
や、弗素による損傷を与えないようにし、また、弗化物
の生成や弗素による損傷が発生しても、それがポリＳｉ
の成長によって顕在化しないよう（こすることを目的と
する。
上記課題の解決は、半導体ウェハ上に該半導体の酸化膜
を形成し、該酸化膜を通して該ウェハに二弗化硼素イオ
ンを注入し９次いで該酸化膜上に該半導体の被膜を形成
し、その後に該ウェハを加熱して活性化アニールを行う
工程を有する半導体装置の製造方法により達成される。
を形成し、該酸化膜を通して該ウェハに二弗化硼素イオ
ンを注入し９次いで該酸化膜上に該半導体の被膜を形成
し、その後に該ウェハを加熱して活性化アニールを行う
工程を有する半導体装置の製造方法により達成される。
第１図（ａ）、 （ｂｌは本発明の詳細な説明する断面
図である。
図である。
第１図（ａ）において、半導体ウェハ１上にイオン注入
の際のスルー酸化膜として、熱酸化ＳｉＯ２膜２を形成
する。
の際のスルー酸化膜として、熱酸化ＳｉＯ２膜２を形成
する。
次に、 ＳｉＯ□膜２を通してウェハ内にＢＦ２＋を注
入する。
入する。
次に、ウェハ上にポリＳｉ膜３を成長する。
第１図（ｂ）において、ウェハを窒素雰囲気中で活性化
アニールを行う。
アニールを行う。
図の矢印は外方拡散で基板より抜ける弗素（Ｆ）の経路
を示し、ウェハ内には硼素（Ｂ）が残る。
を示し、ウェハ内には硼素（Ｂ）が残る。
本発明はポリＳｉ成長後にアニールを行うことにより弗
素による悪い影響を低減するようにしたものである。
素による悪い影響を低減するようにしたものである。
その理由は次のように考えられる。
■ 弗化物の残留、生成に関して
弗素はウェハ表面のダングリングボンドに捕らえられて
いるものが一番多いために、弗素が外方拡散し、ウェハ
から抜は出る際にＳｉウェハ表面に形成されているＳｉ
Ｏ□膜に残留する率が最も高くなる。このとき、既にウ
ェハ表面にポリＳｉ膜が形成されていると、ポリＳｉ膜
／５Ｉ０２膜界面に弗素が捕らえられる確率は大幅に減
少する。
いるものが一番多いために、弗素が外方拡散し、ウェハ
から抜は出る際にＳｉウェハ表面に形成されているＳｉ
Ｏ□膜に残留する率が最も高くなる。このとき、既にウ
ェハ表面にポリＳｉ膜が形成されていると、ポリＳｉ膜
／５Ｉ０２膜界面に弗素が捕らえられる確率は大幅に減
少する。
ポリＳｉ膜の白濁の発生は、成長時にＳｉＯ３膜表面に
残留した弗素がポリＳｉ膜中に拡散し、異常成長するこ
とが最も大きな原因であるので、ポリＳｉを成長する際
に下地の５ｉ０２膜に弗素が存在しなければ白濁は発生
しない。
残留した弗素がポリＳｉ膜中に拡散し、異常成長するこ
とが最も大きな原因であるので、ポリＳｉを成長する際
に下地の５ｉ０２膜に弗素が存在しなければ白濁は発生
しない。
本発明によると、ポリＳｉの成長後にアニールを行うの
で、ポリＳｉの成長時には下地の５ｉ０２膜表面に弗素
が存在しない。即ち、この時点では、未だアニールを行
っていないので弗素は外方拡散してきていない。
で、ポリＳｉの成長時には下地の５ｉ０２膜表面に弗素
が存在しない。即ち、この時点では、未だアニールを行
っていないので弗素は外方拡散してきていない。
■ 弗素によるウェハ表面の損傷に関してＳｉＯ□膜の
損傷は弗素がウニ／’％表面から抜は出たときにアニー
ル炉中に存在する水分と結びついて弗酸を形成し、 Ｓ
ｉＯ□膜がエツチングされることにより起こるものと考
えられるのて、 ５ｉ０２膜上にポリＳｉ膜が堆積され
ておれば、その下地のＳｉＯ２膜は損傷を受けない。
損傷は弗素がウニ／’％表面から抜は出たときにアニー
ル炉中に存在する水分と結びついて弗酸を形成し、 Ｓ
ｉＯ□膜がエツチングされることにより起こるものと考
えられるのて、 ５ｉ０２膜上にポリＳｉ膜が堆積され
ておれば、その下地のＳｉＯ２膜は損傷を受けない。
また、弗酸に対するポリＳｉのエツチングレートは５ｉ
０２よりかなり小さいので、ポリＳｉ表面に受ける損傷
はＳｉＯ２の場合よりかなり小さい。
０２よりかなり小さいので、ポリＳｉ表面に受ける損傷
はＳｉＯ２の場合よりかなり小さい。
弗素による悪い影響を低減する理由として以上の２点が
考えられる。
考えられる。
当初ＳｉＯ□の損傷により発生すると考えられていたポ
リＳｉの白濁は、上記のようにその後の調査によって、
ＳｉＯ２膜表面に残留した弗素に起因するポリＳｉの
異常成長の方が原因として有力になってきた。
リＳｉの白濁は、上記のようにその後の調査によって、
ＳｉＯ２膜表面に残留した弗素に起因するポリＳｉの
異常成長の方が原因として有力になってきた。
これは、 ＳＩＭＳ （二次イオン質量分析）法により
白濁発生個所の分析を行ったところウェハの深さ方向の
弗素の強度がポリＳｉ中で異常に高くなっており、白濁
の発生していない個所では弗素が検出されなかったこと
によるものである。さらに。
白濁発生個所の分析を行ったところウェハの深さ方向の
弗素の強度がポリＳｉ中で異常に高くなっており、白濁
の発生していない個所では弗素が検出されなかったこと
によるものである。さらに。
５ｉ０２膜スルーでイオン注入を行い、続いて窒素中の
アニールを行った直後のウェハ（ポリＳｉは成長してい
ない）表面を観察すると、非常に程度の軽いＳｉＯ２膜
の荒れは認められるものの１局部的にひどい荒れ方をし
たものは発見できなかったことによるものである（白濁
は局部的に発生する）。
アニールを行った直後のウェハ（ポリＳｉは成長してい
ない）表面を観察すると、非常に程度の軽いＳｉＯ２膜
の荒れは認められるものの１局部的にひどい荒れ方をし
たものは発見できなかったことによるものである（白濁
は局部的に発生する）。
第２図（ａ）〜（ｅ）は本発明の一実施例を説明する断
面図である。
面図である。
この例は本発明の効果確認のために、 ＭＯＳ ＩＣの
のチャネルドーズイオン注入と同様の条件で行った。
のチャネルドーズイオン注入と同様の条件で行った。
この工程のスルー酸化膜上に成長するポリＳｉ膜はＦＢ
Ｔのゲート形成用の導電膜に相当する。通常工程のよう
に、スルー酸化膜の除去後に新たにゲート酸化膜を形成
しない理由は、ゲート酸化膜形成の熱処理によって起こ
る不純物の再分布をできる限り抑えるためである。
Ｔのゲート形成用の導電膜に相当する。通常工程のよう
に、スルー酸化膜の除去後に新たにゲート酸化膜を形成
しない理由は、ゲート酸化膜形成の熱処理によって起こ
る不純物の再分布をできる限り抑えるためである。
これは、デバイスの微細化にともない酸化膜の劣化より
も不純物の再分布を防ぐことを優先させたものである。
も不純物の再分布を防ぐことを優先させたものである。
第２図（ａ）において、原結晶として１面指数（１００
１抵抗率１５Ωｃｍのｐ型Ｓｉウェハｌを用いる。
１抵抗率１５Ωｃｍのｐ型Ｓｉウェハｌを用いる。
第２図（ｂｌにおいて、イオン注入の際のスルー酸化膜
として、熱酸化によりウェハ表面に厚さ２２０人のＳｉ
Ｏ□膜２を形成する。
として、熱酸化によりウェハ表面に厚さ２２０人のＳｉ
Ｏ□膜２を形成する。
第２図（Ｃ）において、 ＳｉＯ２膜２を通してウェハ
内にＢＦ２＋を注入する。
内にＢＦ２＋を注入する。
ＢＦ２＋の注入条件は、エネルギー４０ ＫｅＶ、ドー
ズ量７ＸｌＯ”Ｃｍ−２である。
ズ量７ＸｌＯ”Ｃｍ−２である。
第２図（ｄ）において、気相成長（ＣＶＤ）法を用いて
。
。
ウェハ上にポリＳｉ膜３を成長する。
第２図（ｅ）において、ウェハを窒素雰囲気中で９００
℃で３０分間の活性化アニールを行う。
℃で３０分間の活性化アニールを行う。
この後、ウェハの表面観察を行う。
比較例として、第１図（ｄ）と第１図（ｅ）の順序を逆
転した従来工程で作製したウェハを同時に表面観察した
。
転した従来工程で作製したウェハを同時に表面観察した
。
その結果、比較例では白濁を発生したが、実施例ではは
白濁の発生は認められなかった。
白濁の発生は認められなかった。
以上説明したように本発明によれば、 ＢＦ２＋注入
によって打ち込まれた弗素が、アニール時に外方拡散す
る際に、ウェハ表面のダグリングボンドに捕らえられる
形で弗化物を生成したり、ウェハ表面より抜は出た弗素
がアニール炉中の水分と結びつき弗酸を形成してウェハ
表面をおおうＳｉＯ２膜に損傷を与えることは少なく、
また、ウェハ表面の弗素の残留物や弗素による損傷が発
生しても。
によって打ち込まれた弗素が、アニール時に外方拡散す
る際に、ウェハ表面のダグリングボンドに捕らえられる
形で弗化物を生成したり、ウェハ表面より抜は出た弗素
がアニール炉中の水分と結びつき弗酸を形成してウェハ
表面をおおうＳｉＯ２膜に損傷を与えることは少なく、
また、ウェハ表面の弗素の残留物や弗素による損傷が発
生しても。
それがポリＳｉの成長によって顕在化されることを阻止
することができる。
することができる。
従って、ポリＳｉ膜表面の形状異常（白濁）を防ぐこと
ができる。
ができる。
その結果、後工程のフォトエツチング工程における加工
性の向上や、ポリＳｉ膜表面の形状異常に起因する電界
集中により層間絶縁膜の耐圧低下を防止することができ
る。
性の向上や、ポリＳｉ膜表面の形状異常に起因する電界
集中により層間絶縁膜の耐圧低下を防止することができ
る。
第１図（ａ）、 （ｂ）は本発明の詳細な説明する断面
図。 第２図（ａ）〜（ｅ）は本発明の一実施例を説明する断
面図。 第３図（ａ）、 （ｂ）は従来例の工程を説明する断面
図である。 図において。 ■ ■はＳｉウェハ。 ２はスルー酸化膜で５ｉ０２膜。 ２ＡはＳｉＯ□膜表面の損傷または生成弗化物。 ３はポリＳｉ膜。 ■ 本発明のニオ呈を３先明オろＷ作面図 第 図 イ楚米分１の断面図 第 図 実施弁′ の断面図 第 ？ 図
図。 第２図（ａ）〜（ｅ）は本発明の一実施例を説明する断
面図。 第３図（ａ）、 （ｂ）は従来例の工程を説明する断面
図である。 図において。 ■ ■はＳｉウェハ。 ２はスルー酸化膜で５ｉ０２膜。 ２ＡはＳｉＯ□膜表面の損傷または生成弗化物。 ３はポリＳｉ膜。 ■ 本発明のニオ呈を３先明オろＷ作面図 第 図 イ楚米分１の断面図 第 図 実施弁′ の断面図 第 ？ 図
Claims (1)
- 半導体ウェハ上に該半導体の酸化膜を形成し、該酸化
膜を通して該ウェハに二弗化硼素イオンを注入し、次い
で該酸化膜上に該半導体の被膜を形成し、その後に該ウ
ェハを加熱して活性化アニールを行う工程を有すること
を特徴する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12971790A JPH0423427A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12971790A JPH0423427A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423427A true JPH0423427A (ja) | 1992-01-27 |
Family
ID=15016468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12971790A Pending JPH0423427A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423427A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464935B1 (ko) * | 2002-09-17 | 2005-01-05 | 주식회사 하이닉스반도체 | 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| KR100603510B1 (ko) * | 2004-10-07 | 2006-07-20 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
-
1990
- 1990-05-18 JP JP12971790A patent/JPH0423427A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464935B1 (ko) * | 2002-09-17 | 2005-01-05 | 주식회사 하이닉스반도체 | 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| KR100603510B1 (ko) * | 2004-10-07 | 2006-07-20 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
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