JPH0423450B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はアナログ／デイジタル（Ａ／Ｄ）コン
バータに関し、特に半導体ウエーハ製造法におけ
る単一チツプの集積回路（IC）形式の装置をト
リムする装置に関する。本発明は、1978年２月２
日出願の米国特許出願第879648号（現在は放棄）
（これに対応する日本への特許出願は特願昭54−
19630号（特開昭54−151368号）である。）の一部
継続出願である1978年12月11日出願の係属中の米
国特許出願第968329号に開示され特許請求された
ダブル・デイジタル／アナログ・コンバータ（Ｄ
−DAC）の利用に関する。これ等コンバータは、
1978年１月27日出願の係属中の弊米国特許出願第
872966号（これに対応する日本への特許出願は特
願昭54−8666号（特開昭54−111247号）である。）
において開示請求された複数入力の精密電圧増巾
器兼コンパレータを利用するものである。前記の
先行出願における教示内容は参考のため本分中に
引用される。 前記先行出願は、１対のデイジタル／アナログ
（Ｄ／Ａ）コンバータがいかにして結合され高精
度コンパレータの助けにより比較的大形のコンバ
ータを形成できるかを開示する。このように、２
つの３ビツトのＤ／Ａコンバータは、部品数を非
常に節減して６ビツトの素子を形成するようにす
ることができる。又、更にいかにして複数入力コ
ンパレータを用いて12ビツトの素子を形成するよ
うに４つの３ビツトのＤ／Ａコンバータを接続し
て更に多くの部品数を節減できるかが示されてい
る。 下表は種々のＤ／Ａ又はＡ／Ｄコンバータの特
性を示す。５ボルトの素子を特徴とするものと仮
定する。コンバータと関連する段数における解が
示されている。誤差欄は±１／2LSBに関連した
％である。最後の欄は、１／2LSBのサイズが電
圧単位であることを示す。

【表】 もしその全能力が利用できるならば８ビツト素
子が全公差が0.2％より良い８ビツトの素子が構
成されねばならないことが判る。この程度の公差
は製品において達成することは難かしい。明らか
に３ビツトの素子は製作が比較的容易であり、４
つの３ビツトの素子をそれ等が十分にマツチする
ように１つのICチツプに作ることができる。こ
のように、４つの素子全てがマツチするようにそ
の内の３つの素子をトリムするだけでよい。1978
年12月11日出願の弊米国特許出願第968329号に示
される如く、１つのICチツプ上に12ビツトＡ／
Ｄコンバータを組込むことができる。しかし、大
量生産において12ビツト素子の精度を達成するた
めには、ある種のトリミングが必要となる。例え
ば、当技術において公知の如く、抵抗のトリムの
ためにレーザーを使用することが可能である。あ
るいは又、２つのＤ−DACの平衡化のため複数
入力コンパレータにおけるコンデンサがレーザー
によりトリムすることもできる。コンデンサのト
リミングの一形態は、1978年２月15日出願の係属
中のＴ・Ｐ・Redfernの米国特許出願第877915号
「集積化されたコンデンサ用のトリム構造」にお
いて開示されている。 抵抗のトリミングは高い精度で達成することが
できる。例えば、フイルム抵抗を用いて所要値よ
り低い値にすることができ、レーザー・ビーム又
はと粒ブラストを用いてフイルムの一部を削去し
て抵抗値を高めることもできる。このトリミング
は抵抗値をモニターしながら近似の公差を達成す
ることができる。しかし、このようなトリム操作
を行つた抵抗はトリミング後バラ付きが生じるお
それがあり、かつこのようなバラ付きは熱的循環
により促進され得ることが判つた。このため長期
にわたる精度の確保が難かしくなる。素子の存否
に拘わらず計数的トリミングを用いることが遥か
に望ましい。例えば、その合計値を選択的なフユ
ーズ・リンクの溶断により変化させ得る１群の抵
抗を直並列の組合せでつなぐため溶断可能リンク
を使用することができる。その結果段階的なパラ
メータの変更を生じるが、一たん工程が実施され
れば、トリミングの結果このパラメータが漂遊す
ることはない。更に、回路網の設計を慎重に行え
ば、有効な範囲のトリミングおよび精度が達成可
能である。又、当技術においては多くの同様な溶
断可能リンクが使用できる。 本発明の目的はＡ／ＤコンバータのICチツプ
のためのチツプ上での高精度のトリミングの提供
にある。 本発明の別の目的は、Ａ／ＤコンバータのIC
チツプにROMを内蔵させることにより計数的ト
リミングが可能なICチツプ提供にある。 本発明の他の目的は、一たん一時的なプログラ
ムが適当であることが判れば恒久的に組込むこと
が可能であるトリミング操作を一時的にプログラ
ムする装置と共にPROMをＡ／ＤコンバータIC
チツプ上に用いることにある。 前記およびその他の目的は下記の構成において
達成される。即ち、アナログ入力電圧を表す複数
のビツトのデイジタル出力ワードを提供する計数
的にトリミングされるアナログ／デイジタル・コ
ンバータであつて、前記デイジタル出力ワードに
おける前記ビツトの可能な全組合わせを含む一連
のデイジタル出力ワードを生成するデイジタル出
力ワード生成手段と、該生成されたデイジタル出
力ワードに応答して該デイジタル出力ワードに対
応したアナログ電圧に変換するデイジタル／アナ
ログ・コンバータ部と、該変換されたアナログ電
圧と前記アナログ入力電圧とを比較する比較手段
とを有し、前記デイジタル出力ワード生成手段は
前記比較手段の結果に応答して前記アナログ入力
電圧に対応するデイジタル出力ワードを決定する
アナログ／デイジタル・コンバータにおいて、前
記デイジタル／アナログ・コンバータ部は、所与
の第１の基準電圧を用い、前記デイジタル出力ワ
ードの複数の上位ビツトに応答して該複数の上位
ビツトに対応するアナログ電圧に変換する上位デ
イジタル／アナログ・コンバータと、第２の基準
電圧を用い、前記デイジタル出力ワードの複数の
下位ビツトに応答して該複数の下位ビツトに対応
するアナログ電圧に変換する下位デイジタル／ア
ナログ・コンバータと、前記上位アナログ／デイ
ジタル・コンバータのアナログ出力電圧をトリミ
ングするため、前記第２の基準電圧を用い、前記
デイジタル出力ワードの特定の複数の上位ビツト
の各々に対するトリム・ワードを有するデイジタ
ル・トリム・ワードに応答して該デイジタル・ト
リム・ワードに対応するアナログ電圧に変換する
トリミング・デイジタル／アナログ・コンバータ
と、前記上位デイジタル／アナログ・コンバー
タ、前記下位デイジタル／アナログ・コンバータ
及び前記トリミング・デイジタル／アナログ・コ
ンバータのそれぞれにより変換されたアナログ電
圧に基づいて前記デイジタル出力ワードに対応し
たアナログ電圧を生成する手段とを有し、前記デ
イジタル・トリム・ワードと第２の基準電圧トリ
ム・ワードとを記憶し、かつ前記デイジタル出力
ワードの複数の上位ビツトに応答して該複数の上
位ビツトに対応するデイジタル・トリム・ワード
を読出す読出し専用記憶手段と、前記第１の基準
電圧から前記第２の基準電圧を生成する第２の基
準電圧生成手段であつて、前記読出し専用記憶手
段に記憶された第２の基準電圧トリム・ワードに
応答して、前記第２の基準電圧を、前記上位デイ
ジタル／アナログ・コンバータと前記下位デイジ
タル／アナログ・コンバータとの関係に基づいて
定められる前記第１の基準電圧の所定分の一にト
リミングする第２の基準電圧トリミング手段を含
む第２の基準電圧生成手段とを更に設けたことを
特徴とする。 このような構成を採用することにより、以下の
ような作用効果を奏する。 単一の構成では複雑な構成と成らざるを得ない
ビツト数の大きなデイジタル／アナログ・コンバ
ータを、ビツト数の小さいデイジタル／アナロ
グ・コンバータを上位と下位のデイジタル／アナ
ログ・コンバータに割り当てることにより構成し
た場合、それぞれに付与された基準電圧に基づい
てデイジタル出力ワードの上位ビツトと下位ビツ
トのそれぞれに対応する適正なアナログ値に変換
するには、下位デイジタル／アナログ・コンバー
タに付与される第２の基準電圧と、上位デイジタ
ル／アナログ・コンバータに付与される第１の基
準電圧とは、上位と下位の両デイジタル／アナロ
グ・コンバータの構成により定まる一定の比率が
必要である。しかし、第２の基準電圧は第１の基
準電圧から抵抗デバイダ等により作られる場合、
その構成要素の製造上のばらつき等のため、上位
ビツトと下位ビツトそれぞれに対応する適正なア
ナログ値を得ることは容易でない。本発明は、上
記第２の基準電圧生成手段に第２の基準電圧トリ
ミング手段を設けたことにより、第２の基準電圧
のばらつきを精密にかつ安定してトリミングする
ことが可能となり、それにより、第１の基準電圧
に対して所要の比率を有する第２の基準電圧を生
成して下位デイジタル／アナロ・コンバータに付
与できることから、上位ビツトのアナログ値に対
して適正な下位ビツトのアナログ値を得ることが
できる。 また、上記のように第１の基準電圧に対して一
定の比率を有する第２の基準電圧がトリミング・
デイジタル／アナログ・コンバータに付与される
ため、デイジタル・トリム・ワードのビツトに対
応する変換されたアナログ値は、基準電圧のばら
つきによるばらつきがなくなり、かつ第１の基準
電圧と第２の基準電圧との比率が所要の比率に調
整されているので、デイジタル・トリム・ワード
のビツトに対応する変換されたアナログ値も、第
１の基準電圧に対して一定の比率となることか
ら、上位デイジタル／アナログ・コンバータの変
換されたアナログ値のトリミング調整後のばらつ
きを一定のばらつきの中に入れることが可能とな
る。 そして、これらの結果、複数のビツトを有する
デイジタル／アナログ・コンバータ部を１つのデ
イジタル／アナログ・コンバータで構成した場合
大きく複雑な構成とならざるを得ないのを、複数
の、ビツト数の小さい構成の単純なデイジタル／
アナログ・コンバータで構成することが容易とな
る。１つの複数入力コンパレータと関連して作用
する１対のＤ−DACセクシヨンを用いる１つの
ICチツプ内に１つのＡ／Ｄコンバータを構成す
る。制御論理装置（CLU）は、Ａ／Ｄ出力であ
るデイジタル・ワードを生成する。このワードに
おける種々のビツトは適当なＤ−DACセクシヨ
ンに対して分配される。最上位のＤ−DAC
（MSD）に対して基準電圧（V_REF）が付与され、
最下位のＤ−DAC（LSD）に対してはこの基準電
圧V_REFの一部が付与される。この一部の電圧はビ
ツトの配分に従つて加重される。４つの３ビツト
素子の組立体を用いて２つの６ビツトのＤ−
DACを構成すれば64：１の加重が行われ、その
結果LSDに対してV_REF／８が付与され、コンパ
レータＣの加重率は８：１となる。１対のコンパ
レータ入力に対してはアナログ入力が付与され、
個々のＤ−DACはこのＤ−DACの加重率に従つ
て加重される他の入力対につながる。LSDには、
1978年12月11日出願の米国特許出願第968329号に
開示された如きＤ−DACを形成するため第２の
デコーダの組が設けられている。これ等のデコー
ダは、コンパレータにおける別に適当に加重され
た入力対と接続される。 計数的トリミングのためチツプには１つの読出
し専用メモリー（ROM）が内蔵されている。こ
のROMは、以下LPROMと呼ばれるレーザーで
トリムされるプログラム可能素子であることが望
ましい。このLPROMはそれ自体米国に係属中の
出願「レーザによるプログラム可能な読出し専用
メモリー」において教示請求されている。本発明
においては、１つの構造体内に２つの記憶セクシ
ヨン、即ち一方はMSDをトリムするセクシヨン、
他方はLSDをトリムするセクシヨンが含まれる。
このLPROMは、CPUからのデイジタル・ワー
ドの４つの最上位ビツトを用いてアドレス指定さ
れる。このアドレス・セクシヨンはそれぞれ９つ
の場所において７ビツトの応答を生じる。最初の
６ビツトはLSDの第２のデコーダ群をプログラ
ムするために用いられる。第７番目のビツトはコ
ンパレータに与えられる補正信号の極性を制御す
る。 前記LPROMのLSDトリム・セクシヨンは、復
号されてLSDに対して付与されたV_REFの一部の
正確な値を調整するトリム・セクシヨンを操作す
るため使用される１つの７ビツト・ワードを保有
する。 前述のことから、LSDはMSDの１ビツト・ス
テツプを正確に表わすようトリムされる。MSD
は、３つの最上位のワード・ビツトが調整される
ようにトリムされる。このように、前記素子はデ
イジタル命令に応答してトリムされ、その結果ア
ナログ入力の各計数表示が１／2LSBよりも更に
正確になる。 LPROMのプログラミングは、その各々がウエ
ーハの製造中にプローブ接触され得る９つのIC
チツプ・パツドによつて行われる。前記パツドの
内の２つのMSDトリム・セクシヨンおよびLSD
トリム・セクシヨンのいずれかの選択を可能にす
る。他の７つのパツドはデイジタルトリム・ワー
ドの生成を可能にする。他の７つのパツドにより
デイジタルトリム・ワードの生成が可能になる。
選択パツドは適当な記憶内容のオーバーライドを
可能にする。即ち、メモリーのプログラミングに
先立ち、選択パツドが付勢される時、７つのワー
ド・パツドに挿入されたワード内容は関連するト
リムを操作する。作用においては、選択パツドが
付勢され、所望のトリム値が得られる迄デイジタ
ルワードが操作される。このことは、適正なＡ／
Ｄデイジタル出力がある特定のアナログ入力に応
答して生成される時表示されることになる。ワー
ドが表示され、LPROMはレーザーで分断された
導体リンクによつてプログラムされる。このよう
に、適正なデイジタル・ワードがLPROMにプロ
グラムされる。LSDのLPROMセクシヨンは１つ
の７ビツト・ワードでプログラムされ、MSDの
LPROMは同様に、オフセツトの９番目のワード
を加えたデイジタル・ワードの８ワードを表わす
３つの最上位ビツト位置を表わす９つのデイジタ
ル・ワードでプログラムされる。一たん３つの
MSBがトリムされると、抵抗形成法の固有の精
度のため全てのビツト組合せが１／2LSB以下と
なるように正確であることが保証される。 以下の説明においては、当技術において公知の
如く、従来のCMOSの技術は他のIC技術を用い
る場合であつても用いられる。図示のデコーダ、
スイツチおよび他のロジツクにおいては従来のス
イツチング作用が意図される。例えば、簡単なス
イツチとしては必要に応じてＮチヤネルトランジ
スタ、Ｐチヤネル・トランジスタ、又はCMOS
伝達ゲートのいずれでもよい。抵抗は、ICチツ
プの従来の不動化した即ち電界酸化物の表面に薄
いフイルムの形態で付着されたシリコンおよびク
ロームの合金であることが望ましい。このような
抵抗は比較的狭い公差に製造することができ、比
較的低い電力のレーザー・ビームを用いて容易に
切断される。しかし、他の形態の抵抗構造も使用
できる。素子の組立て形成技術は公知であるた
め、本分では詳細には説明しない。図示の素子構
成は、漸新で有効な、又着想が難かしい構造をも
たらす素子の組合せを示すためのものである。 第１図は望ましい実施例の種々の素子を示す。
この素子は基本的に12ビツトＡ／Ｄコンバータで
あり、このコンバータは極性の決定能力により、
技術的に13ビツトの装置である。以下に述べる簡
単な手段により、極性の制御によつて、技術的に
11ビツト装置である10ビツトのＡ／Ｄコンバータ
に容易に変更される。 10で示す基本的な制御論理回路（CLU）は、
MM54C905の如き公知の市販された素子におい
て見出される如き逐次近似化レジスタ（SAR）
による方法を用いる。このSARに対して適当な
クロツク信号が与えられ、ターミナル１１におけ
る指令と同時に、公知の逐次近似化法に
従つて一連の13ビツト・ワードを生じ続ける。例
えば、第１のワードである符号決定ワードの後で
は、第２のワードが1/2フル・スケール（即ちタ
ーミナル12に与えられたV_REF値の1/2）を表わす。
ターミナル１３〜１４に与えられる入力が１／
2V_REFより大きいか小さいかに従つて、回線１５
上のコンパレータ出力はSARに対してその時の
ビツトを保持すべきかリセツトすべきかを命令す
る。SARがアナログ入力と最も近似するワード
を生じると、変換作用は完了してデイジタル・ワ
ードがバス１６の各回線上の出力として使用可能
となる。 具体的には、例えば、アナログ入力電圧が＋
５／8V_REFとすると、該＋5/8V_REFがターミナル１
４に、０ボルトの電圧がターミナル１３に印加さ
れる。一方、制御論理回路１０は1/2V_REFを表す
Q11が１で、その他のQ0〜Q10が０をバス１７に
付与する。従つて、MSD18のQ9〜Q11のビツト
を変換するDAC（デイジタル−アナログ・コンバ
ータ）は回線２６に1/2V_REFに等しい電圧を出力
し、MSD18のQ6〜Q8のビツトを変換するDAC
は回線２７に０ボルトの電圧を出力する。クロツ
ク回線３１上のクロツクがハイのとき、スイツチ
３０及び３４、及びトグルスイツチ５９を介して
３８が導通するとすると、コンデンサ５０のスイ
ツチ３８側の電圧はターミナル１４の＋5/8V_REF
であり、コンデンサ４８のスイツチ３４側の電圧
は０ボルトである。また、AC反転増幅器２９の
入力と出力とはスイツチ３０により導通し、両者
は同電圧で、いわゆるトリツプ・ポイントの中間
電圧にある。次に、相補関係にあるクロツク回線
３２上の相補クロツクがハイとなると、スイツチ
３０は不導通となり、スイツチ３３、及びトグル
スイツチ５７を介してスイツチ３７が導通する。
このため、コンデンサ５０のスイツチ３７側の電
圧は０ボルトとなり、コンデンサ４８のスイツチ
３３側の電圧は1/2V_REFとなる。コンデンサ４８
とコンデンサ５０の値が同じため、AC反転増幅
器２９の入力への重み付けは同じである。従つ
て、クロツク回線３１がハイのときに対してクロ
ツク回線３２がハイのときは、コンデンサ４８及
び５０のスイツチ側の全体の電圧は1/8V_REFだけ
低減し、それに伴いAC反転増幅器２９の入力も
前記中間電圧から1/8V_REFだけ低減するため、AC
反転増幅器２９の出力はハイとなり、回線１５を
ハイにする。次に、制御論理回路１０は、回線１
５のハイに応答して、逐次近似化レジスタ
（SAR）の通常の手順に従つて3/4V_REFを表すビ
ツト・ワードをバス１７に出力し、上記と同様の
動作によりアナログ入力電圧と比較を行う。ま
た、LSD１９の動作も上記と同様に動作する。
なお、コンデンサに蓄積された電荷を放電する方
法は、このようなAC反転増幅器２９を用いたク
ロツク型コンパレータでは適当な抵抗等を介して
行う等公知の技術を用いればよい。 12ビツトのデイジタル・ワード・ビツトは
LSBに対するQO乃至MSBに対するQ11として表
示される。これ等ビツトはバス１７上を１対のＤ
−DAC１８および１９に対し配分される。各Ｄ
−DACは図示の如く１対の３ビツトＤ／Ａコン
バータを構成する。より詳細には、前記特開昭54
−151368号公報に記載されているように、第１図
において、MSD１８及びLSD１９のそれぞれ四
角の部分は、等しい抵抗値を有する抵抗ラダーか
らなる。なお、それぞれの下側の抵抗ラダーの各
抵抗値は、上側の抵抗ラダーの各抵抗の抵抗値の
１／８である。また、それぞれの三角形の部分は、
付与される１組の複数のデイジタル・ビツトに対
応した抵抗タツプを出力回線に接続する複数のス
イツチを含むスイツチングツリーからなる。Ｄ−
DAC１８は６つのMSBQ6〜Q11を受取り、ター
ミナル１２におけるV_REFに直結される。Ｄ−
DAC１９は又１対の３ビツトＤ／Ａコンバータ
を有し、図示の如く６つのLSBQ0〜Q5を受取
る。Ｄ−DAC１９は抵抗２１，２２，２３を介
して1/8V_REFを受取るよう接続される。なお、特
許請求の範囲第１項に記載の上位デイジタル／ア
ナログ・コンバータと下位デイジタル／アナロ
グ・コンバータとの関係に基づいて定められる前
記第１の基準電圧の所定分の一は、第１図に示す
実施例の場合のV_REFの1/8に対応する。抵抗２２
および２３は、V_Tで表わされるノード２４が
V_REF／16で作用するように等しくされる。以下で
詳細に述べられるように、ノード２４はＤ−
DAC１９をトリムするためのトリム点として用
いられる。Ｄ−DAC１８は以下においてはMSD
と呼び、Ｄ−DAC１９はLSDと呼ぶ。 MSD１８は回線２６と２７上に１対の出力を
有し、これ等の回線は複数入力コンパレータ２８
の１対の入力を有する。コンパレータは、入出力
ターミナル間に短絡スイツチ３０を接続させた高
利得のAC反転増巾器２９を使用する。スイツチ
３０は、CMOS素子においてはその線形応答の
中心および最大利得点に位置するそのトリツプ点
に増巾器２９を周期的に強制する。図には唯１個
の増巾器を示したが、それぞれが各自の短絡スイ
ツチを有する複数個のこのようなスイツチがAC
結合でカスケード接続されて所要の全利得値を得
る。スイツチ３０（および他のカスケード接続さ
れた増巾スイツチ）はCLUの回線３１か
ら操作される。 MSD出力回線２６と２７は、それぞれ関連す
る相補形のクロツク回線３２と３２の信号で操作
されるスイツチ３３と３４に接続される。これ等
のスイツチはコンパレータ２８に対する１対の入
力を有し、コンデンサ４８を介して増巾器２９に
接続される。同様に、LSDの出力回線６０と６
１は、コンデンサ４９により増巾器２９に接続さ
れる別のコンパレータ２８の入力対を有するスイ
ツチ３５，３６に接続される。LSDは1/8V_REFを
受取りコンデンサ４９はコンデンサ４８の容量の
１／８であるため、LSDの応答はMSDの応答の1/64
に加重される。前述の如く、６ビツトのDACは
64ステツプの応答を有する。従つて、LSDは
MSDの１ステツプを表わす。 ターミナル１３と１４におけるアナログ入力は
入力スイツチ対３７，３８を介してコンデンサ５
０へ、更に増巾器２９へ接続される。コンデンサ
４８と５０は同じものであるから、アナログ入力
応答はMSD１８に対して等しい加重を有する。
しかし、クロツク回線３１，３２とスイツチ３
７，３８間にはトグル・スイツチ５７が挿入され
ていることが判る。もしこのトグル５７が作用し
なければ、ターミナル１３と１４に対する入力方
向は直通である。もし前記トグルが回線５９上の
信号により作動させられると、ターミナル１３と
１４における入力極性の方向は逆になる。このよ
うに、必要に応じて、CLUは自動極性制御を行
つて作用的に１ビツトをコンバータ能力に付加
し、これにより12ビツト・コンバータに13ビツト
の能力を持たせるようにすることができる。 スイツチ３９と４０はコンパレータ２８に対す
る別の入力対を構成する。この入力はＡ／Ｄ変換
のための1/2LSBシフトを生じるように用いられ
る。１つのLSB信号はLSD１９から得られ、回
線６２を介してスイツチ４０に接続される。スイ
ツチ３９はLSBをアースと照合する。スイツチ
３９と４０はコンデンサ５４を介して増巾器２９
に接続される。コンデンサ５４はLSD１９を加
重するコンデンサ４９の値の半分であるため、回
線６２上の１ビツトはコンパレータ２９における
１／２LSBシフトを生じる。コンバータが10ビツト
装置として使用される場合には、スイツチ５６は
＋V_CCをスイツチ４１に接続する。このためコン
デンサ５５をコンデンサ５４と並列に接続させ、
LSD１９に対する加重の２倍の加重をLSBに与
える。このように1/2LSBシフトは12ビツト素子
の場合よりも10ビツト素子において４倍となる。 スイツチ４２と４３はコンパレータ２８に対す
る更に別の入力対を与える。この入力は、コンデ
ンサ５１を介して増巾器２９に接続され、コンデ
ンサ５１の値はコンデンサ４８のそれの1/32であ
るため、MSDの効果の1/32を有するように加重
される。スイツチ４３と４２は抵抗６２と６３を
構成するオフセツト・トリム素子に接続される。
これ等の抵抗は、オフセツトに対してトリムされ
得る（Ａ／Ｄコンバータの形成後）ため可変とし
て示される。必要に応じ、抵抗６３はコンバータ
に対して零のオフセツトを生じるように調整され
る。あるいは、予め定めた零をパツド６４を介し
てシステムに挿入することができる。 なお、特許請求の範囲第１項に記載のデイジタ
ル／アナログ・コンバータ部により変換されデイ
ジタル出力に対応したアナログ電圧は、第１図に
おけるコンデンサ４８，４９，５２，５４の各一
方の端と反転増幅器２９の入力との接続点に現れ
る電位に対応する。 本分では、13ビツト（又は、切換えにより11ビ
ツト）で作用可能な12ビツトのＡ／Ｄコンバータ
（10ビツトに切換え可能）については１対のＤ−
DACおよびSARロジツクを備えた複数入力コン
パレータを使用するものとして説明した。次に本
構成の高精度トリミングについて説明する。 計数化トリミングを達成するためチツプ内蔵
PROMを使用した。望ましい素子はレーザーに
よりプログラムされるべきものであるため、この
素子をLPROM６５と呼ぶ。以下に説明する素子
は70ビツトのメモリーを含んでいる。MSDの
LPROMセクシヨン６６（第２図参照）は９つの
７ビツト・ワードを記憶し、その記憶場所はバス
１７上の12ビツト・ワードの４つのMSBQ8〜
Q11によつてアドレス指定される。LPROMセク
シヨン６６からの７ビツト・ワードはバス６８上
のビツトの組合せ０〜６として示される。ビツト
０〜５はLSD１９に対し接続されたデコーダ６
６及び６７に（バス６８を介して）与えられ、こ
れによりLSD１９は複式Ｄ−DACの形態となる。
デコーダ６６，６７はLSD１９に接続されるが、
これ等のデコーダは回線６０と６１の出力に対し
ては何の意味も持たない。デコーダ６６と６７は
出力回線６９と７０をスイツチ４５と４６に接続
させ、このスイツチは依然としてコンパレータ２
８に対する別の入力対を構成する。コンデンサ５
２はこの入力対を増巾器２９に接続し、そのため
コンパレータの応答加重量はMSD１８の入力に
比して1/32となる。（コンデンサ５２はコンデン
サ４８の値の1/32である。）V_REF／８はデコーダ
６６と６７を介して結合されるため、全加重量は
１／２５６となる。従つて、トリム範囲は1/4LSBの
分解能（16LSB／2⁶）で16LSB（１／256−１／
4096）となる。７ビツト・ワードのビツト６は、
回線６８ａを介して、スイツチ４５と４６に対す
るクロツク位相を制御するよう作用するトグル５
８に接続される。このことは、ビツト６がトリム
の極性、即ちトリムが加算されるべきか減算され
るべきかを制御するが、ビツト０〜５はデコーダ
６６と６７を介してトリム量を決定することを意
味する。 より詳細には、例えば、LSD１９のデコーダ
６６は、回線６８上のビツト５が１で他のビツト
３及び４が０であるとき回線７０に1/16V_REFを出
力し、デコーダ６７は、回線６８上のビツト２が
１で他のビツト０及び１が０であるとき回線６９
に1/128V_REFを出力する。CLU10が1/2V_REFに対
応するQ11＝１（他のQ0〜Q10＝０）をバス１７
に出力し、LPROM６５はこのQ11＝１に応答し
てビツト５＝１（他のビツト０〜ビツト４＝０、
及び極性ビツト６＝０）を回線６８に出力すると
する。そのため、MSD１８の回線２６にはQ11
＝１に対応する1/2V_REFに近い電圧が与えられる。
一方、MSD１８の回線２７は０ボルトである
（Q6〜Q8＝０）。LSD１９のデコーダ６６の回線
７０にはビツト５＝１に対応する1/16V_REFが付与
され、一方LSD１９のデコーダ６７の回線６９
は０ボルトである（ビツト０〜ビツト２＝０）。
クロツク回線３１がハイのとき、コンデンサ４８
のスイツチ３４側の電圧はスイツチ３４の導通に
より回線２７の０ボルトとなる。また、トグルス
イツチ５８は、ビツト６が０のとき、クロツク回
線３１をスイツチ４５に、相補のクロツク回線３
２をスイツチ４６に接続するとする。従つて、ク
ロツク回線３１がハイのとき、コンデンサ５２の
スイツチ４５側の電圧は、スイツチ４５の導通に
より回線６９上の０ボルトとなる。なお、このと
きAC反転増幅器２９の入力はトリツプ点の中間
電圧にある。次に、相補のクロツク回線３２がハ
イになると、コンデンサ４８のスイツチ３３側の
電圧はスイツチ３３の導通により回線２６の電圧
（1/2V_REFに近い）となる。また、コンデンサ５２
のスイツチ４６側の電圧は、スイツチ４６の導通
により回線７０の1/16V_REFの電圧になる。コンデ
ンサ５２の値はコンデンサ４８の値の1/32のた
め、コンデンサ５２のスイツチ側の電圧変化が
AC反転増幅器２９の入力に与える影響は、コン
デンサ４８のスイツチ側の電圧変化がAC反転増
幅器２９の入力の電圧に与える影響の1/32であ
る。クロツク回線３２がハイからローに切り替わ
つたとき、コンデンサ４８のスイツチ側の電圧は
０ボルトから1/2V_REFに近い電圧の変化と、コン
デンサ５２のスイツチ側の電圧が０ボルトから1/
１６V_REFに変化コンデン５２の1/32の重み付けをし
た変化との和の変化に、AC反転増幅器２９の入
力は追随して変化する。従つて、MSD１８の出
力は、LSD１９のデコーダ６６及び６７により
加算のトリミングがされたことになる。 一方、ビツト６が１の場合は、トグルスイツチ
５８が、クロツク回線３１をスイツチ４６に、ク
ロツク回線３２をスイツチ４５に接続するため、
クロツク回線３１がハイのとき、コンデンサ４８
のスイツチ側の電圧は０ボルトであり、コンデン
サ５２のスイツチ側の電圧は1/16V_REFである。一
方、クロツク回線３２がハイのとき、コンデンサ
４８のスイツチ側の電圧は1/2V_REFに近い電圧で
あり、コンデンサ５２のスイツチ側の電圧は０ボ
ルトである。従つて、クロツクが切り替わつたと
き、コンデンサ４８のスイツチ側の電圧の変化
を、コンデンサ５２のスイツチ側の電圧の変化は
減算するように作用する。 つまり、エラーが訂正されるとき、指示された
値が高すぎるか低すぎるかであるあることは明ら
かである。従つて、訂正インクリメントは、指示
された値を正しい大きさまで高めるため加える
か、指示された値を減少させるため減算するかの
いずれかである値を含む。トリム・ワード・ビツ
ト０〜５はトリムの大きさを示し、ビツト６はイ
ンクリメントが正か負でなければならないかを決
定するビツトである。トリム・ワードのビツト６
はトグル５８を作動するために用いられる。これ
は、次にスイツチ４５及び４６のクロツク極性を
決定する。一つの極性において、トグル・ワード
は、コンパレータ２８の入力に対して加算のイン
クリメントを生じる。他の極性において、減算を
生じる。こうして、本装置は、エラーが訂正され
る極性に適合する。 コンバータが12ビツト素子から10ビツト素子に
変換されスイツチ５６は10ビツト位置で操作され
る場合にはスイツチ４７がONに切換えられ、こ
のためコンデンサ５３をコンデンサ５６と並列に
接続する。このため加重キヤパシタンスを４倍も
にさせ、10ビツトのコンバータにおいて必要とさ
れる如くトリム量を４：１だけ増加する効果を有
する。 LPROM６５は又第２の即ちLSDの記憶セクシ
ヨン７０（第３図）を含む。このセクシヨンは、
バス７１上にＡ〜Ｇと表示されたビツトを有する
１つの７ビツト・ワードの記憶域を有する。この
バスはトリム回路７２（第４図）に接続され、こ
れはLSDトリム・ワード・ビツトＡ〜Ｇを復号
してV_Tの如きノード２４に対する補正を行う。
作用的には、V_REF／８の実際の値は、LPROM６
５のLSDセクシヨンに保持されたデイジタル・
ワードにより指定される如くトリム回路７２によ
つて変更される。 LPROM６５の両セクシヨン６６と７０は最初
にバイパスされ得、そのワード内容はプローブ・
パツド７３〜８１によりシミユレートされる。こ
れ等のパツドの７つは７ビツト・ワードのシミユ
レートのために使用されるが、他の２つのパツド
はLPROM６５の２つのセクシヨンのいずれかを
シミユレートするよう作動され得る。 ICがウエーハのダイ・ソートにおいて検査さ
れる時、個々のチツプがプログラムされ得る。
LSDのPROMセクシヨン７０がシミユレートさ
れ、LSD１９を較正するトリム回路７２用の１
つのワードが見出される。適正なワードが一たん
見出されるならば、このワードはレーザーにより
トリムされ、即ちメモリーにエントリされて恒久
的な較正を行う。次に、MSDのPROMセクシヨ
ン６６がシミユレートされ、９つのワード記憶場
所（４つのMSBQ8〜Q11に従つて決定される）
がある順序で選択される。MSBと関連する９ワ
ードであつてコンバータを正確にトリムする９ワ
ードが見出され、このワードは次にレーザー・ト
リミングによりセクシヨン６６に挿入される。
MSD１８の性能をトリムする９ワードのメモリ
ーは通常Ａ／Ｄコンバータにおける1/2LSB精度
より優れた精度を達成するのに十分であることが
判つた。これはウエーハ・ダイ・ソートにおいて
行われるため、機械化が可能であり、パツケージ
できかつこれ以上のトリミングを経ずして使用で
きる有効な12ビツトのコンバータの歩留りが非常
に高くなる。 第２図はMSDのLPROMセクシヨン６６のメ
モリー兼アドレス部の詳細を示す。メモリー部６
６は各々９個宛の７行に配列された63個のＰチヤ
ネル・トランジスタを有する。各コラムが同じ方
法で作用するためトランジスタ７２〜７８の１コ
ラムのみについて詳細に説明する。７つのトラン
ジスタのゲートは、デイジタル・ワードMSBの
Q8乃至Q11と応答するデコーダ８７から並列に
駆動される。このデコーダの出力はビツト内容に
より選択された１つを除いて全てハイの状態であ
る。このハイの状態は全ての関連するＰチヤネ
ル・トランジスタをOFFにする。本分の論議に
おいては、コラム回線８６はローであると仮定
し、このためトランジスタ７２〜７８をオンに切
換える。各メモリーのビツト場所のトランジスタ
はそのドレーン電極と関連する小形のシリコン・
クローム抵抗を有し、各抵抗の他端は別の行即ち
ビツト回線に接続する。これ等の抵抗は、レーザ
ー・ビームに対して露出され得るICの酸化膜の
表面上に配される。これ等抵抗はオーミツク値は
低く、必要に応じて選択的にレーザーにより分割
することができる。記憶素子の各列は接地に接続
された別個の抵抗を有する。これ等の抵抗９０−
９６は、抵抗７９〜８５の値に比して大きなオー
ミツク値を有し、レーザーによるトリミングは生
じない。全ての記憶ビツト・トランジスタのソー
ス電極は＋V_CCに接続される。このように、ワー
ド回線ビツト０〜６と関連する出力回線は＋V_CC
に近似するようプルされて、全て論理値「１」を
表わす。必要に応じて、どれかあるいは全ての抵
抗７９〜８５をレーザー・ビームで分断すること
ができる。分断された抵抗（単数又は複数）と関
連する回線（単数又は複数）は接地電位にプルさ
れて論理値「零」を記録する。このように、記憶
セクシヨン６６は完全にレーザーでプログラム可
能である。 LPROMが望ましいが、他のどんなPROMで
も使用できることが判るであろう。例えば、フロ
ーテイング・ゲート、バイポーラ・トランジス
タ、溶断リンク、ダイオード、又は他のプログラ
ム可能な素子が使用可能である。トリミングは１
回の操作であるため、再プログラミングは必要で
ない。 第３図はLPROM６５の残部を示す。LSDセク
シヨン７０のメモリーは、＋V_CCとトランジスタ
１０７のドレーン間に接続された７対の抵抗１０
０〜１０６からなる。プルアツプ素子として作用
するトランジスタ１０８は、通常トランジスタ１
０７のゲートをハイにプルしてこれをONにさ
せ、これにより各抵抗対における１つの素子を実
質的に接地する。各抵抗対においては、＋V_CCに
接続されたものがその他のものより値が遥かに大
きくなつている。このことは、トランジスタ１０
７がONであつて全ての抵抗がその侭の状態であ
れば、抵抗対のノード点は全てロー即ち論理値
「零」となる。セクシヨン７０のメモリーを論理
値「１」にプログラムすることは、トランジスタ
１０７に接続された対の抵抗（２つの抵抗の小さ
い方）を分断することによりなされる。残りの抵
抗はノード点をハイの状態にプルする。各抵抗対
のノード点は、LSDメモリーのデコーダ１０９
のNANDゲートの一入力側に接続される。各
NANDゲートは、グループ１１０〜１１６にお
けるプルアツプ・トランジスタに接続された第２
の入力を有する。このため、デコーダ１０９のゲ
ートは、トランジスタ１０７がONである限り簡
単なインバータとして作用する。１群のＮチヤネ
ル・トランジスタ１１７〜１２３はパツド７３と
NANDゲートの第２の入力間に接続される。ト
ランジスタ１１７〜１２３のゲートはそれぞれパ
ツド７５〜８１に接続される。トランジスタ１０
８は通常パツド７３をハイの状態にプルするた
め、トランジスタ１１０〜１１６は通常は不作動
位置にある。通常、LSDの記憶セクシヨン７０
の内容は、Ａ〜Ｇで表わされたビツトを含むデコ
ーダ１０９からの７ビツト・ワードとして生じ
る。 記憶セクシヨン７０の内容をシミユレートする
ことを欲する時は、パツド７３が関連するプロー
ブ（図示せず）を介して接地される。このためト
ランジスタ１０７をOFFの状態にさせ、対100〜
106をなす＋V_CCと接続された抵抗は、デコーダ
１０９の各ゲートにおけるメモリーと接続された
入力をハイの状態にプルする。NANDゲートは
この時パツド７５〜８１に強制された外的にプロ
グラムされた論理値「１」と「０」を再生するよ
う作用する。どんなデイジタル・ワードでもシミ
ユレートできるようにパツド７５〜８１に対して
プローブ（図示せず）が接続される。各NAND
ゲートは簡単なインバータとして作用し１つの反
転トランジスタが挿置されているため、パツド７
５〜８１を介して挿入されたワードのビツト内容
はデコーダ１０９から生じる。 第２図に示されたMSDの記憶セクシヨン６６
は７行で示される。これ等の行は、メモリーから
７ビツトのワードを生じるデコーダ１２５（第３
図）に接続する。デコーダ１２５は７つの
NANDゲートを含み、その各々の１入力はメモ
リー６６の各素子の１列に接続されている。
NANDゲートの他の各入力はグループ１７８〜
１８４のプルアツプ・トランジスタに接続されて
いる。各プルアツプ・トランジスタはトランジス
タ１７０〜１７６の１つのＮチヤネル・トランジ
スタに接続され、これ等トランジスタのソースは
パツド７４に共に接続されている。プルアツプ・
トランジスタ１７７は通常パツド７４をハイの状
態にプルし、このためトランジスタ１７０〜１７
６を消勢する。このことは、デコーダ１２５にお
ける各NANDゲートの通常１の入力がハイであ
り従つて各々は簡単なインバータとして作用し、
記憶セクシヨン６６において「１」と「０」を反
復する（反転により）よう作用することを意味す
る。 前述の如く、プログラミングに先立つてメモリ
ー６６の全ての列はハイの状態になる。この条件
に対して、デコーダ１２５のNANDゲートの
各々の他方の入力は関連するプローブ・アドレ
ス・パツドの状態に応答して単純なインバータと
して作用する。このように、もしパツド７４がプ
ローブ（図示せず）により接地され得るならば、
アドレス・パツド７５〜８１はプローブでき、デ
コーダ１２５のNANDゲートに対しトランジス
タ１７０〜１７６を介して外部で生成されたワー
ドを与えるために使用することができることが判
る。このように、MSDのトリム・パツド７４は
記憶ワードをシミユレートするため使用された記
憶セクシヨン６６とパツド７５〜８１を一時的に
バイパスするために使用できる。次に、セクシヨ
ン６６の種々のコラムがデコーダ８７からアドレ
ス指定されるため、トリムに適した外部的に選択
されたワードを見出すことができ、メモリー・レ
ーザーは所要のワードを再生するようにトリムす
ることができる。トリミングの後、記憶セクシヨ
ン６６と７０は所要のシステム・トリムの情報を
提供する恒久的にプログラムされた読出し専用メ
モリーとして作用する。 第４図は第１図のトリム回路７２の内容を詳細
に示す。ビツトＡ〜Ｇを含む７ビツトのデイジタ
ル入力ワードは第３図のデコーダ１０９から受取
られる。ビツトＡおよびＢは、４つのトランジス
タ１３１〜１３４のどれか１つを選択するよう作
用するデコーダ１３０において別個に復号され
る。これ等のトランジスタは、V_REFに接続される
３つの出力タツプとアースとを有する電圧分割装
置に接続される。上部のタツプにV_REF／８が生
じ、5/64V_REFおよび3/64V_REFがそれぞれトランジ
スタ１３２および１３３に接続されるように抵抗
１３５〜１３８が選択される。第１図に関して前
に述べた如くV_Tノード２４が通常は4/64V_REF（即
ち1/16V_REF）であることが判る。このように、ノ
ード１４４がノード２４のV_Tに対して±1/64又
は±4/64に選択された電位点に接続されることが
できることが判る。電位が＋であれば、ノード１
４４はノード２４に対して電流を流し、電位が−
であればノード１４４はノード２４からの電流を
吸収する。 ワード・ビツトＣ、Ｄ、Ｅ、Ｆ、Ｇは、それぞ
れ直列の抵抗１４５〜１４９を含むスイツチ１３
９〜１４３を操作する。これ等の抵抗は２進数で
加重され、５つの２進加重された電流のどれかが
ビツトＡおよびＢにより開始される４つの電位の
１つに対し選択できるようにノード２４に対して
接続される。ビツトＣ〜Ｇが全て零である場合に
は電流が流れず、このことはV_Tが1/16V_REFであ
ることが望まれるトリムなしの場合を表わす。 これ迄の説明から、LSD１９が一体にトリム
されてMSD１８のLSB値とマツチすることが判
る。LSD１９は次にデイジタル出力ワードの
MSBに応答して復号されて、MSD１８における
誤差の補償のため使用される訂正電圧を生じる。
４つのMSBを表わす９つの組合せのみが必要で
あるため、70ビツトのLPROMを用いてシステム
全体がトリム可能である。 トリミング法については第５図においてブロツ
ク図で示された装置と関連して説明する。半導体
ウエーハは１５０で示す。ウエーハは、それぞれ
前述の如く完全なＡ／Ｄコンバータを含む一連の
チツプを含む。このチツプは、正確に標識された
中心部で反復される行と列の配置で規則的な間隔
でウエーハ上に繰返される。ウエーハは、その上
にチツプ・パターンを正確に標識を付し反復する
よう調整できるウエーハ歩進機構１５１に載置さ
れる。このウエーハは一時に１つの回路が標識で
き、その結果各々を試験位置に順次送ることがで
きる。列状の試験プローブ１５２ａが試験位置に
配され、プローブをウエーハと接触したり離れた
りするよう運動可能な測定装置１５２上に載置さ
れる。これ等プローブはチツプ上のパツドと係合
するよう配列され、回路との接触が可能となる。
作用において、チツプは試験位置に歩進させら
れ、プローブはチツプのパツドと接触するように
おかれる。次に、測定装置が給電して信号電圧を
チツプに与え、その性能を評価する。このような
操作は制御回路１５３に応答して行われ、この制
御装置はALU１５４、メモリー１５５、読出し
装置１５６（プリンタおよび（又は）デイスプレ
の如き）および更に第６図に関して以下に説明す
る如きシステムを操作するプログラム制御装置１
５７を保有するかあるいはこれ等と接続されてい
る。試験中のコンバータの能力が一たん確定され
ると、その性能を仕様通りになるよう調整され
る。このため制御装置１５３は、レンズ１５９に
よりウエーハ１５０に対し収束されるレーザー１
５８に照準を合せる。Ｘ−Ｙ軸運動装置１６０は
制御装置からの指令に従つてレーザー・ビームを
追う。パルサー１６１はレーザーを操作してトリ
ミングを行う。第５図の全ての素子は公知の技術
を用い市販品として入手できるため、これ以上詳
細には触れない。 第６図はトリミング法の詳細を示すブロツク図
である。ブロツク２００においては、ウエーハが
第５図の試験装置内にあるものとする。給電さ
れ、コンバータは誤差を決定するため試験され
る。最終製品が12ビツトの精度にトリムされ得る
かどうかについて決定がなされる。もしそうでな
ければ、設置された装置により第１図のスイツチ
５６が10ビツトの位置にセツトされ、実施される
10ビツトの精度にトリムされる。以下の論述にお
いては、12ビツトの能力が示されるものとする。 ブロツク２０１においては、正確なV_REF（5000
ボルト）が与えられ、回路はLSB／２オフセツ
トに対してトリムされる。これは相対的なグロス
調整であつて高精度を要するものではない。第１
図の抵抗６２又は６３（又はその両方）はこの調
整のためレーザーによりトリムすることができ
る。この方法は0.6ｍＶの範囲内でアナログ電圧
入力を変化させ、000 000 000 000−000 000 000
001のデイジタル変換が0.6ｍＶに近似して生じる
ように抵抗をレーザーでトリムすることを含む。
このような変換は一般に「ウオール（wall）」と
呼ばれる。このLSB／２のオフセツト調整によ
り理想的なＡ／Ｄコンバータに生じる最大誤差が
LSB／２を超えないことが保証されるのである。 ブロツク２０２においては、デイジタル出力
000 111 000 000と関連するウオールが見出され
る。これはV_RWと呼ばれる。このウオール電圧が
生じてその値が表示される迄アナログ入力は単純
に変更される。一般に、このウオールは次の更に
低次のデイジタル・ワードへの変換を生じる前記
電圧値であると言われる。従つてブロツク２０３
の記憶セクシヨン７０に示す如く、LPROM６５
のLSD部分はレーザーでトリムされ、その結果
（V_RW＋LSB／２）／７−LSB／２と等しいアナ
ログ電圧で000 000 111 111のウオールが生じる。
このため、LSD１９がMSD１８の低次の部分に
おける１ステツプを正確に表わすことを保証す
る。 このトリム・ステツプは、パツド７３を接地し
てデイジタル・ワードをプローブを介してパツド
７５〜８１に与えることにより行われる。このワ
ードは最善のトリミングが得られる迄変更され
る。 所要のトリム・ワードが一たん決定されると、
このワードは、実際にはブロツク２０６において
示す如く生じる最終的なレーザー・トリミングス
テツプにおいて使用するためメモリー１５５（第
５図）に挿入される。このトリミング操作の部分
において、レーザーを操作して記憶セクシヨン７
０の抵抗を分断して固定記憶形態で所要のトリ
ム・ワードを複製する。パツド７３におけるアー
スとパツド７５〜８１におけるLSDトリム・ワ
ードは次のステツプの間保持される。 次に、ブロツク２０４に示す如く、パツド１２
に対して与えられたV_REFの正確な値は、ウオール
000 111 111 111が1/8（5000）−LSB／２のアナ
ログ入力で生じるように調整される。このため、
正確に（一時的に）トリムされたLSDに対する
フル・スケールのコンバータの応答を調整する。
パツド７３における接地は取除かれる。 MSD１８を高精度にトリムするために要する
ワードは、この時LPROM６５のMSDの記憶セ
クシヨン６６を一時的にプログラムすることによ
つて決定される。所要のトリム・ワードは後で使
用するためメモリー１５５内に記憶される。次の
チヤートで示す如き９つのステツプがあり、９つ
のウオールが正確に配される。これ等のデイジタ
ル・トリム値は相互作用を持たないため、この値
はいかなる順序でも実施することができる。下表
は関連するウオールの場所を示している。

【表】 パツド７４は接地され、パツド７５〜８１はデ
コーダ８７のアドレス指定により表示されるウオ
ールに対してコンバータを最も近似的にトリムす
るワードが与えられている。適正なワードが見出
されると、このワードがメモリー１５５に挿入さ
れる。 ９つの全てのトリム・ワードが決定されメモリ
ー１５５に記憶されると、このチツプはプログラ
ミングの用意ができる。ブロツク２０６において
は、LPROM６５がプログラムされる。レーザ１
５８は、メモリー１５５に記憶されたトリム・ワ
ードに従つて前に概要を述べた抵抗をトリムする
よう操作される。作用的には、ブロツク２０３，
２０５において決定されたワードがLPROM６５
に恒久的に挿入される。 メモリーに対して一操作でレーザー・メモリ
ー・プログラミングが実施され、このため非常に
望ましい利点が生じる。本来アナログ方式のレー
ザー・トリミングは素子を仕様通りにするために
一連の測定−トリム−測定のサイクルを必要とす
る。不都合にも、照射はシリコン基板と反応する
ため、レーザーの付勢の後ICが元の状態に復し
て安定化するためには実質的な間隔が必要とな
る。このことはトリミングの効果が確定できるよ
うにレーザーのトリミング操作の後回路が元の状
態に復するのを待たねばならないことを意味す
る。単一のデイジタル方式レーザー・トリミング
によればこの問題が回避される。 前述のトリミング操作の完了と同時にＡ／Ｄコ
ンバータのチツプは完全にトリムされ、ウエーハ
上の次のチツプを処理することができる。前述の
工程は複雑に見えるが、これを自動化機械におけ
るウエーハの試験に適用して全ステツプを自動化
すれば、全工程は非常に迅速に、通常は１秒以内
に実施することが可能である。 このように処理された半導体ウエーハを個々の
パツケージされたチツプに処理すれば、これ以外
のトリミングは不要となる。素子の顧客又はユー
ザが行うべき全ての事柄は、所要のフル・スケー
ル表示を与えるV_REFの値を提供することだけであ
る。これは通常予期された最終ユーザの較正操作
であるから、実際にはＡ／Ｄコンバータの使用に
ついては余分の処置は一切ないことになる。 本発明については本分の望ましい実施態様につ
いて記述し詳細な較正法について述べた。本発明
の主旨および範囲内で当業者にとつて多くの変更
態様が着想可能なことは明らかである。従つて、
本発明の範囲は頭書の特許請求の範囲によつての
み限定されるべきものとする。

【図面の簡単な説明】

第１図は本発明の望ましい実施態様を示す論理
回路、第２図は第１図のLPROMのMSDセクシ
ヨンのデコーダおよびメモリーの論理回路、第３
図は第１図のLPROMのLPROMプログラミン
グ、LSDワード・デコーダ、およびLSDメモリ
ー兼デコーダの各セクシヨンを示す論理回路図、
第４図は第１図のトリミング回路および関連する
デコーダを示す論理回路、第５図はウエーハ試験
装置の各部を示すブロツク図、および第６図は第
１図のコンバータの製作に有効なデイジタル・ト
リミング法のブロツク図である。 １０……制御論理装置（CLU）、１１〜１４…
…ターミナル、１５〜１７……回線、１８，１９
……複式デイジタル／アナログ・コンバータ、２
１〜２３……抵抗、２８……コンパレータ、２９
……反転増巾器、３０，３３〜３６，３９，４０
……スイツチ、３７，３８……スイツチ対、４１
〜４３，４５〜４７……スイツチ、４８〜５５…
…コンデンサ、５６……スイツチ、５７，５８…
…トグル、６２，６３……抵抗、６４……パツ
ド、６５……レーザ・プログラム可能読出し専用
記憶装置（LPROM）、６６，６７……デコーダ、
７０……LSD記憶セクシヨン、７２〜７８……
トランジスタ、７９〜８５……抵抗、８７……デ
コーダ。

Claims (1)

1. 【特許請求の範囲】 １ アナログ入力電圧を表す複数のビツトのデイ
   ジタル出力ワードを提供する計数的にトリミング
   されるアナログ／デイジタル・コンバータであつ
   て、 前記デイジタル出力ワードにおける前記ビツト
   の可能な全組合わせを含む一連のデイジタル出力
   ワードを生成するデイジタル出力ワード生成手段
   と、 該生成されたデイジタル出力ワードに応答して
   該デイジタル出力ワードに対応したアナログ電圧
   に変換するデイジタル／アナログ・コンバータ部
   と、 該変換されたアナログ電圧と前記アナログ入力
   電圧とを比較する比較手段とを有し、 前記デイジタル出力ワード生成手段は前記比較
   手段の結果に応答して前記アナログ入力電圧に対
   応するデイジタル出力ワードを決定するアナロ
   グ／デイジタル・コンバータにおいて、 前記デイジタル／アナログ・コンバータ部は、 所与の第１の基準電圧を用い、前記デイジタル
   出力ワードの複数の上位ビツトに応答して該複数
   の上位ビツトに対応するアナログ電圧に変換する
   上位デイジタル／アナログ・コンバータと、 第２の基準電圧を用い、前記デイジタル出力ワ
   ードの複数の下位ビツトに応答して該複数の下位
   ビツトに対応するアナログ電圧に変換する下位デ
   イジタル／アナログ・コンバータと、 前記上位アナログ／デイジタル・コンバータの
   アナログ出力電圧をトリミングするため、前記第
   ２の基準電圧を用い、前記デイジタル出力ワード
   の特定の複数の上位ビツトの各々に対するトリ
   ム・ワードを有するデイジタル・トリム・ワード
   に応答して該デイジタル・トリム・ワードに対応
   するアナログ電圧に変換するトリミング・デイジ
   タル／アナログ・コンバータと、 前記上位デイジタル／アナログ・コンバータ、
   前記下位デイジタル／アナログ・コンバータ及び
   前記トリミング・デイジタル／アナログ・コンバ
   ータのそれぞれにより変換されたアナログ電圧に
   基づいて前記デイジタル出力ワードに対応したア
   ナログ電圧を生成する手段とを有し、 前記デイジタル・トリム・ワードと第２の基準
   電圧トリム・ワードとを記憶し、かつ前記デイジ
   タル出力ワードの複数の上位ビツトに応答して該
   複数の上位ビツトに対応するデイジタル・トリ
   ム・ワードを読出す読出し専用記憶手段と、 前記第１の基準電圧から前記第２の基準電圧を
   生成する第２の基準電圧生成手段であつて、前記
   読出し専用記憶手段に記憶された第２の基準電圧
   トリム・ワードに応答して、前記第２の基準電圧
   を、前記上位デイジタル／アナログ・コンバータ
   と前記下位デイジタル／アナログ・コンバータと
   の関係に基づいて定められる前記第１の基準電圧
   の所定分の一にトリミングする第２の基準電圧ト
   リミング手段を含む第２の基準電圧生成手段とを
   更に設けたことを特徴とするアナログ／デイジタ
   ル・コンバータ。 ２ 前記読出し専用手段が、前記上位アナログ／
   デイジタル・コンバータのアナログ出力電圧をト
   リミングするよう選択されたデイジタル・トリ
   ム・ワードと、前記第２の基準電圧をトリミング
   するよう選択された第２の基準電圧トリム・ワー
   ドとを用いて前記読出し専用記憶手段をプログラ
   ムする手段を含むことを特徴とする特許請求の範
   囲第１項に記載のアナログ／デイジタル・コンバ
   ータ。 ３ 前記プログラムする手段が、 前記読出し専用記憶手段を一時的にバイパスす
   る手段と、 所望のデイジタル・トリム・ワードと所望の第
   ２の基準電圧トリム・ワードとを選択するため、
   外部から与えられるデイジタル・トリム・ワード
   第２との基準電圧トリム・ワードとを受け取る手
   段と、 前記所望のデイジタル・トリム・ワードと前記
   所望の第２の基準電圧トリム・ワードとを前記読
   出し専用記憶手段に挿入する手段と、 を備えることを特徴とする特許請求の範囲第２項
   記載のアナログ／デイジタル・コンバータ。 ４ 前記デイジタル／アナログ・コンバータ部
   が、更に前記デイジタル出力ワードにおけるビツ
   ト数の関数として前記デイジタル・トリム・ワー
   ドの効果を重み付けする手段４１，４７，５３，
   ５５，５６を有することを特徴とする特許請求の
   範囲第３項に記載のアナログ／デイジタル・コン
   バータ。