JPH04235365A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04235365A JPH04235365A JP3001838A JP183891A JPH04235365A JP H04235365 A JPH04235365 A JP H04235365A JP 3001838 A JP3001838 A JP 3001838A JP 183891 A JP183891 A JP 183891A JP H04235365 A JPH04235365 A JP H04235365A
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- Japan
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- fuse
- transfer gate
- circuit
- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000007664 blowing Methods 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000009966 trimming Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にヒューズの切断，非切断に応じて機能，特性の変更
，調整処理を行う回路を備えた半導体集積回路に関する
。
特にヒューズの切断，非切断に応じて機能，特性の変更
，調整処理を行う回路を備えた半導体集積回路に関する
。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、図３
に示すように、レーザトリマ等によって切断可能な、多
結晶シリコン等で形成されたヒューズＦ１と、このヒュ
ーズＦ１の切断，非切断に従って予め設定された機能や
特性を変更，調整処理する調整処理回路２とを有する構
成となっており、ヒューズＦ１は調整処理回路２と直結
されていた。
に示すように、レーザトリマ等によって切断可能な、多
結晶シリコン等で形成されたヒューズＦ１と、このヒュ
ーズＦ１の切断，非切断に従って予め設定された機能や
特性を変更，調整処理する調整処理回路２とを有する構
成となっており、ヒューズＦ１は調整処理回路２と直結
されていた。
【０００３】調整処理回路２としては、例えばメモリデ
バイスでは通常の回路と冗長回路との切換え回路、アナ
ログデバイスでは抵抗値等の調整を行うトリミング回路
等が上げられる。
バイスでは通常の回路と冗長回路との切換え回路、アナ
ログデバイスでは抵抗値等の調整を行うトリミング回路
等が上げられる。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、ヒューズＦ１と調整処理回路２とが直結し
ているため、ヒューズＦ１が非切断状態ではヒューズＦ
１切断後の機能，特性を確認することができず、また、
ヒューズＦ１切断後はヒューズＦ１が非切断状態の機能
，特性の確認ができないという問題点があった。
集積回路は、ヒューズＦ１と調整処理回路２とが直結し
ているため、ヒューズＦ１が非切断状態ではヒューズＦ
１切断後の機能，特性を確認することができず、また、
ヒューズＦ１切断後はヒューズＦ１が非切断状態の機能
，特性の確認ができないという問題点があった。
【０００５】本発明の目的は、ヒューズが非切断状態で
もこのヒューズを切断したときと同等の機能，特性を確
認でき、またヒューズが切断された後でもこのヒューズ
が非切断状態のときと同等の機能，特性を確認すること
ができる半導体集積回路を提供することにある。
もこのヒューズを切断したときと同等の機能，特性を確
認でき、またヒューズが切断された後でもこのヒューズ
が非切断状態のときと同等の機能，特性を確認すること
ができる半導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、所定の手段により切断可能なヒューズと、このヒュ
ーズと並列接続された第１のトランスファゲートと、こ
の第１のトランスファゲート及び前記ヒューズと直列接
続された第２のトランスファゲートと、第１及び第２の
制御信号に従って前記第１及び第２のトランスファゲー
トのオン，オフを制御する制御回路と、前記第１のトラ
ンスファゲートがオフで前記第２のトランスファゲート
がオンのとき前記ヒューズの切断，非切断に応じて予め
設定された機能，特性の調整処理を行う調整処理回路と
を有している。
は、所定の手段により切断可能なヒューズと、このヒュ
ーズと並列接続された第１のトランスファゲートと、こ
の第１のトランスファゲート及び前記ヒューズと直列接
続された第２のトランスファゲートと、第１及び第２の
制御信号に従って前記第１及び第２のトランスファゲー
トのオン，オフを制御する制御回路と、前記第１のトラ
ンスファゲートがオフで前記第２のトランスファゲート
がオンのとき前記ヒューズの切断，非切断に応じて予め
設定された機能，特性の調整処理を行う調整処理回路と
を有している。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例を示す回路図であ
る。
る。
【０００９】この実施例は、レーザートリマ等によって
切断可能な、多結晶シリコン等で形成されたヒューズＦ
１と、このヒューズＦ１と並列接続された第１のトラン
スファゲートＴＧ１と、この第１のトランスファゲート
ＴＧ１及びヒューズＦ１と直列接続された第２のトラン
スファゲートＴＧ２と、インバータＩＶ１〜ＩＶ３及び
ＮＡＮＤゲートＧ１，Ｇ２を備え、外部からの制御信号
Φ１，Φ２に従って第１及び第２のトランスファゲート
ＴＧ１，ＴＧ２のオン，オフを制御する制御回路１と、
第１のトランスファゲートＴＧ１がオフで第２のトラン
スファゲートＴＧ２がオンのときヒューズＦ１の切断，
非切断に応じて予め設定された機能，特性の調整処理を
行う調整処理回路２とを有する構成となっている。
切断可能な、多結晶シリコン等で形成されたヒューズＦ
１と、このヒューズＦ１と並列接続された第１のトラン
スファゲートＴＧ１と、この第１のトランスファゲート
ＴＧ１及びヒューズＦ１と直列接続された第２のトラン
スファゲートＴＧ２と、インバータＩＶ１〜ＩＶ３及び
ＮＡＮＤゲートＧ１，Ｇ２を備え、外部からの制御信号
Φ１，Φ２に従って第１及び第２のトランスファゲート
ＴＧ１，ＴＧ２のオン，オフを制御する制御回路１と、
第１のトランスファゲートＴＧ１がオフで第２のトラン
スファゲートＴＧ２がオンのときヒューズＦ１の切断，
非切断に応じて予め設定された機能，特性の調整処理を
行う調整処理回路２とを有する構成となっている。
【００１０】なお、制御信号Φ１，Φ２は、外部からの
信号により内部回路で発生してもよい。
信号により内部回路で発生してもよい。
【００１１】次に、この実施例の動作について説明する
。図２はこの実施例の動作を説明するための各部信号の
波形図である。
。図２はこの実施例の動作を説明するための各部信号の
波形図である。
【００１２】制御信号Φ２は、ヒューズＦ１が非切断状
態のとき高レベル、切断状態のとき低レベルにする。こ
れはヒューズＦ１の切断，非切断を検出してロールコー
ル回路等によって発生してもよい。
態のとき高レベル、切断状態のとき低レベルにする。こ
れはヒューズＦ１の切断，非切断を検出してロールコー
ル回路等によって発生してもよい。
【００１３】制御信号Φ２が高レベルのヒューズＦ１が
非切断状態のとき、ＮＡＮＤゲートＧ１の出力端Ｎ１は
常に高レベルとなりトランスファゲートＧ１はオフ状態
となる。このとき、制御信号Φ１が高レベルであればト
ランスファゲートＴＧ２はオフ状態となり、ヒューズＦ
１が切断状態のときと同等の機能，特性の確認ができる
。また、制御信号Φ１が低レベルのときは、図３に示さ
れた従来例と同等の回路となり、通常の動作状態はこの
状態となる。
非切断状態のとき、ＮＡＮＤゲートＧ１の出力端Ｎ１は
常に高レベルとなりトランスファゲートＧ１はオフ状態
となる。このとき、制御信号Φ１が高レベルであればト
ランスファゲートＴＧ２はオフ状態となり、ヒューズＦ
１が切断状態のときと同等の機能，特性の確認ができる
。また、制御信号Φ１が低レベルのときは、図３に示さ
れた従来例と同等の回路となり、通常の動作状態はこの
状態となる。
【００１４】制御信号Φ２が低レベルのヒューズＦ１が
切断状態のときは、ＮＡＮＤゲートＧ２の出力端Ｎ２が
常に高レベルとなりトランスファゲートＴＧ２がオン状
態となる。このとき、制御信号Φ１を高レベルにすれば
トランスファゲートＴＧ１はオン状態となり、ヒューズ
Ｆ１が非切断状態のときと同等の機能，特性の確認がで
きる。また制御信号Φ１が低レベルのときはトランスフ
ァゲートＴＧ１がオフ状態となるので、図３に示された
従来例と同等の回路となる。すなわち、制御信号Φ１が
低レベルであれば、トランスファゲートＴＧ１はオフ状
態、トランスファゲートＴＧ２はオン状態となって図３
に示された従来例と同等の回路となり、ヒューズＦ１の
切断，非切断に応じてその状態の機能，特性の確認がで
きる。
切断状態のときは、ＮＡＮＤゲートＧ２の出力端Ｎ２が
常に高レベルとなりトランスファゲートＴＧ２がオン状
態となる。このとき、制御信号Φ１を高レベルにすれば
トランスファゲートＴＧ１はオン状態となり、ヒューズ
Ｆ１が非切断状態のときと同等の機能，特性の確認がで
きる。また制御信号Φ１が低レベルのときはトランスフ
ァゲートＴＧ１がオフ状態となるので、図３に示された
従来例と同等の回路となる。すなわち、制御信号Φ１が
低レベルであれば、トランスファゲートＴＧ１はオフ状
態、トランスファゲートＴＧ２はオン状態となって図３
に示された従来例と同等の回路となり、ヒューズＦ１の
切断，非切断に応じてその状態の機能，特性の確認がで
きる。
【００１５】なお、上述の説明では、制御信号Φ２をヒ
ューズＦ１の切断，非切断に応じて低レベル，高レベル
としたが、ヒューズＦ１の切断，非切断とは無関係に制
御信号Φ２のレベルを決定することもできる。
ューズＦ１の切断，非切断に応じて低レベル，高レベル
としたが、ヒューズＦ１の切断，非切断とは無関係に制
御信号Φ２のレベルを決定することもできる。
【００１６】
【発明の効果】以上説明したように本発明は、ヒューズ
と並列に第１のトランスファゲートを設け、これらヒュ
ーズ及び第１のトランスファゲートと直列に第２のトラ
ンファゲートを設け、第１及び第２の制御信号に従って
これら第１及び第２のトランスファゲートのオン，オフ
を制御する制御回路を設けた構成とすることにより、ヒ
ューズが非切断状態でもこのヒューズを切断したときと
同等の機能，特性を確認することができ、またヒューズ
が切断された後でもこのヒューズが非切断状態のときと
同等の機能，特性を確認することができる効果がある。
と並列に第１のトランスファゲートを設け、これらヒュ
ーズ及び第１のトランスファゲートと直列に第２のトラ
ンファゲートを設け、第１及び第２の制御信号に従って
これら第１及び第２のトランスファゲートのオン，オフ
を制御する制御回路を設けた構成とすることにより、ヒ
ューズが非切断状態でもこのヒューズを切断したときと
同等の機能，特性を確認することができ、またヒューズ
が切断された後でもこのヒューズが非切断状態のときと
同等の機能，特性を確認することができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】従来の半導体集積回路の一例を示す回路図であ
る。
る。
１ 制御回路
２ 調整処理回路
Ｆ１ ヒューズ
Ｇ１，Ｇ２ ＮＡＮＤゲート
ＩＶ１〜ＩＶ３ インバータ
Claims (1)
- 【請求項１】 所定の手段により切断可能なヒューズ
と、このヒューズと並列接続された第１のトランスファ
ゲートと、この第１のトランスファゲート及び前記ヒュ
ーズと直列接続された第２のトランスファゲートと、第
１及び第２の制御信号に従って前記第１及び第２のトラ
ンスファゲートのオン，オフを制御する制御回路と、前
記第１のトランスファゲートがオフで前記第２のトラン
スファゲートがオンのとき前記ヒューズの切断，非切断
に応じて予め設定された機能，特性の調整処理を行う調
整処理回路とを有することを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001838A JPH04235365A (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001838A JPH04235365A (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04235365A true JPH04235365A (ja) | 1992-08-24 |
Family
ID=11512702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001838A Pending JPH04235365A (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04235365A (ja) |
-
1991
- 1991-01-11 JP JP3001838A patent/JPH04235365A/ja active Pending
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