JPH04237136A - ガリウム砒素電界効果トランジスタ - Google Patents
ガリウム砒素電界効果トランジスタInfo
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- JPH04237136A JPH04237136A JP547691A JP547691A JPH04237136A JP H04237136 A JPH04237136 A JP H04237136A JP 547691 A JP547691 A JP 547691A JP 547691 A JP547691 A JP 547691A JP H04237136 A JPH04237136 A JP H04237136A
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- type gaas
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- gaas
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- Pending
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- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 title claims description 50
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はガリウム砒素電界効果ト
ランジスタに関し、特に高利得、高耐圧を要求される高
周波帯用のパワーＦＥＴに関するものである。
ランジスタに関し、特に高利得、高耐圧を要求される高
周波帯用のパワーＦＥＴに関するものである。
【０００２】
【従来の技術】従来技術によるガリウム砒素電界効果ト
ランジスタについて、図２を参照して説明する。
ランジスタについて、図２を参照して説明する。
【０００３】ＧａＡｓ基板１上にＭＢＥ法により第１の
Ｉ型ＧａＡｓ層２、Ｉ型ＡｌＧａＡｓ層３、第２のＩ型
ＧａＡｓ層４からなるバッファ層およびＮ型ＧａＡｓチ
ャネル層５、Ｎ＋ 型ＧａＡｓキャップ層６が順次成長
させてある。
Ｉ型ＧａＡｓ層２、Ｉ型ＡｌＧａＡｓ層３、第２のＩ型
ＧａＡｓ層４からなるバッファ層およびＮ型ＧａＡｓチ
ャネル層５、Ｎ＋ 型ＧａＡｓキャップ層６が順次成長
させてある。
【０００４】Ｎ＋ 型ＧａＡｓキャップ層６に形成され
たリセス７ａには、ＷＳｉからなるショットキゲート電
極８が形成されている。
たリセス７ａには、ＷＳｉからなるショットキゲート電
極８が形成されている。
【０００５】Ｎ＋ 型ＧａＡｓキャップ層６にはソース
オーミック電極１０およびドレインオーミック電極１１
が形成されている。
オーミック電極１０およびドレインオーミック電極１１
が形成されている。
【０００６】ショットキゲート電極８の上にはＳｉＯ２
膜９が形成され、Ｎ＋ 型ＧａＡｓキャップ層６に開
口をもつＳｉＮ膜１２が形成されて表面保護（パッシベ
ーション）を構成している。
膜９が形成され、Ｎ＋ 型ＧａＡｓキャップ層６に開
口をもつＳｉＮ膜１２が形成されて表面保護（パッシベ
ーション）を構成している。
【０００７】ＧａＡｓ基板１裏面からソース電極に達す
るバイアホール１５が形成され、バイアホール１５側面
とＧａＡｓ基板１裏面にスパッタ法による裏面Ｔｉ／Ａ
ｕ膜１６が形成されている。
るバイアホール１５が形成され、バイアホール１５側面
とＧａＡｓ基板１裏面にスパッタ法による裏面Ｔｉ／Ａ
ｕ膜１６が形成されている。
【０００８】表面にはソースオーミック電極１０および
ドレインオーミック電極１１に接続するＴｉ／Ｐｔ／Ａ
ｕ配線１３が形成されている。
ドレインオーミック電極１１に接続するＴｉ／Ｐｔ／Ａ
ｕ配線１３が形成されている。
【０００９】
【発明が解決しようとする課題】図３（ａ）に示すよう
に従来のＦＥＴにおいては、バッファ層としてＩ型Ｇａ
Ａｓ層４／Ｉ型ＡｌＧａＡｓ層３のヘテロ接合を用いて
いる。そのためドレイン電圧を上げていってゲート−ド
レイン間でアバランシェ増倍が生じたとき発生したホー
ルが基板中に拡散できない。Ｎ型ＧａＡｓチャネル層５
とＩ型ＡｌＧａＡｓ層３との間のＩ型ＧａＡｓ層４に閉
じ込められてＮ型ＧａＡｓチャネル層５／Ｉ型ＧａＡｓ
層４界面の空乏層が縮む。
に従来のＦＥＴにおいては、バッファ層としてＩ型Ｇａ
Ａｓ層４／Ｉ型ＡｌＧａＡｓ層３のヘテロ接合を用いて
いる。そのためドレイン電圧を上げていってゲート−ド
レイン間でアバランシェ増倍が生じたとき発生したホー
ルが基板中に拡散できない。Ｎ型ＧａＡｓチャネル層５
とＩ型ＡｌＧａＡｓ層３との間のＩ型ＧａＡｓ層４に閉
じ込められてＮ型ＧａＡｓチャネル層５／Ｉ型ＧａＡｓ
層４界面の空乏層が縮む。
【００１０】その結果三端子耐圧の低下やｇｄ 成分の
増大を招くという問題があった。
増大を招くという問題があった。
【００１１】この場合のＦＥＴのＩ−Ｖには図４（ａ）
に示すように、ＶＤ＝５Ｖ付近からＩＤ が急激に増加
するキンク現象がみられる。
に示すように、ＶＤ＝５Ｖ付近からＩＤ が急激に増加
するキンク現象がみられる。
【００１２】
【課題を解決するための手段】本発明のガリウム砒素電
界効果トランジスタには、ＧａＡｓ基板表面上に第１の
Ｉ型ＧａＡｓ層、Ｉ型ＡｌＧａＡｓ層、第２のＩ型Ｇａ
Ａｓ層からなるバッファ層およびＮ型ＧａＡｓチャネル
層、Ｎ＋ 型ＧａＡｓキャップ層が順次ＭＢＥ成長され
、前記キャップ層上にソースオーミック電極およびドレ
インオーミック電極が形成され、前記ソースオーミック
電極とドレインオーミック電極との間の前記キャップ層
が除去されて第１のリセスが形成され、前記第１のリセ
スにショットキゲート電極が形成され、前記ＧａＡｓ基
板裏面から前記第２のＩ型ＧａＡｓ層に達する第２のリ
セスが形成され、前記第２のリセス面から前記キャップ
層まで貫いてソース電極に達するバイアホールが形成さ
れ、前記バイアホール側面、前記第２のリセスの底面お
よび側面、前記ＧａＡｓ基板裏面にわたってショットキ
接合をなすスパッタ金属が形成されている。
界効果トランジスタには、ＧａＡｓ基板表面上に第１の
Ｉ型ＧａＡｓ層、Ｉ型ＡｌＧａＡｓ層、第２のＩ型Ｇａ
Ａｓ層からなるバッファ層およびＮ型ＧａＡｓチャネル
層、Ｎ＋ 型ＧａＡｓキャップ層が順次ＭＢＥ成長され
、前記キャップ層上にソースオーミック電極およびドレ
インオーミック電極が形成され、前記ソースオーミック
電極とドレインオーミック電極との間の前記キャップ層
が除去されて第１のリセスが形成され、前記第１のリセ
スにショットキゲート電極が形成され、前記ＧａＡｓ基
板裏面から前記第２のＩ型ＧａＡｓ層に達する第２のリ
セスが形成され、前記第２のリセス面から前記キャップ
層まで貫いてソース電極に達するバイアホールが形成さ
れ、前記バイアホール側面、前記第２のリセスの底面お
よび側面、前記ＧａＡｓ基板裏面にわたってショットキ
接合をなすスパッタ金属が形成されている。
【００１３】
【実施例】本発明の一実施例について、図１を参照して
説明する。
説明する。
【００１４】はじめにＧａＡｓ基板１上にＭＢＥ法によ
り第１のＩ型ＧａＡｓ層２、Ｉ型ＡｌＧａＡｓ層３、第
２のＩ型ＧａＡｓ層４からなるバッファ層およびＮ型Ｇ
ａＡｓチャネル層５、Ｎ＋ 型ＧａＡｓキャップ層６を
順次成長させる。
り第１のＩ型ＧａＡｓ層２、Ｉ型ＡｌＧａＡｓ層３、第
２のＩ型ＧａＡｓ層４からなるバッファ層およびＮ型Ｇ
ａＡｓチャネル層５、Ｎ＋ 型ＧａＡｓキャップ層６を
順次成長させる。
【００１５】つぎにＮ＋ 型ＧａＡｓキャップ層６に第
１のリセス７を形成したのち、ＷＳｉからなるショット
キゲート電極８を形成する。
１のリセス７を形成したのち、ＷＳｉからなるショット
キゲート電極８を形成する。
【００１６】ＳｉＯ２ 膜９をマスクとしてＡｕＧｅ／
Ｎｉ／Ａｕを蒸着してソースオーミック電極１０および
ドレインオーミック電極１１を形成する。
Ｎｉ／Ａｕを蒸着してソースオーミック電極１０および
ドレインオーミック電極１１を形成する。
【００１７】つぎにＳｉＮ膜１２を形成し、Ｔｉ／Ｐｔ
／Ａｕ配線１３を形成する。そのあと裏面からドライエ
ッチングして第２のリセス１４とバイアホール１５を形
成してから、Ｔｉ／Ａｕ１６をスパッタして素子部が完
成する。
／Ａｕ配線１３を形成する。そのあと裏面からドライエ
ッチングして第２のリセス１４とバイアホール１５を形
成してから、Ｔｉ／Ａｕ１６をスパッタして素子部が完
成する。
【００１８】ＦＥＴのソース−ドレイン間電圧ＶＤＳを
上げていくと、ゲート−ドレイン間には高電界が発生す
る。あるＶＤＳでアバランシェ増倍が生じて発生した電
子がドレインへ流入する。
上げていくと、ゲート−ドレイン間には高電界が発生す
る。あるＶＤＳでアバランシェ増倍が生じて発生した電
子がドレインへ流入する。
【００１９】一方ホールは図３（ａ）に示すように、ポ
ケット状になっている第２のＩ型ＧａＡｓ層４の価電子
帯の頂上に流入し閉じ込められる。その後ホールはＩ型
ＡｌＧａＡｓ層３側のバリアに沿ってソース側に移動し
てくる。さらに図３（ｂ）に示すように、裏面Ｔｉ／Ａ
ｕ１６と第２のＩ型ＧａＡｓ層４とにより形成されるシ
ョットキ接合をホールが通過して裏面Ｔｉ／Ａｕ１６中
に放出されるのでＦＥＴには影響を与えないことになる
。ショットキ接合はホールに対して導通しているからで
ある。
ケット状になっている第２のＩ型ＧａＡｓ層４の価電子
帯の頂上に流入し閉じ込められる。その後ホールはＩ型
ＡｌＧａＡｓ層３側のバリアに沿ってソース側に移動し
てくる。さらに図３（ｂ）に示すように、裏面Ｔｉ／Ａ
ｕ１６と第２のＩ型ＧａＡｓ層４とにより形成されるシ
ョットキ接合をホールが通過して裏面Ｔｉ／Ａｕ１６中
に放出されるのでＦＥＴには影響を与えないことになる
。ショットキ接合はホールに対して導通しているからで
ある。
【００２０】本実施例では裏面から形成された第２のリ
セス１４はソース電極１０下で、かつ縦方向は第２のＩ
型ＧａＡｓ層４に到達し、横方向は表面からの第１のリ
セス７に重複しない限りゲート側に近付けて掘ることに
より、ソース側に流れるホールはさらに抜け易くなる。
セス１４はソース電極１０下で、かつ縦方向は第２のＩ
型ＧａＡｓ層４に到達し、横方向は表面からの第１のリ
セス７に重複しない限りゲート側に近付けて掘ることに
より、ソース側に流れるホールはさらに抜け易くなる。
【００２１】このようにしてアバランシェ増倍が発生し
てからも三端子耐圧の劣化やｇｄ 成分の増大を防ぐこ
とができる。本実施例のＦＥＴ（Ｗｇ ≒８４０μｍ、
Ｌｇ ≒０．５μｍ）のＩ−Ｖ波形は、図４（ｂ）に示
すようにキンクが消失しており、ｇｄ の増大や三端子
耐圧の低下が小さいことがわかる。
てからも三端子耐圧の劣化やｇｄ 成分の増大を防ぐこ
とができる。本実施例のＦＥＴ（Ｗｇ ≒８４０μｍ、
Ｌｇ ≒０．５μｍ）のＩ−Ｖ波形は、図４（ｂ）に示
すようにキンクが消失しており、ｇｄ の増大や三端子
耐圧の低下が小さいことがわかる。
【００２２】アバランシェ増倍により生じるホールの蓄
積によりキンクが発生するので、本実施例ではホールを
裏面からソース電極を通過して抜くことによりキンクを
消失することができた。
積によりキンクが発生するので、本実施例ではホールを
裏面からソース電極を通過して抜くことによりキンクを
消失することができた。
【００２３】
【発明の効果】縦方向はＮ型ＧａＡｓチャネル層に接す
る第２のＩ型ＧａＡｓ層に到達し、横方向は表面に形成
された第１のリセスに重複しないで可能な限りゲート側
に近付くように、ソース電極下に裏面からリセスを掘っ
ている。さらにリセスにまたがる裏面Ｔｉ／Ａｕによる
ショットキ接合を形成してアバランシェ増倍により発生
したホールをソース電極に抜け易くした。
る第２のＩ型ＧａＡｓ層に到達し、横方向は表面に形成
された第１のリセスに重複しないで可能な限りゲート側
に近付くように、ソース電極下に裏面からリセスを掘っ
ている。さらにリセスにまたがる裏面Ｔｉ／Ａｕによる
ショットキ接合を形成してアバランシェ増倍により発生
したホールをソース電極に抜け易くした。
【００２４】その結果ホールの蓄積によって生じるｇｄ
の増加や、三端子耐圧の低下を防ぐことができた。
の増加や、三端子耐圧の低下を防ぐことができた。
【図１】本発明の一実施例を示す断面図である。
【図２】従来技術によるＧａＡｓ電界効果トランジスタ
の断面図である。
の断面図である。
【図３】ゲート直下およびソース電極と第２のリセスと
の間におけるバンド図である。
の間におけるバンド図である。
【図４】従来および本発明のＦＥＴのＩ−Ｖ特性を示す
グラフである。
グラフである。
１ ＧａＡｓ基板
２ 第１のＩ型ＧａＡｓ層
３ Ｉ型ＡｌＧａＡｓ層
４ 第２のＩ型ＧａＡｓ層
５ Ｎ型ＧａＡｓチャネル層
６ Ｎ＋ 型ＧａＡｓキャップ層７ 第１
のリセス ７ａ リセス ８ ＷＳｉショットキゲート電極９ Ｓｉ
Ｏ２ 膜 １０ ＡｕＧｅ／Ｎｉ／Ａｕソースオーミック電
極１１ ＡｕＧｅ／Ｎｉ／Ａｕドレインオーミッ
ク電極１２ ＳｉＮ膜 １３ Ｔｉ／Ｐｔ／Ａｕ配線 １４ 第２のリセス １５ バイアホール １６ 裏面Ｔｉ／Ａｕ
のリセス ７ａ リセス ８ ＷＳｉショットキゲート電極９ Ｓｉ
Ｏ２ 膜 １０ ＡｕＧｅ／Ｎｉ／Ａｕソースオーミック電
極１１ ＡｕＧｅ／Ｎｉ／Ａｕドレインオーミッ
ク電極１２ ＳｉＮ膜 １３ Ｔｉ／Ｐｔ／Ａｕ配線 １４ 第２のリセス １５ バイアホール １６ 裏面Ｔｉ／Ａｕ
Claims (1)
- 【請求項１】 ＧａＡｓ基板表面上に第１のＩ型Ｇａ
Ａｓ層、Ｉ型ＡｌＧａＡｓ層、第２のＩ型ＧａＡｓ層か
らなるバッファ層およびＮ型ＧａＡｓチャネル層、Ｎ＋
型ＧａＡｓキャップ層が順次ＭＢＥ成長され、前記キ
ャップ層上にソースオーミック電極およびドレインオー
ミック電極が形成され、前記ソースオーミック電極とド
レインオーミック電極との間の前記キャップ層が除去さ
れて第１のリセスが形成され、前記第１のリセスにショ
ットキゲート電極が形成され、前記ＧａＡｓ基板裏面か
ら前記第２のＩ型ＧａＡｓ層に達する第２のリセスが形
成され、前記第２のリセス面から前記キャップ層まで貫
いてソース電極に達するバイアホールが形成され、前記
バイアホール側面、前記第２のリセスの底面および側面
、前記ＧａＡｓ基板裏面にわたってショットキ接合をな
すスパッタ金属が形成されていることを特徴とするガリ
ウム砒素電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP547691A JPH04237136A (ja) | 1991-01-22 | 1991-01-22 | ガリウム砒素電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP547691A JPH04237136A (ja) | 1991-01-22 | 1991-01-22 | ガリウム砒素電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237136A true JPH04237136A (ja) | 1992-08-25 |
Family
ID=11612301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP547691A Pending JPH04237136A (ja) | 1991-01-22 | 1991-01-22 | ガリウム砒素電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147370A (en) * | 1996-09-20 | 2000-11-14 | Nec Corporation | Field effect transistor with first and second drain electrodes |
| JP2002334890A (ja) * | 2001-05-09 | 2002-11-22 | Matsushita Electric Ind Co Ltd | 高周波電力増幅器 |
-
1991
- 1991-01-22 JP JP547691A patent/JPH04237136A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147370A (en) * | 1996-09-20 | 2000-11-14 | Nec Corporation | Field effect transistor with first and second drain electrodes |
| JP2002334890A (ja) * | 2001-05-09 | 2002-11-22 | Matsushita Electric Ind Co Ltd | 高周波電力増幅器 |
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