JPH04238191A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04238191A JPH04238191A JP3005021A JP502191A JPH04238191A JP H04238191 A JPH04238191 A JP H04238191A JP 3005021 A JP3005021 A JP 3005021A JP 502191 A JP502191 A JP 502191A JP H04238191 A JPH04238191 A JP H04238191A
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- word line
- memory cell
- cell array
- word
- wiring
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関し
、特に２ポートＲＡＭのような複数データの同時読み出
しあるいは同時書き込みが可能な半導体記憶装置に関す
る。
、特に２ポートＲＡＭのような複数データの同時読み出
しあるいは同時書き込みが可能な半導体記憶装置に関す
る。
【０００２】
【従来の技術】図４は昭和６０年度電子通信学会総合全
国大会講演論文集（４６９）『ＤＳＳＰ１の２ポートＲ
ＡＭ』に記載された従来の２ポートＲＡＭのメモリセル
構成を示す回路図である。同図に示すように、メモリセ
ル部１において、電源，接地間に設けられたＣＭＯＳイ
ンバータ２，３の入出力の交叉接続よりフリップフロッ
プ型のメモリセル４を構成している。
国大会講演論文集（４６９）『ＤＳＳＰ１の２ポートＲ
ＡＭ』に記載された従来の２ポートＲＡＭのメモリセル
構成を示す回路図である。同図に示すように、メモリセ
ル部１において、電源，接地間に設けられたＣＭＯＳイ
ンバータ２，３の入出力の交叉接続よりフリップフロッ
プ型のメモリセル４を構成している。
【０００３】そして、メモリセル４の第１及び第２のノ
ードＮ１（インバータ２の出力部）及びＮ２（インバー
タ３の出力部）が、Ｎチャネルのアクセストランジスタ
５及び６を介して第１ビット線ＢＬ１及びバーＢＬ１に
それぞれ接続される。また、メモリセル４の第３及び第
４のノードＮ３（インバータ２の出力部）及びＮ４（イ
ンバータ３の出力部）が、Ｐチャネルのアクセストラン
ジスタ７及び８を介して第２ビット線ＢＬ２及びバーＢ
Ｌ２にそれぞれ接続される。そして、第１アクセストラ
ンジスタ５，６のゲートに第１ワード線ＷＬ１が接続さ
れ、第２アクセストランジスタ７，８のゲートに第２ワ
ード線ＷＬ２が接続される。
ードＮ１（インバータ２の出力部）及びＮ２（インバー
タ３の出力部）が、Ｎチャネルのアクセストランジスタ
５及び６を介して第１ビット線ＢＬ１及びバーＢＬ１に
それぞれ接続される。また、メモリセル４の第３及び第
４のノードＮ３（インバータ２の出力部）及びＮ４（イ
ンバータ３の出力部）が、Ｐチャネルのアクセストラン
ジスタ７及び８を介して第２ビット線ＢＬ２及びバーＢ
Ｌ２にそれぞれ接続される。そして、第１アクセストラ
ンジスタ５，６のゲートに第１ワード線ＷＬ１が接続さ
れ、第２アクセストランジスタ７，８のゲートに第２ワ
ード線ＷＬ２が接続される。
【０００４】図５は従来の２ポートＲＡＭの全体構成を
示す説明図である。同図に示すように、図４で示したメ
モリセル部１はマトリクス状に配置され、第１ワード線
ＷＬ１がワード線ドライバ１３を介して第１デコーダ１
１に接続され、第２ワード線ＷＬ２がワード線ドライバ
１３を介して第２デコーダ１２に接続される。そして、
第１ビット線対ＢＬ１，バーＢＬ１は第１センスアンプ
２１（書き込みドライバを兼ねる）に接続され、第２ビ
ット線対ＢＬ２，バーＢＬ２は第２センスアンプ２２（
書き込みドライバを兼ねる）に接続される。
示す説明図である。同図に示すように、図４で示したメ
モリセル部１はマトリクス状に配置され、第１ワード線
ＷＬ１がワード線ドライバ１３を介して第１デコーダ１
１に接続され、第２ワード線ＷＬ２がワード線ドライバ
１３を介して第２デコーダ１２に接続される。そして、
第１ビット線対ＢＬ１，バーＢＬ１は第１センスアンプ
２１（書き込みドライバを兼ねる）に接続され、第２ビ
ット線対ＢＬ２，バーＢＬ２は第２センスアンプ２２（
書き込みドライバを兼ねる）に接続される。
【０００５】第１デコーダ１１はアドレス信号ＡＤ１を
デコードし、ドライバ１３を介して第１ワード線ＷＬ１
を選択的にＨレベルにし、第２デコーダ１２はアドレス
信号ＡＤ２をデコードし、ドライバ１３を介して第２ワ
ード線ＷＬ２を選択的にＬレベルにする。
デコードし、ドライバ１３を介して第１ワード線ＷＬ１
を選択的にＨレベルにし、第２デコーダ１２はアドレス
信号ＡＤ２をデコードし、ドライバ１３を介して第２ワ
ード線ＷＬ２を選択的にＬレベルにする。
【０００６】第１センスアンプ２１は読み出し時におい
て、第１ビット線対間ＢＬ１，バーＢＬ１の電位差を増
幅して図示しない第１の入出力線に出力する。また、書
き込み時において、第１の入出力線より得た書き込みデ
ータを第１ビット線対ＢＬ１，バーＢＬ１に伝達する。 同様に、第２センスアンプ２２は読み出し時において、
第２ビット線対間ＢＬ２，バーＢＬ２の電位差を増幅し
て図示しない第２の入出力線に出力し、書き込み時にお
いて、第２の入出力線より得た書き込みデータを第２ビ
ット線対ＢＬ２，バーＢＬ２に伝達する。
て、第１ビット線対間ＢＬ１，バーＢＬ１の電位差を増
幅して図示しない第１の入出力線に出力する。また、書
き込み時において、第１の入出力線より得た書き込みデ
ータを第１ビット線対ＢＬ１，バーＢＬ１に伝達する。 同様に、第２センスアンプ２２は読み出し時において、
第２ビット線対間ＢＬ２，バーＢＬ２の電位差を増幅し
て図示しない第２の入出力線に出力し、書き込み時にお
いて、第２の入出力線より得た書き込みデータを第２ビ
ット線対ＢＬ２，バーＢＬ２に伝達する。
【０００７】このように２ポートＤＲＡＭは、第１デコ
ーダ１１、第１ワード線ＷＬ１、メモリセル部１内の第
１アクセストランジスタ５，６、第１ビット線ＢＬ１及
び第１センスアンプ２１より第１ポートを構成し、第２
デコーダ１２、第２ワード線ＷＬ２、メモリセル１内の
第２アクセストランジスタ７，８、第２ビット線ＢＬ２
及び第２センスアンプ２２より第２ポートを構成してい
る。
ーダ１１、第１ワード線ＷＬ１、メモリセル部１内の第
１アクセストランジスタ５，６、第１ビット線ＢＬ１及
び第１センスアンプ２１より第１ポートを構成し、第２
デコーダ１２、第２ワード線ＷＬ２、メモリセル１内の
第２アクセストランジスタ７，８、第２ビット線ＢＬ２
及び第２センスアンプ２２より第２ポートを構成してい
る。
【０００８】上記構成において、読み出し動作を説明す
る。
る。
【０００９】まず、アドレス信号ＡＤ１及びＡＤ２が第
１及び第２のデコーダ１１及び１２によりそれぞれデコ
ードされることにより、複数の第１及び第２のワード線
のうちそれぞれ１本の第１及び第２のワード線ＷＬ１及
びＷＬ２が選択される。
１及び第２のデコーダ１１及び１２によりそれぞれデコ
ードされることにより、複数の第１及び第２のワード線
のうちそれぞれ１本の第１及び第２のワード線ＷＬ１及
びＷＬ２が選択される。
【００１０】その結果、選択された第１ワード線ＷＬ１
に接続された第１アクセストランジスタ５，６がオンす
るとともに、選択された第２ワード線ＷＬ２に接続され
た第２アクセストランジスタ７，８がオンするため、同
時に２行のメモリセル４の記憶データが、第１ポート及
び第２ポートとで独立して、第１ビット線対ＢＬ１，バ
ーＢＬ１及び第２ビット線対ＢＬ２，バーＢＬ２の電位
差として現れる。
に接続された第１アクセストランジスタ５，６がオンす
るとともに、選択された第２ワード線ＷＬ２に接続され
た第２アクセストランジスタ７，８がオンするため、同
時に２行のメモリセル４の記憶データが、第１ポート及
び第２ポートとで独立して、第１ビット線対ＢＬ１，バ
ーＢＬ１及び第２ビット線対ＢＬ２，バーＢＬ２の電位
差として現れる。
【００１１】そして、第１ビット線対ＢＬ１，バーＢＬ
１間の電位差が第１センスアンプ２１に増幅されて第１
の入出力線に読み出されるとともに、第２ビット線対Ｂ
Ｌ２，バーＢＬ２間の電位差が第２センスアンプ２２に
増幅されて第２の入出力線に読み出されることにより、
２データの同時読み出しが可能となる。
１間の電位差が第１センスアンプ２１に増幅されて第１
の入出力線に読み出されるとともに、第２ビット線対Ｂ
Ｌ２，バーＢＬ２間の電位差が第２センスアンプ２２に
増幅されて第２の入出力線に読み出されることにより、
２データの同時読み出しが可能となる。
【００１２】一方、書き込みは、読み出しとは逆方向に
、第１及び第２の入出力線を介してそれぞれ得た第１及
び第２の書き込みデータを、第１及び第２のセンスアン
プ２１及び２２によりそれぞれ増幅して、第１及び第２
のビット線対ＢＬ１，バーＢＬ１及びＢＬ２，バーＢＬ
２に伝達し、第１及び第２のデコーダ１１及び１２より
選択された第１及び第２のワード線ＷＬ１及びＷＬ２に
接続されたメモリセル部１内のメモリセル１にそれぞれ
第１及び第２の書き込みデータが書き込まれる。
、第１及び第２の入出力線を介してそれぞれ得た第１及
び第２の書き込みデータを、第１及び第２のセンスアン
プ２１及び２２によりそれぞれ増幅して、第１及び第２
のビット線対ＢＬ１，バーＢＬ１及びＢＬ２，バーＢＬ
２に伝達し、第１及び第２のデコーダ１１及び１２より
選択された第１及び第２のワード線ＷＬ１及びＷＬ２に
接続されたメモリセル部１内のメモリセル１にそれぞれ
第１及び第２の書き込みデータが書き込まれる。
【００１３】従来の２ポートＲＡＭにおいて、一般に、
ワード線は集積度を向上させるため、トランジスタのゲ
ート材料であるポリシリコン等を用いることが多い。し
かし、ポリシリコン等の配線材料はアルミ配線等の金属
配線に比べ抵抗率が高いため、ワード線をポリシリコン
で形成すると、読み出し、書込み時におけるメモリセル
へのアクセスの際、ＲＣ時定数で決定するワード線の立
ち上がり及び立ち下がり時間（以下、これらを総称して
、「ワード線遅延時間」という。）が長くなり、メモリ
全体のアクセス時間を遅くする原因となる。特に大容量
のメモリではワード線長が長くなる傾向にあり、ワード
線をポリシリコンで形成した場合におけるワード線遅延
時間は無視できない大きな値になる。
ワード線は集積度を向上させるため、トランジスタのゲ
ート材料であるポリシリコン等を用いることが多い。し
かし、ポリシリコン等の配線材料はアルミ配線等の金属
配線に比べ抵抗率が高いため、ワード線をポリシリコン
で形成すると、読み出し、書込み時におけるメモリセル
へのアクセスの際、ＲＣ時定数で決定するワード線の立
ち上がり及び立ち下がり時間（以下、これらを総称して
、「ワード線遅延時間」という。）が長くなり、メモリ
全体のアクセス時間を遅くする原因となる。特に大容量
のメモリではワード線長が長くなる傾向にあり、ワード
線をポリシリコンで形成した場合におけるワード線遅延
時間は無視できない大きな値になる。
【００１４】
【発明が解決しようとする課題】従来の２ポートＤＲＡ
Ｍは以上のように構成されており、大容量化に伴いワー
ド線に接続すべきメモリセル数が増加すると、ワード線
長が長くなることによりワード線抵抗が大きくなりすぎ
るため、ワード線のＲＣ時定数で決定するワード線遅延
時間が無視できない大きな値になるという問題点があっ
た。
Ｍは以上のように構成されており、大容量化に伴いワー
ド線に接続すべきメモリセル数が増加すると、ワード線
長が長くなることによりワード線抵抗が大きくなりすぎ
るため、ワード線のＲＣ時定数で決定するワード線遅延
時間が無視できない大きな値になるという問題点があっ
た。
【００１５】この発明は上記問題点を解決するためにな
されたもので、集積化を損ねることなく、大容量化によ
ってもワード線遅延時間を最小限に抑えることができる
２ポート半導体記憶装置を得ることを目的とする。
されたもので、集積化を損ねることなく、大容量化によ
ってもワード線遅延時間を最小限に抑えることができる
２ポート半導体記憶装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、各組が第１及び第２のワード線を含む複数
のワード線組と、マトリクス状に配置され、前記複数の
ワード線組それぞれにおける前記第１及び第２のワード
線それぞれに行単位で共通に接続されたメモリセルを備
え、前記複数の第１及び第２のワード線をそれぞれ選択
的に活性化することにより、選択された前記第１のワー
ド線に接続されたメモリセルにアクセスすると同時に、
選択された前記第２のワード線に接続されたメモリセル
にアクセスすることが可能であり、同一行にあるメモリ
セルを複数のブロックに分割し、各ブロックを第１及び
第２のグループにそれぞれ区分けし、前記第１のグルー
プのブロックにおける第１のワード線に対し前記第１の
ワード線よりも低い抵抗値の第１の低抵抗配線を並列に
接続するとともに、前記第２のグループのブロックにお
ける第２のワード線に対し前記第２のワード線よりも低
い抵抗値の第２の低抵抗配線を並列に接続している。
記憶装置は、各組が第１及び第２のワード線を含む複数
のワード線組と、マトリクス状に配置され、前記複数の
ワード線組それぞれにおける前記第１及び第２のワード
線それぞれに行単位で共通に接続されたメモリセルを備
え、前記複数の第１及び第２のワード線をそれぞれ選択
的に活性化することにより、選択された前記第１のワー
ド線に接続されたメモリセルにアクセスすると同時に、
選択された前記第２のワード線に接続されたメモリセル
にアクセスすることが可能であり、同一行にあるメモリ
セルを複数のブロックに分割し、各ブロックを第１及び
第２のグループにそれぞれ区分けし、前記第１のグルー
プのブロックにおける第１のワード線に対し前記第１の
ワード線よりも低い抵抗値の第１の低抵抗配線を並列に
接続するとともに、前記第２のグループのブロックにお
ける第２のワード線に対し前記第２のワード線よりも低
い抵抗値の第２の低抵抗配線を並列に接続している。
【００１７】
【作用】この発明においては、同一行にあるメモリセル
を複数のブロックに分割し、各ブロックを第１及び第２
のグループにそれぞれ区分けし、第１のグループのブロ
ックにおける第１のワード線に対し第１のワード線より
も低い抵抗値の第１の低抵抗配線を並列に接続するとと
もに、第２のグループのブロックにおける第２のワード
線に対し第２のワード線よりも低い抵抗値の第２の低抵
抗配線を並列に接続したため、第１及び第２の低抵抗配
線を並列して設ける分、第１及び第２のワード線それぞ
れの抵抗値は低くなる。
を複数のブロックに分割し、各ブロックを第１及び第２
のグループにそれぞれ区分けし、第１のグループのブロ
ックにおける第１のワード線に対し第１のワード線より
も低い抵抗値の第１の低抵抗配線を並列に接続するとと
もに、第２のグループのブロックにおける第２のワード
線に対し第２のワード線よりも低い抵抗値の第２の低抵
抗配線を並列に接続したため、第１及び第２の低抵抗配
線を並列して設ける分、第１及び第２のワード線それぞ
れの抵抗値は低くなる。
【００１８】また、第１及び第２の低抵抗配線は、第１
及び第２のグループのそれぞれのブロックにおいて択一
的に設けられるため、各メモリセルに対し、第１及び第
２の低抵抗配線のうち、どちらか１本の低抵抗配線が形
成されるだけで済む。
及び第２のグループのそれぞれのブロックにおいて択一
的に設けられるため、各メモリセルに対し、第１及び第
２の低抵抗配線のうち、どちらか１本の低抵抗配線が形
成されるだけで済む。
【００１９】
【実施例】図１はこの発明の一実施例である２ポートＤ
ＲＡＭの構成を示すブロック図である。同図に示すよう
に、メモリセルアレイ３０はメモリセルアレイブロック
３０Ａ〜３０Ｄに分割され、各メモリセルアレイブロッ
ク３０Ａ〜３０Ｄのメモリセル部３１はマトリクス状に
配置され（図１では１行のみ示す）、同一行のメモリセ
ル部３１に対し、メモリセルアレイブロック３０Ａ〜３
０Ｄで共通に第１及び第２のワード線ＷＬ１及びＷＬ２
がそれぞれ接続される。
ＲＡＭの構成を示すブロック図である。同図に示すよう
に、メモリセルアレイ３０はメモリセルアレイブロック
３０Ａ〜３０Ｄに分割され、各メモリセルアレイブロッ
ク３０Ａ〜３０Ｄのメモリセル部３１はマトリクス状に
配置され（図１では１行のみ示す）、同一行のメモリセ
ル部３１に対し、メモリセルアレイブロック３０Ａ〜３
０Ｄで共通に第１及び第２のワード線ＷＬ１及びＷＬ２
がそれぞれ接続される。
【００２０】そして、メモリセルアレイブロック３０Ａ
、３０Ｃそれぞれにおける第１ワード線ＷＬ１の両端に
、アルミで形成された第１バイパス配線４０Ａ，４０Ｃ
がそれぞれ第１ワード線にＷＬ１に対し並列に設けられ
、メモリセルアレイブロック３０Ｂ、３０Ｄそれぞれに
おける第２ワード線ＷＬ２の両端に、アルミで形成され
た第２バイパス配線４０Ｂ，４０Ｄが第２ワード線にそ
れぞれＷＬ２に対し並列に設けらる。
、３０Ｃそれぞれにおける第１ワード線ＷＬ１の両端に
、アルミで形成された第１バイパス配線４０Ａ，４０Ｃ
がそれぞれ第１ワード線にＷＬ１に対し並列に設けられ
、メモリセルアレイブロック３０Ｂ、３０Ｄそれぞれに
おける第２ワード線ＷＬ２の両端に、アルミで形成され
た第２バイパス配線４０Ｂ，４０Ｄが第２ワード線にそ
れぞれＷＬ２に対し並列に設けらる。
【００２１】なお、図示していないが、各メモリセルア
レイブロック３０Ａ〜３０Ｄにおけるメモリセル部３１
とビット線対ＢＬ１，バーＢＬ１及びＢＬ２，バーＢＬ
２との接続関係は、図４及び図５の従来例で示したメモ
リセルアレイ１０におけるメモリセル部１とビット線対
ＢＬ１，バーＢＬ１及びＢＬ２，バーＢＬ２との接続関
係と同様である。また、第１及び第２のデコーダ１１及
び１２、ワード線ドライバ１３はもちろん、図示しない
センスアンプ等の構成も図５で示した従来例と同様であ
る。
レイブロック３０Ａ〜３０Ｄにおけるメモリセル部３１
とビット線対ＢＬ１，バーＢＬ１及びＢＬ２，バーＢＬ
２との接続関係は、図４及び図５の従来例で示したメモ
リセルアレイ１０におけるメモリセル部１とビット線対
ＢＬ１，バーＢＬ１及びＢＬ２，バーＢＬ２との接続関
係と同様である。また、第１及び第２のデコーダ１１及
び１２、ワード線ドライバ１３はもちろん、図示しない
センスアンプ等の構成も図５で示した従来例と同様であ
る。
【００２２】図２は図１で示したメモリセル部３１の内
部を示す回路図である。同図に示すように、メモリセル
部３１は、電源，接地間に設けられたＣＭＯＳインバー
タ３２，３３の入出力の交叉接続よりフリップフロップ
型のメモリセル３４を構成している。ＣＭＯＳインバー
タ３２はＰＭＯＳトランジスタ３２ＡとＮＭＯＳトラン
ジスタ３２Ｂとにより構成され、ＣＭＯＳインバータ３
３はＰＭＯＳトランジスタ３３ＡとＮＭＯＳトランジス
タ３３Ｂとにより構成される。
部を示す回路図である。同図に示すように、メモリセル
部３１は、電源，接地間に設けられたＣＭＯＳインバー
タ３２，３３の入出力の交叉接続よりフリップフロップ
型のメモリセル３４を構成している。ＣＭＯＳインバー
タ３２はＰＭＯＳトランジスタ３２ＡとＮＭＯＳトラン
ジスタ３２Ｂとにより構成され、ＣＭＯＳインバータ３
３はＰＭＯＳトランジスタ３３ＡとＮＭＯＳトランジス
タ３３Ｂとにより構成される。
【００２３】そして、メモリセル３４のノードＮ５（イ
ンバータ３２の出力部）及びＮ６（インバータ３３の出
力部）が、Ｎチャネルの第１アクセストランジスタ３５
及び３６を介して第１ビット線ＢＬ１及びバーＢＬ１に
それぞれ接続される。また、メモリセル３４のノードＮ
５及びＮ６が、Ｎチャネルの第２アクセストランジスタ
３７及び３８を介して第２ビット線ＢＬ２及びバーＢＬ
２にそれぞれ接続される。そして、第１アクセストラン
ジスタ３５，３６のゲートに第１ワード線ＷＬ１が接続
され、第２アクセストランジスタ３７，３８のゲートに
第２ワード線ＷＬ２が接続される。
ンバータ３２の出力部）及びＮ６（インバータ３３の出
力部）が、Ｎチャネルの第１アクセストランジスタ３５
及び３６を介して第１ビット線ＢＬ１及びバーＢＬ１に
それぞれ接続される。また、メモリセル３４のノードＮ
５及びＮ６が、Ｎチャネルの第２アクセストランジスタ
３７及び３８を介して第２ビット線ＢＬ２及びバーＢＬ
２にそれぞれ接続される。そして、第１アクセストラン
ジスタ３５，３６のゲートに第１ワード線ＷＬ１が接続
され、第２アクセストランジスタ３７，３８のゲートに
第２ワード線ＷＬ２が接続される。
【００２４】また、第１及び第２のワード線ＷＬ１及び
ＷＬ２に並行して１本のバイパス配線４０（４０Ａ〜４
０Ｄ）が設けられる。
ＷＬ２に並行して１本のバイパス配線４０（４０Ａ〜４
０Ｄ）が設けられる。
【００２５】図３はメモリセル部３１の平面レイアウト
の概略を示す説明図である。同図において、ＧＮＤは接
地線、ＶＣＣが電源線を示してる。また、斜線部がトラ
ンジスタ活性領域を示し、直線で示した配線において、
実線が第１層アルミ配線、短い破線が第２層アルミ配線
、長い破線がポリシリコン配線（ワード線、トランジス
タのゲート）をそれぞれ示し、×，■はコンタクト部を
、□はバイアホールを示している。
の概略を示す説明図である。同図において、ＧＮＤは接
地線、ＶＣＣが電源線を示してる。また、斜線部がトラ
ンジスタ活性領域を示し、直線で示した配線において、
実線が第１層アルミ配線、短い破線が第２層アルミ配線
、長い破線がポリシリコン配線（ワード線、トランジス
タのゲート）をそれぞれ示し、×，■はコンタクト部を
、□はバイアホールを示している。
【００２６】同図に示すように、Ｐウェル領域３９Ａ中
にＮチャネルアクセストランジスタ３５〜３８とＣＭＯ
Ｓインバータ３２及び３３のＮＭＯＳトランジスタ３２
Ｂ及び３３Ｂとが形成され、Ｎウェル領域３９Ｂ中にＣ
ＭＯＳインバータ３２及び３３のＰＭＯＳトランジスタ
３２Ａ及び３３Ａとが形成される。
にＮチャネルアクセストランジスタ３５〜３８とＣＭＯ
Ｓインバータ３２及び３３のＮＭＯＳトランジスタ３２
Ｂ及び３３Ｂとが形成され、Ｎウェル領域３９Ｂ中にＣ
ＭＯＳインバータ３２及び３３のＰＭＯＳトランジスタ
３２Ａ及び３３Ａとが形成される。
【００２７】そして、アクセストランジスタ３５〜３８
とメモリセル３４（ＣＭＯＤインバータ３２，３３）と
が第１層アルミ配線を介する、あるいは、トランジスタ
活性領域を共有することにより、図２の回路図に示すよ
うに接続される。また、アクセストランジスタ３５〜３
８とビット線対ＢＬ１，バーＢＬ１及びＢＬ２，バーＢ
Ｌ２との接続はバイアホールを介して行われる。
とメモリセル３４（ＣＭＯＤインバータ３２，３３）と
が第１層アルミ配線を介する、あるいは、トランジスタ
活性領域を共有することにより、図２の回路図に示すよ
うに接続される。また、アクセストランジスタ３５〜３
８とビット線対ＢＬ１，バーＢＬ１及びＢＬ２，バーＢ
Ｌ２との接続はバイアホールを介して行われる。
【００２８】第１ワード線ＷＬ１はポリシリコン配線で
形成され、第１アクセストランジスタ３５及び３６のゲ
ートを兼ねることにより集積度を高めており、第２ワー
ド線ＷＬ２はポリシリコン配線形成され、第２アクセス
トランジスタ３７及び３８のゲートを兼ねることにより
集積度を高めている。そして、図３において、第１ワー
ド線ＷＬ１よりやや上方に、第１層アルミ配線で形成さ
れるバイパス配線４０が、他の第１層アルミ配線と独立
して形成される。
形成され、第１アクセストランジスタ３５及び３６のゲ
ートを兼ねることにより集積度を高めており、第２ワー
ド線ＷＬ２はポリシリコン配線形成され、第２アクセス
トランジスタ３７及び３８のゲートを兼ねることにより
集積度を高めている。そして、図３において、第１ワー
ド線ＷＬ１よりやや上方に、第１層アルミ配線で形成さ
れるバイパス配線４０が、他の第１層アルミ配線と独立
して形成される。
【００２９】このような構成の２ポートＤＲＡＭのメモ
リセルアレイ３１への読み出し及び書き込み動作は従来
と全く同様に行われる。この時、第１ワード線ＷＬ１に
は第１バイパス配線４０Ａ，４０Ｃが並設され、第２ワ
ード線ＷＬ２には第２バイパス配線４０Ｂ，４０Ｄが並
設されるため、第１及び第２ワード線ＷＬ１及びＷＬ２
それぞれには、その全長の１／２の長さのバイパス配線
が並列に接続されることと等価になる。
リセルアレイ３１への読み出し及び書き込み動作は従来
と全く同様に行われる。この時、第１ワード線ＷＬ１に
は第１バイパス配線４０Ａ，４０Ｃが並設され、第２ワ
ード線ＷＬ２には第２バイパス配線４０Ｂ，４０Ｄが並
設されるため、第１及び第２ワード線ＷＬ１及びＷＬ２
それぞれには、その全長の１／２の長さのバイパス配線
が並列に接続されることと等価になる。
【００３０】したがって、バイパス配線の抵抗がワード
線の抵抗に比べ無視できる場合、バイパス配線と（第１
及び第２）ワード線との合成抵抗により形成される第１
及び第２のワード線抵抗値は共に従来の１／２になる。
線の抵抗に比べ無視できる場合、バイパス配線と（第１
及び第２）ワード線との合成抵抗により形成される第１
及び第２のワード線抵抗値は共に従来の１／２になる。
【００３１】つまり、第１及び第２のワード線それぞれ
に対し、低抵抗なバイパス配線が並列に設けられること
により、バイパス配線の長さ分、第１及び第２のワード
線抵抗値を小さくすることがきる。
に対し、低抵抗なバイパス配線が並列に設けられること
により、バイパス配線の長さ分、第１及び第２のワード
線抵抗値を小さくすることがきる。
【００３２】一方、バイパス配線を付加する分、第１及
び第２のワード線に付随する負荷容量が増加するが、バ
イパス配線に付随する負荷容量は、アクセストランジス
タのゲートに付随する負荷容量に比べて十分小さいため
、バイパス配線の付加に伴う第１及び第２のワード線に
付随する負荷容量の増加は無視できる。
び第２のワード線に付随する負荷容量が増加するが、バ
イパス配線に付随する負荷容量は、アクセストランジス
タのゲートに付随する負荷容量に比べて十分小さいため
、バイパス配線の付加に伴う第１及び第２のワード線に
付随する負荷容量の増加は無視できる。
【００３３】その結果、大容量化に伴いワード線長が長
くなっても、他に悪影響を及ぼすことなくワード線抵抗
値を十分低減化できるため、読み出し及び書き込み時に
おけるワード線遅延時間の増加を最小限に抑えることが
できる。
くなっても、他に悪影響を及ぼすことなくワード線抵抗
値を十分低減化できるため、読み出し及び書き込み時に
おけるワード線遅延時間の増加を最小限に抑えることが
できる。
【００３４】しかも、図１に示すように、メモリセルア
レイブロック単位で、第１及び第２のワード線ＷＬ１及
びＷＬ２のうち、一方のワード線にのみバイパス配線を
設けるように構成したため、メモリセル部３１のレイア
ウトは図３に示すように、メモリセル部３１において１
本のアルミ配線を余分に設けるだけで、第１及び第２の
ワード線ＷＬ１及びＷＬ２それぞれにバイパス配線を施
すことができるため、バイパス配線を設けることによる
メモリセル部３１のレイアウト面積の増大はわずかで済
む。したがって、バイパス配線を設けることにより集積
度が損なわれることはない。
レイブロック単位で、第１及び第２のワード線ＷＬ１及
びＷＬ２のうち、一方のワード線にのみバイパス配線を
設けるように構成したため、メモリセル部３１のレイア
ウトは図３に示すように、メモリセル部３１において１
本のアルミ配線を余分に設けるだけで、第１及び第２の
ワード線ＷＬ１及びＷＬ２それぞれにバイパス配線を施
すことができるため、バイパス配線を設けることによる
メモリセル部３１のレイアウト面積の増大はわずかで済
む。したがって、バイパス配線を設けることにより集積
度が損なわれることはない。
【００３５】また、メモリセルアレイブロック３０Ａ〜
３０Ｄに対し、ＷＬ１，ＷＬ２，ＷＬ１，ＷＬ２と隣接
するメモリセルアレイブロック単位で交互に、第１及び
第２ワード線ＷＬ１及びＷＬ２に対して並列にバイパス
配線４０Ａ〜４０Ｄがそれぞれ設けられたため、第１ワ
ード線ＷＬ１と第２ワード線ＷＬ２とでのバイパス配線
の接続による低抵抗領域の偏りを最小限に抑えることが
できる。
３０Ｄに対し、ＷＬ１，ＷＬ２，ＷＬ１，ＷＬ２と隣接
するメモリセルアレイブロック単位で交互に、第１及び
第２ワード線ＷＬ１及びＷＬ２に対して並列にバイパス
配線４０Ａ〜４０Ｄがそれぞれ設けられたため、第１ワ
ード線ＷＬ１と第２ワード線ＷＬ２とでのバイパス配線
の接続による低抵抗領域の偏りを最小限に抑えることが
できる。
【００３６】なお、この実施例では２ポートＲＡＭの読
み出し及び書き込み動作について説明したが、本発明は
同様な構成の２ポートＲＯＭにも適用可能である。また
、この実施例ではワード線をポリシリコンで構成した例
を示したがこれに限定されず、高集積化可能だが抵抗が
大きい材料でワード線を構成したすべての２ポート半導
体記憶装置に、この発明は適用可能である。
み出し及び書き込み動作について説明したが、本発明は
同様な構成の２ポートＲＯＭにも適用可能である。また
、この実施例ではワード線をポリシリコンで構成した例
を示したがこれに限定されず、高集積化可能だが抵抗が
大きい材料でワード線を構成したすべての２ポート半導
体記憶装置に、この発明は適用可能である。
【００３７】また、この実施例では２ポートのＤＲＡＭ
を示したが、３つ以上のデータの同時、読み出しあるい
は書き込み可能な３ポート以上の半導体記憶装置におい
ても、この発明を適用することができる。
を示したが、３つ以上のデータの同時、読み出しあるい
は書き込み可能な３ポート以上の半導体記憶装置におい
ても、この発明を適用することができる。
【００３８】
【発明の効果】以上説明したように、この発明によれば
、同一行にあるメモリセルを複数のブロックに分割し、
各ブロックを第１及び第２のグループにそれぞれ区分け
し、第１のグループのブロックにおける第１のワード線
に対し第１のワード線よりも低い抵抗値の第１の低抵抗
配線を並列に接続するとともに、第２のグループのブロ
ックにおける第２のワード線に対し第２のワード線より
も低い抵抗値の第２の低抵抗配線を並列に接続したため
、第１及び第２の低抵抗配線を並列して設ける分、第１
及び第２のワード線の抵抗値は低くなり、大容量化によ
ってもワード線遅延時間を最小限に抑えることができる
。
、同一行にあるメモリセルを複数のブロックに分割し、
各ブロックを第１及び第２のグループにそれぞれ区分け
し、第１のグループのブロックにおける第１のワード線
に対し第１のワード線よりも低い抵抗値の第１の低抵抗
配線を並列に接続するとともに、第２のグループのブロ
ックにおける第２のワード線に対し第２のワード線より
も低い抵抗値の第２の低抵抗配線を並列に接続したため
、第１及び第２の低抵抗配線を並列して設ける分、第１
及び第２のワード線の抵抗値は低くなり、大容量化によ
ってもワード線遅延時間を最小限に抑えることができる
。
【００３９】また、第１及び第２の低抵抗配線は、第１
及び第２のグループのそれぞれのブロックにおいて設け
られており、各メモリセルに対し、第１及び第２の低抵
抗配線のうち、どちらか１本の低抵抗配線が形成される
だけで済むため、集積化を損ねることもない。
及び第２のグループのそれぞれのブロックにおいて設け
られており、各メモリセルに対し、第１及び第２の低抵
抗配線のうち、どちらか１本の低抵抗配線が形成される
だけで済むため、集積化を損ねることもない。
【図１】この発明の一実施例である２ポートＤＲＡＭの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１で示したメモリセル部の詳細を示す回路図
である。
である。
【図３】図１で示したメモリセル部の平面レイアウトを
示す説明図である。
示す説明図である。
【図４】従来の２ポートＤＲＡＭのメモリセル部を示す
回路図である。
回路図である。
【図５】従来の２ポートＤＲＡＭの構成を示すブロック
図である。
図である。
３０Ａ〜３０Ｄ メモリセルアレイブロック
３４ メモリセル ３５〜３８ アクセストランジスタ ４０（４０Ａ〜４０Ｄ） （第１，第２）バイパス配
線ＢＬ１，バーＢＬ１ 第１ビット線対ＢＬ２，バー
ＢＬ２ 第２ビット線対ＷＬ１ 第１ワー
ド線 ＷＬ２ 第２ワード線
３４ メモリセル ３５〜３８ アクセストランジスタ ４０（４０Ａ〜４０Ｄ） （第１，第２）バイパス配
線ＢＬ１，バーＢＬ１ 第１ビット線対ＢＬ２，バー
ＢＬ２ 第２ビット線対ＷＬ１ 第１ワー
ド線 ＷＬ２ 第２ワード線
Claims (1)
- 【請求項１】 各組が第１及び第２のワード線を含む
複数のワード線組と、マトリクス状に配置され、前記複
数のワード線組それぞれにおける前記第１及び第２のワ
ード線に行単位で共通に接続されたメモリセルを備え、
前記第１及び第２のワード線をそれぞれ選択的に活性化
することにより、選択された前記第１のワード線に接続
されたメモリセルにアクセスすると同時に、選択された
前記第２のワード線に接続されたメモリセルにもアクセ
スすることが可能な半導体記憶装置において、同一行に
あるメモリセルを複数のブロックに分割し、各ブロック
を第１及び第２のグループに区分けし、前記第１のグル
ープのブロックにおける第１のワード線に対し前記第１
のワード線よりも低い抵抗値の第１の低抵抗配線を並列
に接続するとともに、前記第２のグループのブロックに
おける第２のワード線に対し前記第２のワード線よりも
低い抵抗値の第２の低抵抗配線を並列に接続したことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005021A JP2784271B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005021A JP2784271B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04238191A true JPH04238191A (ja) | 1992-08-26 |
| JP2784271B2 JP2784271B2 (ja) | 1998-08-06 |
Family
ID=11599857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005021A Expired - Lifetime JP2784271B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2784271B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5896343A (en) * | 1997-03-13 | 1999-04-20 | Fujitsu Limited | Semiconductor memory device having additional driver circuit for reducing signal propagation delay |
| JP2011171753A (ja) * | 2000-05-16 | 2011-09-01 | Renesas Electronics Corp | 半導体記憶装置 |
| US20130051128A1 (en) * | 2011-08-30 | 2013-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fly-over conductor segments in integrated circuits with successive load devices along a signal path |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307091A (ja) * | 1988-06-03 | 1989-12-12 | Mitsubishi Electric Corp | マルチポートメモリ |
| JPH02197167A (ja) * | 1989-01-26 | 1990-08-03 | Nec Corp | 半導体記憶装置 |
-
1991
- 1991-01-21 JP JP3005021A patent/JP2784271B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307091A (ja) * | 1988-06-03 | 1989-12-12 | Mitsubishi Electric Corp | マルチポートメモリ |
| JPH02197167A (ja) * | 1989-01-26 | 1990-08-03 | Nec Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5896343A (en) * | 1997-03-13 | 1999-04-20 | Fujitsu Limited | Semiconductor memory device having additional driver circuit for reducing signal propagation delay |
| JP2011171753A (ja) * | 2000-05-16 | 2011-09-01 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2013214776A (ja) * | 2000-05-16 | 2013-10-17 | Renesas Electronics Corp | 半導体装置 |
| JP2015029148A (ja) * | 2000-05-16 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2016086180A (ja) * | 2000-05-16 | 2016-05-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20130051128A1 (en) * | 2011-08-30 | 2013-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fly-over conductor segments in integrated circuits with successive load devices along a signal path |
| US9025356B2 (en) * | 2011-08-30 | 2015-05-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fly-over conductor segments in integrated circuits with successive load devices along a signal path |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2784271B2 (ja) | 1998-08-06 |
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