JPH04238193A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速ＤＲＡＭの回路構
成に関する。

【０００２】

【従来の技術】従来、情報処理機器の安価で大容量の半
導体記憶装置として特開昭６１−１４２５９４の第５図
及び第６図に開示されている読出し回路を備えたダイナ
ミック形ランダムアクセスメモリ（ＤＲＡＭ）が使われ
ている。

【０００３】

【発明が解決しようとする課題】従来のＤＲＡＭの読出
しでは、通常、アクセス時間の２倍のサイクル時間を要
する。このためＤＲＡＭはアクセス時間とサイクル時間
とを等しくできるスタティック形ランダムアクセスメモ
リ（ＳＲＡＭ）と比べて、最近の情報処理機器の高速化
には適応出来ないようになってきている。

【０００４】このように、ＤＲＡＭにおいてアクセス時
間の２倍のサイクル時間を要する理由は、１サイクル毎
に再書込み及びプリチャ−ジを行わなければならず、こ
れに時間がかかるためである。図１４に従来のＤＲＡＭ
のメモリセルアレ−の回路図、図１５にこの１サイクル
の動作波形を示す。セル蓄積電圧の高レベルをＶＤ，低
レベルをＶＥとする。１サイクルでは、まず、メモリセ
ルがワ−ド線の立上りにより選択されると、予めＶＥと
の電圧差の絶対値とＶＤとの電圧差の絶対値が等しい電
圧であるＨＶＤにプリチャ−ジされたデ−タ線対に微小
信号電圧が発生する。この時、セル内の情報は破壊され
る。次に、デ−タ線対の微小信号をセルの蓄積電圧振幅
ＶＤ−ＶＥまで増幅し再びセルに最初と同じ情報を再書
込みする。この動作と並行して図１４には明示していな
いが出力端子Ｄｏｕｔに読出し出力が現われる。これに
は大振幅のデ−タ線対信号電圧は必要ない。例えば特開
昭６１−１４２５９４の第５図及び第６図に開示されて
いる回路構成を用いれば、デ−タ線対の微小信号のみで
行うことができる。再書込みが終ったあとデ−タ線対は
次のサイクルに備えてＨＶＤにプリチャ−ジされる。以
上のサイクルにおいては、微小なデ−タ線対の信号を大
振幅のセル蓄積電圧まで増幅し更にその後ＨＶＤにプリ
チャ−ジしなければならない。この増幅は、一本のワ−
ド線に接続される全メモリセルに対して同時に行う必要
があるため駆動信号線ＰＰ，ＰＮの配線抵抗遅延により
遅くなること、さらにすべてのデ−タ線対をＨＶＤまで
プリチャ−ジしなければならないことによってサイクル
時間はアクセス時間の２倍程度に増大する。

【０００５】

【課題を解決するための手段】上記課題は以下の構成と
することで解決できる。２ヶのセルトランジスタで１ヶ
のセル容量を共用し、２ヶのセルトランジスタ各々は異
なるワ−ド線と接続しまた異なるデ−タ線を介して異な
るセンスアンプと接続する。

【０００６】

【作用】最初第１のセルトランジスタをオンし、これに
よって第１のデ−タ線に生じる微小信号を読出し回路で
増幅してＤｏｕｔに信号を出力しまたセンスアンプによ
って再書込みを行なう。この時、センスアンプで再書込
み用の大振幅をデ−タ線上に発生しセル容量に電荷を蓄
えたところで、ワ−ド線電圧を変化させ第１のセルトラ
ンジスタをオフさせる。この後、大振幅が生じている第
１のデ−タ線ではＨＶＤへとプリチャ−ジが行われるが
、従来方式ではこのプリチャ−ジが終了するまで次の読
出しは他のマットに属するメモリセルに対してのみであ
りランダムアクセスは不可能であった。しかし、本発明
では第２のセルトランジスタをオンし、これと接続され
る既にＨＶＤにプリチャ−ジしている第２のデ−タ線へ
の微小信号の発生及び再書込みを行うことができる。 この第２のデ−タ線に再書込み用大振幅信号が発生した
後この第２のセルトランジスタをオフすると、この第２
のデ−タ線のプリチャ−ジが行われている間に第１のセ
ルトランジスタを用いて同じセルを読出すことができる
。これを繰り返すことにより、任意のセルの読出しにお
いてサイクル時間をアクセス時間と等しいまでに高速化
することが可能となる。

【０００７】

【実施例】以下、図面を用いて本発明を説明する。なお
、以下の説明において、図面上において記号にオ−バ−
ラインを付けて示したコンプリメント信号は本文中では
記号の前に／を付けて示す。また、信号名は特に断わら
ないかぎり同時にノ−ド名と配線名を兼ねるとする。

【０００８】図１は本発明の第１の実施例である。Ｃ１
１〜Ｃ４ｎはセル容量であり、各々のセル容量には２ヶ
のセルトランジスタＴ１１Ａ，Ｔ１１Ｂ〜Ｔ４ｎＡ，Ｔ
４ｎＢが接続されている。ＳＡ１１〜ＳＡ２２はセンス
アンプであり、Ｄ１，Ｄ１’〜Ｄ４，Ｄ４’はデ−タ線
である。センスアンプにおいて、例えばＳＡ１１にはセ
ル容量Ｃ１１〜Ｃ１ｎの接続するセルトランジスタＴ１
１Ａ〜Ｔ１ｎＡに接続 されたデ−タ線Ｄ１とＣ２１〜Ｃ２ｎの接続するセルト
ランジスタＴ２１Ａ〜Ｔ２ｎＡに接続されたデ−タ線Ｄ
２とが接続されている。一方、ＳＡ２１にはＳＡ１１に
対応する同じセル容量に接続する他方のセルトランジス
タＴ１１Ｂ〜Ｔ１ｎＢ用のデ−タ線Ｄ１’とＴ２１Ｂ〜
Ｔ２ｎＢ用のデ−タ線Ｄ２’とが接続される。他のセン
スアンプに対しても同様である。図１で末尾にＡを付け
たセルトランジスタと接続したデ−タ線同志、末尾にＢ
を付けたセルトランジスタと接続したデ−タ線同志が対
としてひとつのセンスアンプに接続される。以上のよう
な本発明の実施例によれば、以下に示すようにアクセス
時間と等しいまでにサイクル時間を高速化できる。図１
の動作を図２のタイミング図を用いて説明する。セル容
量Ｃ１１を持つメモリセルに着目する。ワ−ド線Ｗ１１
が低レベルから高レベルになり、Ｗ１２〜Ｗ１４は低レ
ベルのままとする。Ｔ１１Ａがオンし、プリチャ−ジさ
れたデ−タ線Ｄ１に微小電圧が発生する。この微小電圧
とプリチャ−ジされたままのＤ２との微少電圧差によっ
て図１には示していないが特開昭６１−１４２５９４の
第５図及び第６図に開示されている回路によって出力端
子Ｄｏｕｔへ読出しが行われる。また、センスアンプＳ
Ａ１１によって、再書込みのための大振幅電圧がＤ１，
Ｄ２に発生し、セル容量Ｃ１１に再び元の信号が再書込
みされる。再書込みが終了すると、ワ−ド線Ｗ１１は高
レベルから低レベルとなりセルトランジスタＴ１１Ａは
オフする。この後、Ｄ１，Ｄ２ではＨＶＤレベルへのプ
リチャ−ジが行われる。従来例では、図１４に示すよう
にこれら一連の動作が終了しないと次の読出しを任意の
セルに対して行うことはできなかった。しかし、本発明
では図２に示すようにワ−ド線Ｗ１１が低レベルとなれ
ば、ワ−ド線Ｗ１３を高レベルにしてセルトランジスタ
Ｔ１１Ｂをオンにして同じセル容量Ｃ１１に蓄えられた
電荷を連続的に読出すことができる。同じデ−タ線に接
続する他のセルを読出す場合もワ−ド線Ｗ１１のオフ後
、ワ−ド線Ｗ２３〜Ｗｎ３を選択すれば同様に可能であ
る。もちろん他のデ−タ線に接続するセル間では可能で
あり、よって、任意のセル間で連続的なワ−ド線選択が
可能である。このように本発明を用いれば、サイクル時
間をアクセス時間と等しいまでに高速化することができ
る。

【０００９】本発明を用いれば書込み及びリフレッシュ
も同様にアクセス時間と等しいサイクル時間で終えるこ
とができる。図３に読出しと書込みが連続した場合を、
図４に読出しとリフレッシュが連続した場合を示す。

【００１０】図３において最初Ｗ１１が選択されＣ１１
が読出される。図２の場合と同様にデ−タ線Ｄ１，Ｄ２
上に大振幅が現れると、Ｗ１１を非選択とし、引き続い
てＷ１３を選択し同じセルＣ１１に対して書込みを行う
ことができる。この後書込みが終わるとＷ１３を非選択
にしＤ１’，Ｄ２’上でプリチャ−ジが行われるのと並
行して、Ｗ１１を選択して同一セルＣ１１の読出しを行
うことができる。以上同一セルに対して行うことができ
ることを示したが、任意の順序のセルに対しても行うこ
とができる。書込みのみを連続する場合も同様である。

【００１１】図４において最初Ｗ１１が選択となりＣ１
１が読出されデ−タ線Ｄ１，Ｄ２上に大振幅が現れると
Ｗ１１を非選択とする。この後Ｄ１，Ｄ２上でプリチャ
−ジが行われるのと並行して、Ｗ１３を選択して同一セ
ルのリフレシュを行うことができる。このため、任意の
順序のセルに対して行うことができる。リフレシュのみ
を連続する場合のほかに書込みとリフレッシュが連続す
る場合も同様である。このように、本発明を用いれば、
ＤＲＡＭのすべての動作においてサイクル時間をアクセ
ス時間と等しいまでに高速化することができる。

【００１２】図５に本発明の第２の実施例を示す。本実
施例は、末尾にＡを付けたセルトランジスタと接続する
デ−タ線と末尾にＢを付けたセルトランジスタと接続す
るデ−タ線とをひとつのセンスアンプに接続する方法で
ある。この方法では、マット毎に一番端のセンスアンプ
用にダミ−デ−タ線（例えばＤＤ）が必要となるが、隣
接したデ−タ線がセンスアンプに接続されるのでデ−タ
線容量のアンバランスが小さく誤動作しにくいという特
長がある。

【００１３】なお、図１又は図５の実施例を用いれば、
読出しとリフレッシュ，及び書込みとリフレッシュを並
行して行うこともできる。図６に図１の実施例で行う場
合を示す。この方式ではアクセス時間の２倍のサイクル
時間が必要であるがリフレッシュ期間を特別に設けなく
ともよいという特長がある。

【００１４】次に連続サイクル動作でのワ−ド線選択の
制御方法についてのベる。図１でメモリセルセルの選択
において、例えばＣ１１では、最初ワ−ド線Ｗ１１が選
択された後連続して同一のセルを選択する場合次のサイ
クルではＷ１３が選択される。通常のランダムなワ−ド
線選択でも同様であり、センスアンプＳＡ１１，ＳＡ１
２に接続されるセルトランジスタと、センスアンプＳＡ
２１，ＳＡ２２に接続されるセルトランジスタとが交互
に選択されることになる。このため、ワ−ド線をこの順
序で選択しなければならない。この機能は以下に示すよ
うに簡単に実現することができる。図７において、通常
のデコ−ド信号ＡＸｉが接続するＭＯＳトランジスタと
直列にＭＯＳトランジスタを挿入しＡＸｓ及びこれとイ
ンバ−タを介して接続する。ＡＸｓが接続している回路
からはワ−ド線Ｗ１１が出力されインバ−タを介して接
続している回路からはワ−ド線Ｗ１３が出力される。例
えば、Ｗ１１が図１における末尾がＡのセルトランジス
タと接続され、Ｗ１３が末尾がＢのセルトランジスタと
接続される。これによって、図８に示すようにＡＸｓを
サイクル毎に高低と切り換えるようにすれば、ＡＸｓが
高レベルの場合はＷ１１が選択され、ＡＸｓが低レベル
の場合はＷ１３が選択されるため、所望のワ−ド線信号
を発生できることになる。すなわち、Ｎ１１，Ｎ１３は
ＸＤＰが低レベルの間にＶＬまでプリチャ−ジされてい
る。ＸＤＰが高レベルになるとＮ１１，Ｎ１３はフロ−
ティングとなる。次に、ＡＸｉが高レベルとなる時、第
１サイクルではＡＸｓが高レベルになるとするとＮ１１
が放電されワ−ドドライバＷＤ１１によってＷ１１が駆
動される。次の第２サイクルではＡＸｓは低レベルのま
まであるので、ＡＸｉが高レベルとなるとＮ１３が放電
されワ−ドドライバＷＤ１３によってＷ１３が駆動され
る。ＡＸｓは外部からクロックを与えて発生しても良い
し、アドレス切り替わり検出回路（ＡＴＤ）を用いて内
部で発生させても良い。

【００１５】図９に図１に示したセンスアンプ部ＳＡ１
１〜ＳＡ２２の具体的な回路を示す。特開平１−１５５
５８９の第４図に開示されている読出し回路の一部ＤＡ
１１及びプリチャ−ジ回路ＤＳ１１がＳＡ１１の内部に
含まれる。ＰＰ１及びＰＮ１がセンスアンプの起動信号
線である。この信号線によるセンスアンプの起動を待た
ずに、ＤＡ１１によってセルの蓄積電荷に応じた電流信
号がＲＯ１及び／ＲＯ１に出力され、後段回路で増幅さ
れてＤｏｕｔ信号となる。これと並行してセンスアンプ
による大振幅の再書込み及びプリチャ−ジが行われる。 こちらはＤｏｕｔ信号への出力と比較して時間がかかる
。しかしながら具体的に図９に示したような本発明の構
成を用いれば、Ｗを選択した後Ｄ１とＤ２上に再書込み
可能な大振幅が現れさえすれば、Ｗを非選択としＷ’を
選択するので再び読み出しが可能となる。これによりサ
イクル時間をアクセス時間と等しいまでに高速化するこ
とができる。

【００１６】また、センスアンプを隣合うメモリセルア
レ−で共用すればレイアウト面積を小さくすることがで
きる。このための構成を図１０に示す。図１０において
ＳＡ１１及びＳＡ１２は隣合う両メモリセルアレ−Ａｒ
ｙ１，Ａｒｙ２で共用され、どちらのメモリセルアレ−
と接続するかは信号線ｆ１またはｆ２がそのゲ−トに接
続されたＭＯＳトランジスタで選択される。ＳＡ２１及
びＳＡ２２も同様であり、ｆ３とｆ４とで切り換える。

【００１７】図１１に全体のマット構成を示す。チップ
上にはこれらの半導体記憶装置のみが配置されている場
合も有れば、他の論理装置が共に配置されている場合も
ある。このＡｒｙ１１１〜Ａｒｙ４ｎ１は第１図に示し
たメモリセルを持つメモリセルアレ−であり、ＳＡ１１
〜ＳＡ４（ｎ＋１）は例えば図９に示したセンスアンプ
であり、ＷＤ１１〜ＷＤ４ｎはＸデコ−ダ・ワ−ドドラ
イバである。ＰＭ１１〜ＰＭ４（ｎ＋１）はプリアンプ
でありＭＡはメインアンプ及び出力バッファであり特開
昭６２−３１１９４５の第６図及び特開平１−１５７１
１９の第２図に開示されているものを用いれば良い。ア
ドレスが入力しこのチップの選択信号が入力すると、或
いはアドレス入力の変化を検知すると、例えば、ＷＤ１
１が動作し図１と同じ構成のＡｒｙ１１１内のセルを選
択する。ＳＡ１１は図９と同じ構成であり、図９のＲＯ
１，／ＲＯ１上に読出し信号が発生する。この時、ＰＭ
１１が選択されＭＡへ増幅信号が伝達されＤｏｕｔ出力
となる。これと並行してＳＡ１１においてＡｒｙ１１１
への再書込みが行われる。これまで説明してきたように
本発明を用いることによりＡｒｙ１１１内では、一端デ
−タ線上に再書込みに必要な大振幅が発生すればこれと
接続したセルトランジスタをオフにし同じ蓄積容量と接
続されているもう一方のセルトランジスタをオンしてプ
リチャ−ジされているもう一本のデ−タ線を用いて読出
し及び再書込みを行うことができる。これにより、サイ
クル時間をアクセス時間と等しいまでに高速化すること
ができる。

【００１８】図１２に、メモリセル６ビットのレイアウ
ト例を示す。Ｗ１１〜Ｗ２４はワ−ド線、Ｄ１〜Ｄ３’
はデ−タ線、Ｃ１１〜Ｃ３２はセル容量であり図１の実
施例と対応している。図１のセルトランジスタは、図１
２中でトランジスタ領域と記したｎ形不純物層とワ−ド
線が交差する部分となる。セル容量はその一端がトラン
ジスタ領域と接続している。このために例えばセル容量
Ｃ１１は、ワ−ド線Ｗ１１が選択されるとデ−タ線Ｄ１
と電気的にその一端が接続され、ワ−ド線Ｗ１３が選択
されるとデ−タ線Ｄ１’と電気的にその一端が接続され
る。このようなメモリセルを用いて上述のようなセンス
アンプの構成を用いればサイクル時間をアクセス時間と
等しいまでに高速化することが可能となる。

【００１９】図１３は本発明を用いたシステム構成を示
す図である。矢印は信号の流れを表わす。ＣＰＵはシス
テム全体を制御する処理装置を示し、ＲＡＧはリフレッ
シュアドレス発生装置を、ＴＣは本発明を用いた記憶装
置部分の制御信号発生装置を、ＳＬＣＴはＣＰＵから送
られてくるアドレス信号とＲＡＧから送られてくるリフ
レッシュアドレス信号を切り換えるセレクト装置を、Ｍ
は本発明を用いたＤＲＡＭを示す。また、ＰＦＹはシス
テム内の他の装置であり、例えば外部記憶装置，表示装
置，数値演算装置等であり、通信回線を通して他の情報
処理装置とつながる場合もある。ＤＡＴＡはＣＰＵとＭ
との間でやりとりされるデ−タを表わし、ＡｉｃはＣＰ
Ｕで発生するアドレス信号を、ＡｉｒはＲＡＧで発生す
るリフレッシュアドレス信号を示し、ＡｉはＳＬＣＴで
選択されＭに送られるアドレス信号を示す。ＳＴはＣＰ
ＵからＲＡＧに送られるステイタス信号、ＢＳはＴＣか
らＣＰＵへのビジイ信号である。ＳＥはＴＣから送られ
るＳＬＣＴの起動をかける信号であり、／ＣＥは本発明
を用いたＤＲＡＭの起動をかける信号である。ＳＧはＣ
ＰＵとシステム内の他の装置との信号のやりとりをまと
めて表わしたものである。これらは従来のＤＲＡＭの場
合と全く同じである。本発明を用いたＤＲＡＭの外部制
御信号は、図２〜図４の動作モ−ドで使用し図７，図８
のＡｘｓ信号をＤＲＡＭ内で発生する場合には従来のＤ
ＲＡＭと全く同じであり特別の制御信号は必要としない
。それにもかかわらず本発明はサイクル時間をアクセス
時間と等しくすることができるのである。本発明を用い
れば、従来ＤＲＡＭの場合と比べてなんら特別な装置を
付加することなくＤＲＡＭの高速なサイクル動作を必要
とするシステムを簡単に組むことができる。

【００２０】

【発明の効果】本発明によれば、一つのセル容量に二つ
のセルトランジスタを接続し、このセルトランジスタを
異なるデ−タ線と接続することにより、第１のセルトラ
ンジスタをオンさせてこれと接続する第１のデ−タ線上
でセンスアンプによって読出し及び再書込みを行なって
いる間、第２のセルトランジスタと接続している第２の
デ−タ線はプリチャ−ジ電圧を保っている。このため、
第１のデ−タ線上に再書込み可能な大振幅が現れると第
１のセルトランジスタをオフし第２のセルトランジスタ
をオンさせ第１のデ−タ線上でプリチャ−ジを行なうの
と並行して第２のデ−タ線を用いて読出すことができる
ためサイクル時間をアクセス時間と等しいまでに高速化
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す図である。

【図２】本発明の第１の動作を示す図である。

【図３】本発明の第２の動作を示す図である。

【図４】本発明の第３の動作を示す図である。

【図５】本発明の第２の実施例を示す図である。

【図６】本発明の第４の動作を示す図である。

【図７】本発明で必要なワ−ド線選択回路を示す図であ
る。

【図８】ワ−ド線選択回路の動作を示す図である。

【図９】センスアンプの具体的な構成を示す図である。

【図１０】２つのメモリセルアレ−で１つのセンスアン
プを共用するための構成を示す図である。

【図１１】チップ全体の構成を示す図である。

【図１２】本発明のメモリセルのレイアウト例を示す図
である。

【図１３】本発明を用いたシステム構成を示す図である
。

【図１４】従来例を示す図である。

【図１５】従来例の動作を示す図である。

【符号の説明】

Ｔ１１Ａ〜Ｔ４ｎＢ…セルトランジスタ、Ｃ１１〜Ｃ４
ｎ…セル容量、ＳＡ１１〜ＳＡ４（ｎ＋１）…センスア
ンプ、Ｄ１，Ｄ１’〜Ｄ４，Ｄ４’，Ｄ５…デ−タ線、
Ｗ１１〜Ｗｎ４，Ｗ，Ｗ’…ワ−ド線、ＡＸｉ，ＡＸｓ
…プレデコ−ダ信号、ＸＤＰ…プリチャ−ジ信号、ＲＯ
，／ＲＯ，ＲＯ１，／ＲＯ１，ＲＯ２，／ＲＯ２…読出
し信号線、ＰＰ，ＰＮ，ＰＰ１，ＰＮ１…センスアンプ
起動信号線、Ａｒｙ１〜Ａｒｙ３，Ａｒｙ１１１〜Ａｒ
ｙ４ｎ１…メモリセルアレ−、ＰＭ１１〜ＰＭ４（ｎ＋
１）…プリアンプ、ＭＡ…メインアンプ及びＤｏｕｔバ
ッファ、Ｄｏｕｔ…出力端子、ＭＣ１〜ＭＣ８…メモリ
セル、ＲＡ１，ＲＡ２…リライトアンプ、ＤＳ１，ＤＳ
２…ショ−ト回路、ＤＡ１，ＤＡ２…読出し回路、ＨＶ
Ｄ…プリチャ−ジ電圧線、ＰＣ…ショ−ト回路起動信号
線、ＰＬ…プレ−ト、ＹＳ１，ＹＳ２…列選択信号線、
ＶＥ…デ−タ線低レベル、ＶＤ…デ−タ線高レベル、Ｖ
ＣＨ…ワ−ド線電源電圧、ＣＰＵ…システム制御装置、
ＰＦＹ…システム内の他の装置、ＲＡＧ…リフレッシュ
アドレス発生装置、ＴＣ…制御信号発生装置、ＳＬＣＴ
…アドレスセレクト装置、Ｍ…本発明を用いたＤＲＡＭ
。

Claims (2)

【特許請求の範囲】
1. 【請求項１】１ヶの容量の１端子を２ヶのスイッチング
   素子で共有したメモリセルと、該２ヶのスイッチング素
   子を独立に開閉する手段とを有し、該２ヶのスイッチン
   グ素子の該容量と接続していない他方の端子を異なる増
   幅回路に接続したことを特徴とする半導体記憶装置。
2. 【請求項２】該２ヶのスイッチング素子は、第１のスイ
   ッチング素子がオンし第２のスイッチング素子がオフの
   時第１のスイッチング素子に接続される第１のデ−タ線
   上で読出し，再書込みが行われた後、第１のスイッチン
   グ素子をオフし第１のデ−タ線のプリチャ−ジ動作を行
   なう時これと並行して第２のスイッチ素子がオンしこれ
   と対応する第２のデ−タ線上で読出し，再書込みを行な
   うことを可能とすることを特徴とする請求項１に記載さ
   れた半導体記憶装置。