JPH04239352A

JPH04239352A - 適応セグメント制御方法及び装置

Info

Publication number: JPH04239352A
Application number: JP3027277A
Authority: JP
Inventors: Fan K F Hung; ファン　キー　エフ．ハング
Original assignee: Seagate Technology International; Seagate Technology LLC
Current assignee: Seagate Technology International; Seagate Technology LLC
Priority date: 1990-08-17
Filing date: 1991-02-21
Publication date: 1992-08-27
Also published as: SG47743A1; EP0471434A2; EP0471434B1; US5247653A; DE69132449D1; DE69132449T2; EP0471434A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチ・セグメント・キ
ャッシュ・メモリ用の適応セグメント制御方法及び装置
に関する。特に、本発明はホスト・コンピュータから受
け取るメモリ命令に基づき、仮想キャッシュ・テーブル
上のヒット比シミュレーションを実行する適応セグメン
ト制御方法及び装置に関する。

【０００２】

【従来の技術】キャッシュ・メモリはコンピュータ記憶
装置内で用いられる。例えば、磁気記憶装置では、キャ
ッシュ・メモリが磁気ディスク・ドライブの動作を制御
するディスク制御装置内に配置される。このディスク制
御装置は、例えばスモール・コンピュータ・システム・
インタフェース（ＳＣＳＩ）のようなデータ・バスを介
してホスト・コンピュータに接続するように構成されて
いる。このディスク制御装置は、ホスト・コンピュータ
が発生したメモリ命令即ちコマンドに応答して磁気ディ
スク・ドライブとホスト・コンピュータとの間でデータ
を授受する。

【０００３】磁気ディスク・ドライブは回転磁気ディス
ク面にデータを記憶する。この回転磁気ディスク面には
、全体が同心円状の複数のデータ・トラックが設けられ
ている。各データ・トラックは複数のセクタ即ちブロッ
クに分割される。典型的な一磁気ディスク・ドライブで
は、各データ・トラツクが３５ブロックに分割され、各
ブロックには５１２バイトのデータが記憶される。

【０００４】メモリ命令はディスク制御装置に磁気ディ
スク・ドライブ内で読み出し／書き込み動作を開始させ
る。各メモリ命令には、スタート・アドレス、ブロック
長（所要ブロック数）、及び読み出し又は書き込みのよ
うな命令形式が含まれる。例えば、ディスク制御装置が
読み出し命令を受け取ると、ディスク制御装置は磁気デ
ィスク・ドライブに信号を送出して開始アドレスから始
まる所要ブロック数を読み出すようにする。ディスク制
御装置は、データを読み出した後、このデータをホスト
・コンピュータに転送する。

【０００５】キャッシュ・メモリは、ディスク制御装置
が磁気ディスクにデータを読み出しに行くのに必要とす
る回数を減少させることにより、記憶装置のパフォーマ
ンスを改善する。このキャッシュ・メモリはランダム・
アクセス・メモリ（ＲＡＭ）が最後にアクセスしたデー
タを格納する。ホスト・コンピュータが特定のソフトウ
エア・アプリケーションを実行する場合に、ディスク制
御装置が見る入出力パターンは反復する傾向がある。従
って、磁気ディスク・ドライブから得たデータが再び用
いられる可能性は高い。ホスト・コンピュータがキャッ
シュ・メモリ内にあるデータの読み出しを要求した場合
に、ディスク制御装置は磁気ディスク・ドライブから情
報を読み出す必要はなく、キャッシュ・メモリから直接
その情報を読み出せばよい。キャッシュ・メモリはデー
タのアクセス時間が磁気ディスク・ドライブよりもはる
かに速いので、キャッシュ・メモリから直接データを読
み出すと、ホスト・コンピュータから見たデータのアク
セス時間がかなり減少する。

【０００６】キャッシュ・メモリは、キャッシュ・バッ
ファ及びキャッシュ・テーブルを有する。一実施例にお
いて、キャッシュ・バッファは最大１９２Ｋバイトのデ
ータを格納することができる。キャッシュ・テーブルは
、磁気ディスクから読み出したデータの開始アドレスを
記録することによりキャッシュ・バッファに存在するデ
ータのリストを保持している。ディスク制御装置は、キ
ャッシュ・メモリに存在するアドレスに対応する書き込
み命令を受け取ると、キャッシュ・テーブルを更新して
キャッシュ・バッファ内にはデータが存在することを以
後表示しないようにする。これは、キャッシュ・バッフ
ァから古いデータを読み出すのを阻止する。

【０００７】ディスク制御装置は、読み出し命令を受け
取ると、キャッシュ・テーブルを参照して要求されたデ
ータがキャッシュ・バッファにあるか否かを判断する。このデータがキャッシュ・バッファに存在しないときは
（キャッシュ・ミス）、ディスク制御装置は磁気ディス
クからデータを読み出し、このデータをホスト・コンピ
ュータに転送する。更に、ディスク制御装置はキャッシ
ュ・バッファにデータをロードして、キャッシュ・テー
ブルも更新する。キャッシュ・ヒットは、ホスト・コン
ピュータが要求したデータがキャッシュ・バッファに存
在しているときに発生する。この場合に、ディスク制御
装置はキャッシュ・バッファから情報を直接読み出し、
このデータをホスト・コンピュータに転送する。キャッ
シュ・ヒットとキャッシュ・ミスとの比は、キャッシュ
・メモリ・パフォーマンスの評価基準である。

【０００８】マルチ・セグメント・キャッシュにおいて
、キャッシュ・バッファは複数のセグメントに分割され
る。キャッシュ・メモリにおけるセグメント数はセグメ
ンテーション・レベルとして知られている。キャッシュ
・バッファをセグメント化することにより、制御装置は
全セグメントを満たすために余分なブロックを読み出す
ことにより、「ルック・アヘッド」処理を実行すること
が可能となる。メモリ処理は反復的な、かつある程度予
測可能なパターンを形成する傾向があるので、ホスト・
コンピュータは連続する次のブロックからデータを要求
する可能性がある。セグメンテーション・レベルは各セ
グメントにおけるブロック数を決定し、従って読み出さ
れる余分なブロック数を決定する。セグメンテーション
・レベルが大きければ、それだけ各セグメントにおける
ブロック数が小さくなる。キャッシュ・メモリのパフォ
ーマンスは、読み出し動作中に読み出される余分なブロ
ック数を制御することにより、制御することができる。

【０００９】

【発明が解決しようとする課題】最適なセグメンテーシ
ョン・レベルはホスト・コンピュータ上で実行する特定
のソフトウエア・アプリケーションによる。ホスト・コ
ンピュータは種々のアプリケーション間で頻繁に切換え
をするので、選択したセグメンテーション・レベルが広
範囲のアプリケーションにわたって所望のパフォーマン
スを達成することができない。従って、適用セグメント
制御を有するキャッシュが望ましい。

【００１０】発見的なプログラミングはセグメンテーシ
ョン・レベルを制御する一方法である。統計的なパフォ
ーマンス分析はキャッシュ・メモリ上で実行され、これ
らの結果は一組の規則に適用される。この規則に適用さ
れる変数には、特に各読み出しにおいてキャッシュ・ヒ
ットであるブロック数と、キャッシュ・ミスであるブロ
ック数とが含まれる。しかし、過去の統計的なパフォー
マンスに好ましいセグメンテーション・レベルを予測す
るのに十分な情報は存在しないだけである。規則には多
くの例外があるので、発見的なプログラミングでは信頼
できる正確な結果が得られない。従って、セグメント制
御を改善したマルチ・セグメント・キャッシュに関する
要求が依然としてある。

【００１１】

【課題を解決するための手段】本発明は、記憶装置にお
けるマルチ・セグメント・キャッシュのパフォーマンス
を制御する適応セグメント制御である。適応セグメント
制御はホスト・コンピュータが送出し、かつ記憶装置が
受け取るメモリ命令を監視する。このマルチ・セグメン
ト・キャッシュは選択された初期の作業セグメンテーシ
ョン・レベルで動作するように構成される。複数の仮想
キャッシュ・テーブルは監視したりメモリ命令を受け取
るように接続されると共に、一方のテーブルが作業セグ
メンテーション・レベルで動作するように構築され、他
方のテーブルは異なるセグメンテーション・レベルで動
作する。監視したりメモリ命令は、それぞれのセグメン
テーション・レベルによりいずれの仮想キャッシュ・テ
ーブルが最大ヒット比を得るかを判断するために用いら
れる。作業セグメンテーション・レベルは、最大ヒット
比シミュレーションを有する仮想キャッシュ・テーブル
のセグメンテーション・レベルに等しくなるように調整
される。

【００１２】本発明により任意数の仮想キャッシュ・テ
ーブルを用いることができる。一実施例では、適応セグ
メント制御が第１及び第２の仮想キャッシュ・テーブル
を備えている。第１の仮想キャッシュ・テーブルは、選
択した作業セグメンテーション・レベルで動作するよう
にセグメント化される。第２の仮想キャッシュ・テーブ
ルは、作業セグメンテーション・レベルと異なる選択し
た試験セグメンテーション・レベルで動作するようにセ
グメント化される。この試験セグメンテーション・レベ
ルは、選択可能な全てのセグメンテーション・レベルを
含むルックアップ・テーブル内のエントリ間でインデッ
クスをすることにより選択される。好ましい実施例では
、選択可能なセグメンテーション・レベルは１から１６
までの範囲にある。

【００１３】一実施例において、適応セグメント制御は
記憶装置が受け取ったメモリ命令を格納する命令キュー
を備えている。命令キューに格納された命令は現在のも
のであり、かつホスト・コンピュータが実行しているア
プリケーションを表わしていることを確保するために、
格納した命令数が３０命令のようなキュー限界値に等し
くなると、命令キューはフラシュされる。命令キューが
フラシュされると、適応セグメント制御は記憶装置に転
送される命令の格納を続ける。

【００１４】ヒット比シミュレーションは、命令キュー
に格納された選択数の複数命令を実行することにより第
１及び第２の仮想キャッシュ・テーブル上で実行される
。記憶装置は、命令キューにおける全ての命令をシミュ
レーションしたときにアイドル状態に戻り、かつ次に受
け取った命令を命令キューに格納した後、ヒット比シミ
ュレーションを再開する。この処理は、選択した命令数
を第１及び第２の仮想キャッシュ・テーブル上で実行さ
れるまで、反復される。一実施例では、ヒット比シミュ
レーションにおいて１００命令が模擬される。

【００１５】ヒット比値はヒット比シミュレーション中
で第１及び第２の仮想キャッシュ・テーブル用に保持さ
れる。このヒット比値は、格納された選択数の複数命令
を実行した後に比較される。第２の仮想キャッシュ・テ
ーブルのヒット比値が第１の仮想キャッシュ・テーブル
のヒット比値より大きいときは、作業セグメンテーショ
ン・レベルが試験セグメンテーション・レベルに等しく
なるように調整される。キャッシュ・ミスは新しい作業
セグメンテーション・レベルで動作するように再構築さ
れる。その後、適応セグメント制御装置は、新しい作業
セグメンテーション・レベルによりヒット比シミュレー
ションを再開し、新しいセグメンテーション・レベルを
選択する。

【００１６】一実施例において、ヒット比シミュレーシ
ョンは、記憶装置がアイドル状態にあるときにのみ実行
される。記憶装置がホスト・コンピュータからメモリ命
令を受け取ると、要求したメモリ処理を実行している間
はビジー状態で動作する。格納した個々の命令のシミュ
レーションは、ホスト・コンピュータから命令を受け取
ると中断される。これは、ヒット比シミュレーションを
メモリ処理による干渉を防止する。メモリ処理の終了後
、記憶装置はアイドル状態に戻る。その後、中断された
シミュレーションはメモリ処理の終了により再開される
。従って、適応セグメント制御により付加されるオバー
ヘッドは、記憶装置がアイドル状態のときにのみ実行さ
れるので、最小となる。

【００１７】本発明の適応セグメント制御は、ホスト・
コンピュータから受け取った命令パターンを解析するこ
とにより、マルチ・セグメント・キャッシュのパフォー
マンスを改善するものである。命令パターンはホスト・
コンピュータが実行しているアプリケーションを表わし
ているので、適応セグメント制御はキャッシュのセグメ
ンテーション・レベルを適応させて現在アプリケーショ
ンに合わせる。従って、本発明は広い範囲のソフトウエ
ア・アプリケーションにおいて正確であると共に、信頼
性のある適応セグメント制御を提供する。

【００１８】

【実施例】本発明は、メモリ制御装置においてマルチ・
セグメント・キャッシュ用の適応セグメント制御装置（
ＡＳＣＵ）である。ＡＳＣＵはヒット比シミュレーショ
ンを仮想キャッシュ・テーブル上で実行して、接続され
ているホスト・コンピュータ上で実行中のソフトウエア
・アプリケーションに一致するキャッシュ・メモリ・セ
グメンテーション・レベルを判断する。ヒット比シミュ
レーションはホスト・コンピュータから受け取った実際
の命令を仮想キャッシュ・テーブル上で実行する。

【００１９】第１図はホスト・コンピュータ４と記憶装
置６との間に接続されたメモリ制御装置２のブロック図
である。メモリ制御装置２及び記憶装置６はホスト・コ
ンピュータ４用の記憶装置を形成している。ホスト・コ
ンピュータ４はメモリ命令をデータ・バス８を介してメ
モリ制御装置２に転送する。データ・バス８は、スモー
ル・コンピュータ・システム・インタフェース（ＳＣＳ
Ｉ）のような公知の任意の通信インタフェースであれば
よい。メモリ制御装置２は、読み出し専用メモリ（ＲＯ
Ｍ）１１、ランダム・アクセス・メモリ（ＲＡＭ）１２
、キャッシュ・メモリ１３及び適応セグメント制御装置
（ＡＳＣＵ）１４を有する。ＲＯＭ１１はデータ及びア
ドレス・ライン１５を介してマイクロプロセッサ１０に
接続されている。ＲＯＭ１１は、ホスト・コンピュータ
４から受け取ったメモリ命令に応答してメモリ処理を実
行するように、マイクロプロセッサ１０を動作させるコ
ントローラ・ソフトウエアを保持している。ＲＡＭ１２
はデータ及びアドレス・ライン１６を介してマイクロプ
ロセッサ１０に接続されている。キャッシュ・メモリ１
３はデータ及びアドレス・ライン１７を介してマイクロ
プロセッサ１０に接続されている。適応セグメント制御
装置１４はデータ及びアドレス・ライン１８を介してマ
イクロプロセッサ１０に接続されている。コントローラ
・ソフトウエアはマイクロプロセッサ１０を動作させて
キャッシュ・メモリ１３及び適応セグメント制御装置１
４の動作を制御する。

【００２０】記憶装置６は制御ライン１９及びデータ・
バス２０を介してマイクロプロセッサ１０に接続されて
いる。マイクロプロセッサ１０はホスト・コンピュータ
４から受け取るメモリ命令に応答してメモリ処理を実行
するように記憶装置６を動作させる。読み出し動作では
、ホスト・コンピュータ４が読み出し命令を発生し、マ
イクロプロセッサ１０がこの読み出し命令をデコードす
る。マイクロプロセッサ１０は制御ライン１９を介して
記憶装置６に制御信号を転送し、これに要求したデータ
を読み出させる。マイクロプロセッサ１０はデータ・バ
ス２０を介してデータを受け取り、データ・バス８を介
してホスト・コンピュータ４にデータを戻す。同様に、
書き込み動作では、ホスト・コンピュータ４が書き込み
命令を発生し、この書き込み命令がマイクロプロセッサ
１０によりデコードされる。マイクロプロセッサ１０は
書き込みデータをデータ・バス２０を介して記憶装置６
に転送する。マイクロプロセッサ１０は、制御ライン１
９を介して記憶装置６を動作させて記憶装置６内の所望
格納位置にデータを書き込ませる。

【００２１】第２図はメモリ制御装置２のブロック図で
ある。メモリ制御装置２はキャッシュ・メモリ１３及び
適応セグメント制御装置１４を有する。キャッシュ・メ
モリ１３は記憶装置６からアクセスした最新のデータを
格納する。ホスト・コンピュータ４が発生した命令パタ
ーンは、それが特定のソフトウエア・アプリケーション
を実行している間に反復させる傾向があるので、キャッ
シュ・メモリ１３に格納されたデータはホスト・コンピ
ュータが再び用いる可能性がある。このデータがホスト
・コンピュータ４から再び要求されると、このデータを
記憶装置６からでなく、キャッシュ・メモリ１３から直
接読み出される。データは、記憶装置６から読み出すよ
りもはるかに速くキャッシュ・メモリ１３から読み出す
ことができるので、キャッシュ・メモリは平均データ・
アクセス時間を減少させることにより、記憶装置のパフ
ォーマンスをかなり増加させることができる。

【００２２】キャッシュ・メモリ１３はキャッシュ・バ
ッファ２６及びキャッシュ・テーブル２８を有する。キ
ャッシュ・バッファ２６は記憶装置６から読み出したデ
ータを格納する複数の格納位置４０及び４２を有する。一実施例において、キャッシュ・バッファ２６は最大１
９２Ｋバイトまでのデータを格納することができる。キ
ャッシュ・メモリ１３はマルチ・セグメント・キャッシ
ュである。換言すれば、キャッシュ・バッファ２６は複
数のセグメントに分割される。セグメント数はセグメン
テーション・レベルとして知られている。例えば第２図
に示す実施例では、キャッシュ・メモリ１３が２のセグ
メンテーション・レベルを有する。キャッシュ・バッフ
ァ２６はセグメント３０及び３２に分割される。セグメ
ント３０は格納位置４０を有する。同様に、セグメント
３２は格納位置４２を有する。キャッシュ・メモリ１３
は任意のセグメンテーション・レベルにより構成され得
る。

【００２３】記憶装置６（第１図に示す）は複数のブロ
ック即ちセクタ内のデータを読み出す。一実施例では、
ブロックは５１２バイトのデータを有する。ホスト・コ
ンピュータ４が発生する読み出し命令には、開始アドレ
スと、要求したブロック数が含まれる。マイクロプロセ
ッサ１０は、各読み出し命令に応答して、記憶装置６か
ら要求した数の複数のブロックのデータ、及び付加的な
、かつ十分な複数のブロックを開始アドレスから開始し
て読み出し、キャッシュ・バッファ２６の全セグメント
を満たす。キャッシュ・バッファ２６の各格納位置４０
及び４２には１ブロックのデータを格納することができ
る。セグメンテーション・レベルは各セグメントにおけ
るブロック数を判断する。付加的な複数ブロックの読み
出しは「ルック・アヘッド」動作として知られている。ホスト・コンピュータ４により実行される特定のアプリ
ケーションはあるパターンの読み出し及び書き込み命令
を形成する傾向があるので、キャッシュ・バッファ２６
に格納された付加的な複数ブロックは比較的に高い使用
確率を有する。従って、ルック・アヘッド処理は、記憶
装置の平均データ・アクセス時間を更に減少させる。

【００２４】キャッシュ・テーブル２８はキャッシュ・
バッファ２６に存在するデータのリストを保持している
。キャッシュ・テーブル２８はキャッシュ・バッファ２
６に格納した各セグメントのデータの開始アドレスを格
納する複数の格納位置４４を有する。更に、キャッシュ
・テーブル２８はキャッシュ・バッファ２６における各
セグメント内に複数ブロックのデータの番号も格納する
。マイクロプロセッサ１０は、各セグメント（又はセグ
メンテーション・レベル）における開始アドレス及びブ
ロック番号を調べることにより、特定のブロックのデー
タがキャッシュ・バッファ２６に存在するか否かをキャ
ッシュ・テーブル２８から判断することができる。セグ
メンテーション・レベルが２の場合は、キャッシュ・テ
ーブル２８は格納位置４４に２つの開始アドレスを有す
る。セグメンテーション・レベルが３の場合に（図示な
し）、キャッシュ・テーブル２８は３つの開始アドレス
を有する。

【００２５】マイクロプロセッサ１０は、読み出し命令
を受け取ると、キャッシュ・テーブル２８を参照して要
求したデータが既にキャッシュ・バッファ２６に存在す
るか否かを判断する。要求したデータがキャッシュ・バ
ッファ２６内に存在するのであれば（キャッシュ・ヒッ
ト）、メモリ制御装置２はキャッシュ・バッファ２６か
ら要求したデータを読み出し、このデータをデータ・バ
ス８を介してホスト・コンピュータ４に転送する。キャ
ッシュ・テーブル２８が要求したデータがキャッシュ・
バッファ２６内に存在しないことを示したときは（キャ
ッシュ・ミス）、マイクロプロセッサ１０は要求したデ
ータをデータ・バス２０を介して記憶装置６を読み出す
。マイクロプロセッサ１０は、データを読み出した後、
キャッシュ・バッファ２６にデータを格納し、かつキャ
ッシュ・テーブル２８を更新する。

【００２６】第２図に示す実施例の場合、第１の読み出
し命令は、この命令により指定された開始アドレスから
開始して、キャッシュ・バッファ２６のセグメント３０
を記憶装置６からの複数ブロックのデータにより満たす
。第２の読み出し命令は、この第２の読み出し命令によ
り指定された開始アドレスから開始して、セグメント３
２を満たす。各読み出し命令のための開始アドレスは、
キャッシュ・テーブル２８内にセグメンテーション・レ
ベルと共に格納されている。

【００２７】適応セグメント制御装置１４はキャッシュ
・バッファ２６のセグメンテーション・レベルをダイナ
ミックに調整することによりキャッシュ・メモリのパフ
ォーマンスを改善する。最適セグメンテーション・レベ
ルは、ホスト・コンピュータ４が実行中の特定のソフト
ウエア・アプリケーションに従って変化する。ホスト・
コンピュータ４は種々のソフトウエア・アプリケーショ
ンを実行するので、選択したセグメンテーション・レベ
ルは全てのアプリケーションにとり最適とならないこと
がある。適応セグメント制御装置１４はマイクロプロセ
ッサ１０が受け取る命令を監視して、キャッシュ・メモ
リ１３のセグメンテーション・レベルを適応させてホス
ト・コンピュータ４から受け取る命令のパターンに合わ
せる。

【００２８】適応セグメント制御装置１４は命令キュー
５０及び仮想キャッシュ・テーブル５２及び５４を備え
ている。命令キュー５０はそれぞれホスト・コンピュー
タ４から受け取った命令を格納する複数の格納位置５６
を備えている。一実施例において、命令キュー５０は連
続して受け取る三十（３０）命令まで格納することがで
きる。メモリ制御装置２がアイドル状態にあるときは、
適応セグメント制御装置１４は格納した命令に基づいて
、ヒット比シミュレーションを仮想キャッシュ・テーブ
ル５２及び５４上で実行する。ヒット比シミュレーショ
ンの結果は、キャッシュ・メモリ１３の作業セグメンテ
ーション・レベルを調整するために用いられてホスト・
コンピュータ４が実行中の現在ソフトウエア・アプリケ
ーションを合せる。

【００２９】仮想キャッシュ・テーブル５２は、ヒット
比シミュレーションを実行する前に、キャッシュ・メモ
リ１３のセグメンテーション・レベルにセグメント化さ
れる。第２図に示した実施例では、キャッシュ・メモリ
１３の作業セグメンテーション・レベルが２に等しい。従って、仮想キャッシュ・テーブル５２は、２つの開始
アドレスを格納するための２つの格納位置６０を有する
。同様に、仮想キャッシュ・テーブル５４は開始アドレ
スを格納する複数の格納位置６２を有する。仮想キャッ
シュ・テーブル５４は、作業セグメンテーション・レベ
ルと異なる選択した試験セグメンテーション・レベルに
セグメント化される。

【００３０】ヒット比シミュレーションは、選択した数
の格納命令（シミュレーション・カウント）を仮想キャ
ッシュ・テーブル５２及び５４上で模擬することにより
実行される。これらの命令の模擬をしている間に、適応
セグメント制御装置１４はキャッシュ・ビット数のカウ
ント及び各仮想キャッシュ・テーブル５２及び５４につ
いてのキャッシュ・ミス数を保持する。仮想キャッシュ
・テーブル５２及び５４は異なったセグメンテーション
・レベルにセグメント化されているので、命令を模擬し
た後では、各テーブルのヒット比（キャッシュ・ヒット
／キャッシュ・ミス）が異なったものとなる。シミュレ
ーション・カウント後に仮想キャッシュ・テーブル５４
のヒット比が仮想キャッシュ・テーブル５２より大きい
ときは、キャッシュ・メモリ１３の作業セグメンテーシ
ョン・レベルが試験セグメンテーション・レベルと等し
くなるように調整される。ヒット比シミュレーションが
終了すると、仮想キャッシュ・テーブル５２は新しいセ
グメンテーション・レベルに再構築され、仮想キャッシ
ュ・テーブル５４も新しい試験セグメンテーション・レ
ベルに再構築される。次いで、このヒット比シミュレー
ションが新しい格納した現在命令セットにより反復され
る。

【００３１】試験セグメンテーション・レベルはルック
アップ・テーブル（図示なし）から選択される。このル
ックアップ・テーブルには選択可能な全てのセグメンテ
ーション・レベルが含まれている。一実施例において、
選択可能なセグメンテーション・レベルは１から１６ま
での範囲にある。適応セグメント制御装置１４はルック
アップ・テーブルにおける要素間で一つのヒット比シミ
ュレーションから次のものへインデックスを行なう。エ
ントリは、予め選択された順序により、又はランダムな
順序によりインデックスされてもよい。

【００３２】他の実施例において、適応セグメント制御
装置１４は破線６４により示すように、複数の仮想キャ
ッシュ・テーブルを備えている。この実施例では、各テ
ーブルは異なるセグメンテーション・レベルに構築され
る。シミュレーションが終了すると、キャッシュ・メモ
リ１３は最高のヒット比を有する仮想キャッシュ・テー
ブルのセグメンテーション・レベルに等しいセグメンテ
ーション・レベルに再構築される。

【００３３】第３ａ図及び第３ｂ図は、接合させると、
メモリ制御装置２の動作を詳細に示す一つのフローチャ
ートを形成する。ステップ７０において、データ・バス
８を介してホスト・コンピュータ４から一つの命令を受
け取る。ステップ７２において、マイクロプロセッサ１
０はこの命令を開始アドレス、ブロック長及び命令型式
にデコードする。異なる型式の命令には、とりわけ読み
出し命令及び書き込み命令が含まれている。

【００３４】ステップ７４において、適応セグメント制
御装置１４は、命令キュー５０が一杯であるか否かを判
断する。ノーのときは、ステップ７６において受け取っ
た命令を命令キュー５０に格納する。次にステップ７８
において、マイクロプロセッサ１０は受け取った命令の
実行をメモリ処理を実行することにより行なう。マイク
ロプロセッサ１０は、受け取った命令を実行していると
きの適応セグメント制御装置１４の動作による干渉を防
止するために、ビジー状態（通常動作）で動作する。

【００３５】ステップ７４において命令キュー５０がフ
ル（一杯の）状態にあるときは、適応セグメント制御装
置１４はステップ８０において命令キューをフラシュす
る（流す）。好ましいものとして、個々の命令は、マイ
クロプロセッサ１０がアイドル状態にあるときに、実行
される。マイクロプロセッサ１０がビジー状態にあり、
命令シミュレーションを処理できないときは、命令キュ
ー５０はキュー限界まで満たされることになる。命令キ
ュー５０がフル状態にあるときに命令キュー５０をフラ
シュすることにより、適応セグメント制御装置１４は、
命令キュー５０に格納されている命令が現在のものであ
り、かつホスト・コンピュータ４が実行中の特定のアプ
リケーションを表示するものであることを確認する。

【００３６】命令キュー５０をフラシュした後、マイク
ロプロセッサ１０は受け取った命令をステップ７８にお
いて実行する。選択した数の命令（待機カウント）を続
いて受け取って命令キュー５０を再度満たし始めるまで
、適応セグメント制御装置１４は待機をする。これは、
マイクロプロセッサ１０を相対的な不動作状態に復帰さ
せてから受け取った命令を格納して更に命令キュー５０
における命令が現在であることを確認させる。マイクロ
プロセッサ１０を相対的な不動作状態に復帰させる。

【００３７】ステップ８２において、適応セグメント制
御装置１４はステップ９０において命令シミュレーショ
ンが前に中断されたか否かを判断する。ノーのときは、
マイクロプロセッサ１０はステップ８４においてアイド
ル・ループに戻って、アイドル状態で動作する。マイク
ロプロセッサ１０は、アイドル・ループにあるときにホ
スト・コンピュータ４から命令を受け取ると、ステップ
７２に戻り、受け取った命令のデコードをする。

【００３８】ホスト・コンピュータ４から命令を受け取
っていないときは、適応セグメント制御装置１４は、命
令キュー５０にシミュレーションする命令があるか否か
を判断する（ステップ８６）。命令キュー５０が空のと
きは、マイクロプロセッサ１０はステップ８４において
アイドル・ループに戻り、ホスト・コンピュータ４から
の命令を待機する。命令キュー５０が空でなく、かつマ
イクロプロセッサ１０がアイドル状態にあるときは、適
応セグメント制御装置１４はキューに格納された命令の
うちの一つを仮想キャッシュ・テーブル５２及び５４上
でシミュレーションする（ステップ８８）。適応セグメ
ント制御装置１４は一つの命令のシミュレーションをし
た後、仮想キャッシュ・テーブル５２及び５４に関する
シミュレーション結果のキャッシュ・ヒット及びキャッ
シュ・ミス情報を格納する（ステップ８９）。マイクロ
プロセッサ１０はステップ８６に戻り、命令キュー５０
に残っている命令が未だあるか否かを判断する。イエス
のときは、ステップ８８において次の命令のシミュレー
ションを行う。この処理はシミュレーションした命令数
が例えば１００のようなシミュレーション・カウントに
等しくなるまで反復される。

【００３９】マイクロプロセッサ１０は格納した命令の
シミュレーション中にホスト・コンピュータ４から命令
を受け取ると、ステップ９０においてシミュレーション
を中断する。適応セグメント制御装置１４はシミュレー
ションの状態をセーブすることにより、受け取った命令
を実行した後、そのシミュレーションを再開することが
できる。マイクロプロセッサ１０はステップ７２に戻り
、受け取った命令をデコードして実行する。適応セグメ
ント制御装置１４は、ステップ７８において命令を実行
した後、ステップ８２において、シミュレーションが中
断された否かを判断する。ステップ９０において格納さ
れたシミュレーションの状態は、ステップ９２において
復帰され、ステップ８８においてシミュレーションが再
開される。このようにして、通常の命令実行には最高の
優先度が与えられるので、応答時間は適応セグメント制
御装置１４の動作により影響されることはない。適応セ
グメント制御装置１４のシミュレーションにより付加さ
れたオバーヘッドは最小化される。

【００４０】第４図は適応セグメント制御装置１４が実
行するシミュレーション・ルーチンの動作を詳細に説明
するフローチャートである。ステップ１００において、
キャッシュ・メモリ１３は選択された作業セグメンテー
ション・レベルにセグメント化される。更に、仮想キャ
ッシュ・テーブル５２も作業セグメンテーション・レベ
ルにセグメント化される（ステップ１０２）。ステップ
１０４において、適応セグメント制御装置１４はルック
アップ・テーブルから試験セグメンテーション・レベル
を選択する。ステップ１０６において、仮想キャッシュ
・テーブル５４は試験セグメンテーション・レベルにセ
グメント化される。次に、適応セグメント制御装置１４
は１００命令のシミュレーションを仮想キャッシュ・テ
ーブル５２及び５４上で行なう（ステップ１０８）。

【００４１】これらの命令は、命令キュー５０から格納
した命令を除去すること、かつ当該命令を仮想キャッシ
ュ・テーブル５２及び５４上で処理することによりシミ
ュレーションを行なう。例えば、適応セグメント制御装
置１４は、読み出し命令により、各仮想キャッシュ・テ
ーブル５２及び５４において要求したブロックのデータ
のうちのいくつがキャッシュ・ヒットとなり、またいく
つがキャッシュ・ミスとなったかを判断する。更に、書
き込み命令も仮想キャッシュ・テーブル５２及び５４上
で処理される。各キャッシュ・テーブルにおいて書き込
み命令により書き込まれたアドレスはフラシュされる。キャッシュ・ヒット数及びキャッシュ・ミス数は１００
命令のシミュレーション・カウントについて総和が取ら
れる。

【００４２】シミュレーションが終了すると、ステップ
１１０において仮想キャッシュ・テーブル５２のキャッ
シュ・ヒット対キャッシュ・ミスの比率（ヒット比値Ｈ
Ｒ１）が仮想キャッシュ・テーブル５４のもの（ヒット
比値ＨＲ２）と比較される。ヒット比値ＨＲ２がヒット
比値ＨＲ１より大きいときは、ステップ１１２において
作業セグメンテーション・レベルが試験セグメンテーシ
ョン・レベルと等しくするように調整される。次いで、
このシミュレーション・ルーチンはステップ１００及び
１０２に戻り、キャッシュ・メモリ１３及び仮想キャッ
シュ・テーブル５２を新しい作業セグメンテーション・
レベルにセグメント化させる。新しい試験セグメンテー
ション・レベルはステップ１０４においてルックアップ
・テーブルから選択される。仮想キャッシュ・テーブル
５４はステップ１０６において新しい試験セグメンテー
ション・レベルに再構築される。

【００４３】ヒット比値ＨＲ２がヒット比値ＨＲ１より
大きくないときは、作業セグメンテーション・レベルは
変更されない。キャッシュ・メモリ１３及び仮想キャッ
シュ・テーブル５２は前の作業セグメンテーション・レ
ベルに留まる。新しい試験セグメンテーション・レベル
はステップ１０４においてルックアップ・テーブルから
選択され、また仮想キャッシュ・テーブル５４はステッ
プ１０６において新しい試験セグメンテーション・レベ
ルに再構築される。

【００４４】第４図に示すシミュレーション・サブルー
チンが連続的に反復されるので、ホスト・コンピュータ
４が発生した命令パターンが変化すれば、本発明の適応
セグメント制御は作業セグメンテーション・レベルを調
整することになる。その結果、ホスト・コンピュータ４
が実行中の特定のソフトウエア・アプリケーションにも
係わらず、キャッシュ・メモリ１３のパフォーマンスが
改善される。更に、本発明は予め選択した統計的な規則
よりも実際に、現在命令上でのシミュレーション方法を
用いるので、本発明の適応セグメント制御は発見的なプ
ログラムのような他のセグメント制御方法より正確であ
り、かつ信頼性もある。更に、シミュレーションはメモ
リ制御装置がアイドル状態にあるときに実行され、かつ
ホスト・コンピュータからのアテンションを必要としな
いので、本発明により付加されたオバーヘッドは最小の
ものとなる。

【００４５】本発明は好ましい実施例を参照して説明さ
れたが、当該技術分野に習熟する者は、本発明の精神及
び範囲を逸脱することなく、形式及び詳細な点で変更が
可能なことを確認するであろう。

【図面の簡単な説明】

【図１】第１図は本発明によってホスト・コンピュータ
と記憶装置との間に接続されたメモリ制御装置のブロッ
ク図。

【図２】第２図は本発明によって適応セグメント制御装
置を含む第１図に示すメモリ制御装置のブロック図。

【図３】第３ａ図は第１図及び第２図に示すメモリ制御
装置の動作を示すフローチャートを形成する図。

【図４】第３ｂ図は第１図及び第２図に示すメモリ制御
装置の動作を示すフローチャートを形成する図。

【図５】第４図は第２図に示す適応セグメント制御が実
行するシミュレーション・ルーチンのフローチャート。

【符号の説明】

２　　メモリ制御装置１０　　マイクロプロセッサ１１　　ＲＯＭ１２　　ＲＡＭ１３　　キャッシュ・メモリ

Claims

【特許請求の範囲】

【請求項１】　　記憶装置におけるキャッシュのパフォ
ーマンスを制御する適応セグメント制御方法において、
前記方法は、選択した作業セグメンテーション・レベル
で動作するように前記キャッシュをセグメント化するス
テップと、ホスト・コンピュータが送出し、かつ前記記
憶装置が受け取る複数の命令を監視するステップと、一
方のテーブルが前記作業セグメンテーション・レベルで
動作し、かつ他方のテーブルが異なるセグメンテーショ
ン・レベルで動作するように、複数の仮想キャッシュ・
テーブルをセグメント化するステップと、監視される命
令の関数としていずれの仮想キャッシュ・テーブルがそ
のセグメンテーション・レベルにより最高のヒット比シ
ミュレーションを獲得するのかを判断するステップと、
最高のヒット比を有する前記仮想キャッシュ・テーブル
のセグメンテーション・レベルと等しくするように前記
作業セグメンテーション・レベルを調整するステップと
を備えていることを特徴とする適応セグメント制御方法
。
【請求項２】　　請求項１記載の適応セグメント制御方
法において、前記複数の命令を監視するステップは命令
キューに複数の命令を格納するステップを備えているこ
とを特徴とする適応セグメント制御方法。
【請求項３】　　請求項２記載の適応セグメント制御方
法において、前記複数の命令を格納するステップは連続
的に受け取る複数の命令を格納するステップを備えてい
ることを特徴とする適応セグメント制御方法。
【請求項４】　　請求項２記載の適応セグメント制御方
法において、更に、格納した命令数がキュー限界に等し
くなった後は前記命令キューをフラシュするステップと
、前記命令キューをフラシュするステップを実行した後
は前記複数の命令を格納するステップを反復するステッ
プとを備えていることを特徴とする適応セグメント制御
方法。
【請求項５】　　請求項４記載の適応セグメント制御方
法において、更に、前記ホスト・コンピュータから続い
て受け取った命令数が待機カウントに等しくなるまで、
前記複数の命令を格納するステップを反復させるように
待機するステップを備えていることを特徴とする適応セ
グメント制御方法。
【請求項６】　　請求項２記載の適応セグメント制御方
法において、前記命令を格納するステップは、各命令用
の開始アドレスを格納するステップと、各命令が必要と
し、前記開始アドレスから開始する連続的なブロック数
を表わしたブロック長を格納するステップと、各命令に
ついての命令型式を格納するステップとを備えているこ
とを特徴とする適応セグメント制御方法。
【請求項７】　　請求項１記載の適応セグメント制御方
法において、前記複数の仮想キャッシュ・テーブルをセ
グメント化するステップは、選択した作業セグメンテー
ション・レベルで動作するように第１の仮想キャッシュ
・テーブルをセグメント化するステップと、選択した作
業セグメンテーション・レベルで動作するように第２の
仮想キャッシュ・テーブルをセグメント化すると共に、
前記試験セグメンテーション・レベルが前記作業セグメ
ンテーション・レベルと異なっているステップとを備え
ていることを特徴とする適応セグメント制御方法。
【請求項８】　　請求項７記載の適応セグメント制御方
法において、前記第２の仮想キャッシュ・テーブルをセ
グメント化するステップはルックアップ・テーブル内の
エントリから試験セグメンテーション・レベルを選択す
るステップを備え、前記テーブルは選択可能な全てのセ
グメンテーション・レベルを備えていることを特徴とす
る適応セグメント制御方法。
【請求項９】　　請求項８記載の適応セグメント制御方
法において、前記試験セグメンテーション・レベルを選
択するステップはルックアップ・テーブル内のエントリ
間でインデックスするステップを備えていることを特徴
とする適応セグメント制御方法。
【請求項１０】　　請求項８記載の適応セグメント制御
方法において、前記選択可能なセグメンテーション・レ
ベルは１から１６までの範囲にあることを特徴とする適
応セグメント制御方法。
【請求項１１】　　請求項７記載の適応セグメント制御
方法において、前記複数の命令を監視するステップは命
令キュー内に複数の命令を格納するステップを備え、か
ついずれの仮想キャッシュ・テーブルが前記最高のヒッ
ト比を得るものであるかを判断するステップは、前記命
令キューに格納された選択数の複数命令を実行すること
によりヒット比シミュレーションを前記第１及び第２の
仮想キャッシュ・テーブル上で実行するステップと、前
記第１及び第２の仮想キャッシュ・テーブルのために第
１及び第２のヒット比値を保持するステップと、前記格
納された選択数の複数命令を実行した後に前記第１及び
第２のヒット比値を比較するステップと、を備えている
ことを特徴とする適応セグメント制御方法。
【請求項１２】　　請求項１１記載の適応セグメント制
御方法において、前記作業セグメンテーション・レベル
を調整するステップは、前記第２のヒット比値が前記第
１のヒット比値より大きいときは、前記試験セグメンテ
ーション・レベルと等しくなるように前記作業セグメン
テーション・レベルを調整するステップを備えているこ
とを特徴とする適応セグメント制御方法。
【請求項１３】　　請求項１１記載の適応セグメント制
御方法において、更に、前記命令を格納するステップ、
前記第１及び第２の仮想キャッシュ・テーブルをセグメ
ント化するステップ、ヒット比シミュレーションを実行
するステップ、第１及び第２のヒット比値を保持するス
テップ、前記第１及び第２のヒット比値を比較するステ
ップ、及び前記作業セグメンテーション・レベルを調整
するステップを反復させるステップを備えていることを
特徴とする適応セグメント制御方法。
【請求項１４】　　請求項１１記載の適応セグメント制
御方法において、更に、前記ホスト・コンピュータから
受け取る各命令に応答してメモリ処理を前記記憶装置上
で実行するステップと、各メモリ処理を実行している間
は前記記憶装置をビジー状態で動作させるステップと、
各メモリ処理の終了後は前記記憶装置をアイドル状態に
復帰させるステップとを備えていることを特徴とする適
応セグメント制御方法。
【請求項１５】　　請求項１４記載の適応セグメント制
御方法において、前記ヒット比シミュレーションを実行
するステップは、前記記憶装置が前記アイドル状態にあ
るときに実行されると共に、前記命令キューが少なくと
も一つの格納した命令を含み、かつ前記記憶装置がアイ
ドル状態にあるときに、前記複数の格納命令のうちの一
つを前記第１及び第２の仮想キャッシュ・テーブル上で
実行するステップと、前記格納された選択数の複数命令
を実行するまで、前記格納された複数命令のうちの一つ
を実行するステップを反復させるステップと、前記命令
キューが空のときは、前記記憶装置を前記アイドル状態
に復帰させるステップとを備えていることを特徴とする
適応セグメント制御方法。
【請求項１６】　　請求項１４記載の適応セグメント制
御方法において、更に、前記ホスト・コンピュータから
一つの命令の受け取りにより前記格納され複数命令のう
ちの一つを実行するステップの実行を中止させるステッ
プと、前記受け取った命令に応答してメモリ処理を実行
するステップを実行させるステップと、前記メモリ処理
の終了により前記格納した複数命令のうちの一つを実行
するステップの実行を再開させるステップとを備えてい
ることを特徴とする適応セグメント制御方法。
【請求項１７】　　ディスク・ドライブ制御装置におけ
るキャッシュのパフォーマンスを制御する制御方法にお
いて、選択した作業セグメンテーション・レベルで動作
するように前記キャッシュをセグメント化するステップ
と、ホスト・コンピュータが送出した命令を受け取るス
テップと、受け取った前記命令に応答して前記ディスク
・ドライブ制御装置によりメモリ処理を実行するステッ
プと、前記受け取った命令を命令キューに格納するステ
ップと、前記選択した作業セグメンテーション・レベル
で動作するように第１の仮想キャッシュ・テーブルをセ
グメント化するステップと、選択した試験セグメンテー
ション・レベルで動作するように第２の仮想キャッシュ
・テーブルをセグメント化すると共に、前記試験セグメ
ンテーション・レベルが前記作業セグメンテーション・
レベルと異なっているステップと、格納された選択数の
複数命令を実行することによりヒット比シミュレーショ
ンを前記第１及び第２の仮想キャッシュ・テーブル上で
実行するステップと、第１及び第２のヒット比値を前記
第１及び第２の仮想キャッシュ・テーブル用に保持する
ステップと、前記格納された選択数の複数命令を実行し
た後に前記第１及び第２のヒット比値を比較するステッ
プと、前記第２のヒット比値が前記第１のヒット比値よ
り大きいときは、前記試験セグメンテーション・レベル
と等しくなるように前記作業セグメンテーション・レベ
ルを調整するステップと、前記受け取った命令を格納す
るステップ、前記第１及び第２の仮想キャッシュ・テー
ブルをセグメント化するステップ、ヒット比シミュレー
ションを実行するステップ、第１及び第２のヒット比値
を保持するステップ、及び前記作業セグメンテーション
・レベルを調整するステップの終了後に、前記第１及び
第２のヒット比値を比較するステップを反復させるステ
ップとを備えていることを特徴とする制御方法。
【請求項１８】　　請求項１７記載の制御方法において
、前記連続的に受け取った命令を格納するステップは連
続的に受け取る命令を格納するステップを備えているこ
とを特徴とする制御方法。
【請求項１９】　　請求項１７記載の制御方法において
、更に、前記格納された命令数がキュー限界値に等しく
なった後は前記命令キューをフラシュするステップと、
前記命令キューをフラシュするステップを実行した後は
前記受け取った命令を格納するステップを反復させるス
テップとを備えていることを特徴とする制御方法。
【請求項２０】　　請求項１９記載の制御方法において
、更に、前記ホスト・コンピュータから受け取った命令
数が待機カウントに等しくなるまで、前記受け取った命
令を格納するステップを反復させるように待機するステ
ップを備えていることを特徴とする制御方法。
【請求項２１】　　請求項１７記載の制御方法において
、前記命令を受け取るステップは、各命令のための開始
アドレスを受け取るステップと、各命令により要求され
たブロック長を受け取るステップと、各命令のための命
令型式を受け取るステップとを備えていることを特徴と
する制御方法。
【請求項２２】　　請求項１７記載の制御方法において
、前記第２の仮想キャッシュ・テーブルをセグメント化
するステップはルックアップ・テーブル内のエントリか
ら前記試験セグメンテーション・レベルを選択するステ
ップを備え、前記エントリは選択可能な全てのセグメン
テーション・レベルを備えていることを特徴とする制御
方法。
【請求項２３】　　請求項１７記載の制御方法において
、前記試験セグメンテーション・レベルを選択するステ
ップは前記ルックアップ・テーブル内のエントリ間でイ
ンデックスを行なうステップを備えていることを特徴と
する制御方法。
【請求項２４】　　請求項２２記載の制御方法において
、前記選択可能なセグメンテーション・レベルは１から
１６までの範囲にあることを特徴とする制御方法。
【請求項２５】　　請求項１７記載の制御方法において
、前記受け取った命令に応答してメモリ処理を実行する
ステップは、アイドル状態からディスク・ドライブ制御
装置を除外させるステップと、各メモリ処理を実行する
間は前記ディスク・ドライブ制御装置をビジー状態で動
作させるステップと、各メモリ処理の終了後は前記ディ
スク・ドライブ制御装置を前記アイドル状態に復帰させ
るステップとを備えていることを特徴とする制御方法。
【請求項２６】　　請求項２５記載の制御方法において
、前記ヒット比シミュレーションを実行するステップは
、前記命令キューが少なくとも一つの格納した命令を含
み、かつ前記ディスク・ドライブ制御装置がアイドル状
態にあるときは、前記格納した複数命令のうちの一つを
前記第１及び第２の仮想キャッシュ・テーブル上で実行
するステップと、前記格納された選択数の複数命令を実
行するまで、前記格納した複数命令のうちの一つを実行
するステップを反復するステップとを備えていることを
特徴とする制御方法。
【請求項２７】　　請求項２６記載の制御方法において
、前記ヒット比シミュレーションを実行するステップは
、更に、前記命令キューが空きであるときに前記記憶装
置を前記アイドル状態に復帰させるステップを備えてい
ることを特徴とする制御方法。
【請求項２８】　　請求項２６記載の制御方法において
、更に、前記ホスト・コンピュータから一つの命令を受
け取った後に、前記格納した複数命令のうちの一つを実
行するステップの実行を中止させるステップと、前記受
け取った命令に応答してメモリ処理を実行するステップ
を実行させるステップと、前記メモリ処理の終了後に前
記格納した複数命令のうちの一つを実行するステップの
実行を再開させるステップとを備えていることを特徴と
する適応セグメント制御方法。
【請求項２９】　　記憶装置におけるマルチ・セグメン
ト・キャッシュのパフォーマンスを制御する適応セグメ
ント制御アッセンブリにおいて、前記適応セグメント制
御アッセンブリは、選択した作業セグメンテーション・
レベルで前記キャッシュをセグメント化する手段と、ホ
スト・コンピュータが送出し、前記記憶装置が受け取る
命令を監視する監視手段と、前記監視手段と接続された
複数の仮想キャッシュ・テーブルと、一方のテーブルが
作業セグメンテーション・レベルで動作し、他方のテー
ブルが異なるセグメンテーション・レベルで動作するよ
うに、前記複数の仮想キャッシュ・テーブルをセグメン
ト化する手段と、前記監視された命令の関数としていず
れの仮想キャッシュ・テーブルがそのセグメンテーショ
ン・レベルにより最高のヒット比を得るのかを判断する
手段と、前記最高のヒット比を有する前記仮想キャッシ
ュ・テーブルのセグメンテーション・レベルと等しくな
るように前記作業セグメンテーション・レベルを調整す
る手段とを備えていることを特徴とする適応セグメント
制御アッセンブリ。
【請求項３０】　　請求項２９記載の適応セグメント制
御アッセンブリにおいて、前記命令を監視する監視手段
は前記受け取った命令を格納する命令キューを備えてい
ることを特徴とする適応セグメント制御アッセンブリ。
【請求項３１】　　請求項３０記載の適応セグメント制
御アッセンブリにおいて、更に、前記格納した命令の数
がキュー限界値に等しくなった後に前記命令キューをフ
ラシュさせる手段とを備え、前記命令を監視する監視手
段は前記命令キューがフラシュされた後は命令の格納を
継続することを特徴とする適応セグメント制御アッセン
ブリ。
【請求項３２】　　請求項３１記載の適応セグメント制
御アッセンブリにおいて、更に、前記ホスト・コンピュ
ータから続いて受け取った命令の数が待機カウントに等
しくなるまで、前記命令の格納を遅延させる手段を備え
ていることを特徴とする適応セグメント制御アッセンブ
リ。
【請求項３３】　　請求項２９記載の適応セグメント制
御アッセンブリにおいて、前記複数の仮想キャッシュ・
テーブルに、第１及び第２の仮想キャッシュ・テーブル
を備え、前記適応セグメント制御アッセンブリは、更に
、前記選択した作業セグメンテーション・レベルで前記
第１の仮想キャッシュ・テーブルをセグメント化する手
段と、選択した試験セグメンテーション・レベルで第２
の仮想キャッシュ・テーブルをセグメント化すると共に
、前記試験セグメンテーション・レベルが前記作業セグ
メンテーション・レベルと異なっている手段とを備えて
いることを特徴とする適応セグメント制御アッセンブリ
。
【請求項３４】　　請求項３３記載の適応セグメント制
御アッセンブリにおいて、前記第２の仮想キャッシュ・
テーブルをセグメント化する手段は複数のエントリを有
するルックアップ・テーブルを備え、前記複数のエント
リは選択可能な全てのセグメンテーション・レベルを備
えていることを特徴とする適応セグメント制御アッセン
ブリ。
【請求項３５】　　請求項３４記載の適応セグメント制
御アッセンブリにおいて、前記第２の仮想キャッシュ・
テーブルをセグメント化する手段は、更に、前記ルック
アップ・テーブル内のエントリ間でインデックスを行な
う手段を備えていることを特徴とする適応セグメント制
御アッセンブリ。
【請求項３６】　　請求項３４記載の適応セグメント制
御アッセンブリにおいて、前記選択可能なセグメンテー
ション・レベルは１から１６までの範囲にあることを特
徴とする適応セグメント制御アッセンブリ。
【請求項３７】　　請求項３３記載の適応セグメント制
御アッセンブリにおいて、前記命令を監視する監視手段
は前記受け取った命令を格納する命令キューを備え、か
ついずれの仮想キャッシュ・テーブルが最高のヒット比
を得るのかを判断する手段は、前記命令キューに格納さ
れた選択数の複数命令を実行することにより、前記第１
及び第２の仮想キャッシュ・テーブル上のヒット比シミ
ュレーションを実行する手段と、第１及び第２のヒット
比値をそれぞれ前記第１及び第２の仮想キャッシュ・テ
ーブルのために保持する手段と、前記格納された選択数
の複数命令の実行後は前記第１及び第２のヒット比値を
比較する手段とを備えていることを特徴とする適応セグ
メント制御アッセンブリ。
【請求項３８】　　請求項３７記載の適応セグメント制
御アッセンブリにおいて、前記作業セグメンテーション
・レベルを調整する手段は、前記第２のヒット比値が前
記第１のヒット比値よりも大きいときは、前記セグメン
テーション・レベルと等しくなるように前記作業セグメ
ンテーション・レベルを調整する手段を備えていること
を特徴とする適応セグメント制御アッセンブリ。
【請求項３９】　　請求項３７記載の適応セグメント制
御アッセンブリにおいて、更に、前記ホスト・コンピュ
ータから受け取った各命令に応答してメモリ処理を前記
記憶装置上で実行する手段と、各メモリ処理を実行する
間は前記記憶装置をビジー状態で動作させる手段と、各
メモリ処理の終了後は前記記憶装置をアイドル状態に復
帰させる手段とを備えていることを特徴とする適応セグ
メント制御アッセンブリ。
【請求項４０】　　請求項３９記載の適応セグメント制
御アッセンブリにおいて、前記ヒット比シミュレーショ
ンを実行する手段は、前記命令キューが少なくとも一つ
の格納した命令を有し、かつ前記記憶装置が前記アイド
ル状態にあるときに、前記格納された選択数の複数命令
のうちの一つを前記第１及び第２の仮想キャッシュ・テ
ーブル上で実行する手段と、前記命令キューが空である
ときは、前記記憶装置を前記アイドル状態に復帰させる
手段とを備えていることを特徴とする適応セグメント制
御アッセンブリ。
【請求項４１】　　請求項３９記載の適応セグメント制
御アッセンブリにおいて、前記ホスト・コンピュータか
ら命令を受け取ることにより格納した命令の実行を中断
させる手段と、前記受け取った命令に応答してメモリ処
理を実行する手段と、前記メモリ処理の終了により前記
格納した命令の実行を再開させる手段とを備えているこ
とを特徴とする適応セグメント制御アッセンブリ。