JPH04240767A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特に、スタック型ＤＲＡＭ（Ｄｙ
ｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅ
ｍｏｒｙ）のメモリセルの高集積化および高密度化を図
る技術に関するものである。

【０００２】

【従来の技術】以下、従来のスタック型ＤＲＡＭの概要
について、図１４に基づいて説明する。

【０００３】スタック型のＤＲＡＭのメモリセルにおい
ては、メモリセル部に形成するキャパシタの電荷蓄積電
極の表面積を、シールド電極やゲート電極などに起因す
る下地段差を利用して増加させるため、メモリセル部の
基板表面からの高さの方が周辺回路よりも高くなってし
まう。このメモリセル部と周辺回路との標高差が、ビッ
ト線の形成工程以降の配線工程における、写真製版やエ
ッチングのためのマージンを減少させるという障害があ
った。

【０００４】そこで、このような障害を解消するため、
図１４に示すようなスタック型ＤＲＡＭが既に提案され
ている（たとえば特開昭６３−２６６８６６号公報）。 図１４に示すＤＲＡＭにおいては、上記問題点を解消す
るため、メモリセル部の基板表面を、周辺回路の基板表
面よりも予め低い位置に設定して、これによって上記従
来の問題点となる標高差を相殺することによって、配線
工程における写真製版およびエッチングのマージンを拡
大するものである。

【０００５】図１４に示されたスタック型ＤＲＡＭは、
メモリセル部の半導体基板１の表面が、周辺回路の半導
体基板１表面よりも低くなるように、段差が設けられて
いる。低い方の半導体基板１表面は、分離絶縁膜３０に
よって素子分離され、この分離絶縁膜３０上には、２つ
のゲート電極１１１が形成されている。

【０００６】活性領域上のゲート電極１１１と分離絶縁
膜３０との間の半導体基板１表面には、不純物領域１４
，１６が形成され、この不純物領域１４，１６に接して
、多結晶シリコンからなる電荷蓄積層２０１が形成され
ている。この電荷蓄積層２０１は、その表面を覆うキャ
パシタ誘電膜２１を介して形成されたキャパシタプレー
ト電極２２とともに、メモリセル部のキャパシタを構成
する。

【０００７】この従来例によれば、予めメモリセル部の
半導体基板１表面を周辺回路よりも低く設定しているた
め、キャパシタプレート電極２２上に層間絶縁膜（図示
せず）を堆積させた後の表面と、周辺回路のゲート電極
１１１を覆う絶縁膜の表面戸の標高差が相殺され、その
後のビット線などの配線工程における写真製版やエッチ
ングのマージンが拡大する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のＤＲＡＭの構造では、メモリセル部の半導体基板１
表面の高さを周辺回路の半導体基板１表面よりも低くす
るために、メモリセル部の半導体基板１のみを選択的に
参加し、フッ酸溶液で除去する方法や、メモリセル部の
半導体基板１のみを反応性イオンエッチングでエッチン
グする方法などを使用する必要があった。そのため、エ
ッチングに伴う半導体基板１表面のダメージに起因する
結晶欠陥などが生じ、リーク電流の増加によるリフレッ
シュ特性の低下などを招くという問題があった。

【０００９】本発明は、上記従来の問題点に鑑み、メモ
リセル部の半導体基板１表面と周辺回路の半導体基板１
表面は同じ高さのままでビット線形成などの配線工程に
おけるメモリセル部と周辺回路との標高差を、半導体基
板１表面のダメージを生じさせることなく、容易に相殺
可能な半導体記憶装置およびその製造方法を得ることを
目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
本発明の半導体記憶装置は、半導体基板上に、スイッチ
ング用トランジスタと電荷蓄積用キャパシタとを有する
メモリセル部と、このメモリセル部を駆動制御する周辺
回路と、半導体基板上の素子分離領域に形成されたトラ
ンジスタ分離領域とを備えている。そのトランジスタ分
離領域が、半導体基板上に第１絶縁膜を介して形成され
た導電膜を含むシールド電極を有し、このシールド電極
の上部と側部には第２絶縁膜が形成されている。第２絶
縁膜の厚さは、メモリセル部のシールド電極上において
、周辺回路のシールド電極上よりも薄くなっている。

【００１１】本発明の半導体記憶装置の製造方法は、半
導体基板上の素子分離領域上に、シールド電極を有する
トランジスタ分離領域を形成する。その後、半導体基板
上のシールド電極で囲まれて分離絶縁されたメモリセル
部に、スイッチング用トランジスタおよび電荷蓄積用キ
ャパシタを含むメモリセルを形成する。次に、メモリセ
ル部以外の領域に、メモリセルを駆動制御するための周
辺回路を形成する。これらの工程の時点トランジスタ分
離領域を形成する工程は、半導体基板の主面上全面に、
第１絶縁膜，導電膜および第２絶縁膜をその順に積層し
た後、メモリセル部における第２絶縁膜のみを除去し、
さらに、半導体基板上全面に第３絶縁膜を積層し、その
後導電膜，第２絶縁膜および第３絶縁膜を素子分離領域
上のみに残るように除去することにより、トランジスタ
分離のシールド電極を形成する。

【００１２】

【作用】本発明に係る半導体記憶装置およびその製造方
法によれば、素子分離領域として用いるトランジスタ分
離の形成において、周辺回路のトランジスタ分離用のシ
ールド電極上の絶縁膜の膜厚を、メモリセル部のトラン
ジスタ分離用のシールド電極上の絶縁膜の膜厚よりも厚
くすることによって、予め半導体基板表面にエッチング
などによって段差を設けることなく、ビット線の形成工
程などの配線工程におけるメモリセル部と周辺回路の標
高差を相殺することができる。したがって、半導体基板
表面に結晶欠陥などのダメージを与えることなく、写真
製版およびエッチングのためのマージンの拡大を可能に
することができる。

【００１３】

【実施例】以下、本発明の半導体記憶装置の一実施例を
、図１に基づいて説明する。本実施例の半導体記憶装置
は、図１を参照して、メモリセル部および周辺回路の半
導体基板１表面上に、第１絶縁膜としてのシリコン酸化
膜２を介して、素子分離用のトランジスタ分離を形成す
るシールド電極３１が形成されている。また、メモリセ
ル部および周辺回路の半導体基板１上の、シールド電極
３１で囲まれた活性領域には、シリコン酸化膜２を介し
て、ゲート電極１１１と、ソース／ドレイン領域として
の高濃度不純物領域１６とを含むＭＯＳ（Ｍｅｔａｌ　
　ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果
トランジスタが形成されている。さらに、メモリセル部
のシールド電極３１を覆う第２絶縁膜としてのシリコン
酸化膜６ａ上に２本のゲート電極１１１が形成されてい
る。メモリセル部のゲート電極１１１上には、絶縁膜を
介して、キャパシタを構成する電荷蓄積電極２０１とキ
ャパシタ誘電膜２１およびキャパシタプレート電極２２
が形成されている。また、周辺回路の活性領域には、主
として、データドライバ、ワードドライバおよびセンス
アンプなどが形成されている。

【００１４】上記実施例においては、周辺回路のシール
ド電極３１を覆うシリコン酸化膜６ｂが、メモリセル部
のシールド電極３１上のシリコン酸化膜６ａにくらべて
、厚く形成されている。その結果、メモリセル部のキャ
パシタを形成した後の、キャパシタプレート電極２２の
表面と、周辺回路のシリコン酸化膜６ｂの表面との標高
差が、シリコン酸化膜６ａ，６ｂ間の厚さの差だけ相殺
されることになる。したがって、その後に形成されるビ
ット線などの配線工程において、写真製版およびエッチ
ングのマージンを拡大することができる。

【００１５】次に、本実施例の半導体記憶装置の製造方
法の一例を、図２ないし図１３を参照しながら説明する
。まず、シリコン基板１の主面上全面を高温の水蒸気雰
囲気に熱酸化し、シリコン酸化膜２を形成する。その後
、不純物領域をドーピングして低抵抗化した多結晶シリ
コン膜３およびシリコン酸化膜４を、ＣＶＤ法によって
堆積する。その後、メモリセル部以外の表面をレジスト
マスク５で覆い（図２）、シリコン酸化膜２，多結晶シ
リコン膜３およびシリコン酸化膜４のうちの最も上の層
のシリコン酸化膜４を、反応性イオンエッチングによっ
て除去する。

【００１６】次に、シリコン基板１上の全面に、さらに
ＣＶＤ法によってシリコン酸化膜６を堆積し、その上に
レジストマスク７を所定パターンで形成する（図３）。 その後、反応性イオンエッチングによって、素子分離領
域のみにおいてシリコン酸化膜２，多結晶シリコン膜３
およびシリコン酸化膜４，６を残すことによって、トラ
ンジスタ分離のシールド電極３１を形成する。

【００１７】さらに、シリコン基板１上全面にＣＶＤ法
でシリコン酸化膜８を堆積する（図４）。その後、マス
クで覆うことなく、反応性イオンエッチングによってシ
リコン酸化膜８の全面をエッチングし、シールド電極３
１の側部にサイドウォールスペーサ９を形成する。この
時点において、トランジスタ分離のシールド電極上部の
シリコン酸化膜が、メモリセル部のシリコン酸化膜６ａ
よりも周辺回路のシリコン酸化膜６ｂの方が厚くなって
いる。その後、上記トランジスタ分離を形成する場合と
同様の方法で、すなわち、まずシリコン酸化膜１０，多
結晶シリコン膜１１およびシリコン酸化膜１２を順に形
成し、レジストマスク１３をパターニングして（図５）
、エッチングを施し、さらにレジストマスク１３を除去
することにより、スイッチングトランジスタのゲート電
極１１１をメモリセル部の活性領域に形成する（図６）
。

【００１８】次に、シールド電極３１とゲート電極１１
１以外のシリコン基板１表面に、比較的低濃度（１０１
５〜１０１８／ｃｍ３　）のリンまたは砒素を注入した
低濃度不純物領域１４を形成する。その後さらに、上記
トランジスタ分離と同様に、シリコン基板１上全面に所
定厚さのシリコン酸化膜１５を堆積させる（図７）。こ
のシリコン酸化膜１５に対して反応性イオンエッチング
を施すことにより、ゲート電極１１１の側部にサイドウ
ォールスペーサ１５１を形成する。トランジスタ分離領
域とゲート電極１１１以外のシリコン基板１表面に、比
較的高濃度１０１８〜１０２１／ｃｍ３　のリンまたは
砒素を注入して高濃度不純物領域１６を形成し、８００
〜９００℃程度の炉アニールあるいは９００〜１１００
℃程度のランプアニールなどで不純物領域１４，１６を
活性化し、トランジスタのソース／ドレイン領域を形成
する（図８）。次に、シリコン基板１上全面にシリコン
酸化膜１７をＣＶＤ法で堆積し、高濃度不純物領域１６
のうち、メモリセル部に位置する高濃度不純物領域１６
上のシリコン酸化膜１７を、レジストマスク１８を用い
て反応性イオンエッチングを行なうことにより除去し、
開口部１９を形成する（図９）。ただし、このとき周辺
回路においては、すべてシリコン酸化膜１７を残すもの
とする。

【００１９】その後、リンまたは砒素をドーピングして
低抵抗化した多結晶シリコン膜２０を、開口部１９の底
部に少なくともその一部が接するように、ＣＶＤ法によ
って堆積し、さらにその表面にレジストマスク２１０を
パターン形成する（図１０）。この状態で反応性イオン
エッチングを施すことにより、所望の部分に多結晶シリ
コン膜２０からなる電荷蓄積電極２０１を形成する（図
１１）。その後、この電荷蓄積電極２０１を覆うように
、窒化膜２１ａをＣＶＤ法によって堆積し、その窒化膜
２１ａの表面を８００〜９００℃程度の水蒸気雰囲気で
酸化する。さらにその上にリンおよび砒素をドーピング
して低抵抗化した多結晶シリコン膜２２ａを堆積する。 その後、窒化膜２１ａおよび多結晶シリコン膜２２ａを
、レジストマスク２３とエッチングを用いることにより
パターニングし（図１２）、キャパシタ誘電体薄膜２１
およびキャパシタプレート電極２２を形成し、レジスト
マスク２３を除去することにより、メモリセル部のキャ
パシタが完成する（図１３）。

【００２０】なお、上記実施例では、トランジスタのソ
ース／ドレイン領域として、いわゆるＬＤＤ（Ｌｉｇｈ
ｔｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）構造のものを示
したが、これは、シングルドレイン構造のトランジスタ
や、二重構造のソース／ドレイン領域を有するいわゆる
ＤＤＤ（Ｄｏｕｂｌｅ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）
構造のトランジスタ、あるいはゲートオーバーラップト
ランジスタなど、トランジスタとして機能するものであ
ればどのような構造であっても、上記実施例と効果の点
で異なるものではない。

【００２１】また、上記実施例では、トランジスタ分離
のシールド電極およびトランジスタのゲート電極、さら
にキャパシタの電荷蓄積電極とプレート電極の材質とし
て、リンまたは砒素をドープして低抵抗化した多結晶シ
リコン膜を使用したが、これは、金属あるいは金属珪化
物またはそれらと多結晶シリコン膜を重ねた多層膜など
を用いてもよい。

【００２２】さらに、上記実施例では、トランジスタ分
離のシールド電極３１上のシリコン酸化膜６ａ，６ｂの
膜厚を変化させたが、スイッチングトランジスタのゲー
ト電極１１１上のシリコン酸化膜の膜厚を、周辺回路に
おいてメモリセル部よりも厚くするか、あるいはシール
ド電極３１およびゲート電極１１１とした導電膜の膜厚
を、周辺回路においてメモリセル部よりも厚くすること
によっても、同様の作用効果を得ることができる。

【００２３】

【発明の効果】以上述べたように本発明によれば、トラ
ンジスタ分離のシールド電極上のシリコン酸化膜の膜厚
を、周辺回路でメモリセル部よりも厚くすることにより
、ビット線の形成などの配線工程において、周辺回路と
メモリセル部の標高差を相殺することができ、ビット線
の配線工程などにおける写真製版およびエッチングのマ
ージンを拡大することができる。その結果、より素子密
度の高い半導体記憶装置のパターン形成がより精度よく
行なわれ、集積度の向上を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例における半導体記憶装置の構
造を示す断面図である。

【図２】本発明の一実施例の半導体記憶装置の製造方法
において、シリコン基板１上にシリコン酸化膜２，多結
晶シリコン膜３およびシリコン酸化膜４を堆積し、さら
に周辺回路上をレジストマスク５で覆った状態を示す断
面図である。

【図３】同製造方法において、シリコン酸化膜４をパタ
ーニング後にシリコン酸化膜６を堆積し、さらに所定パ
ターンのレジストマスク７を形成した状態の工程を示す
断面図である。

【図４】同製造方法において、レジストマスク７を用い
てエッチングし、シールド電極３１およびシリコン酸化
膜６ａ，６ｂをパターニング形成した後、シリコン基板
１上全面にシリコン酸化膜８を堆積させた状態の工程を
示す断面図である。

【図５】同製造方法において、多結晶シリコン層１１お
よびシリコン酸化膜１２を形成後、所定パターンのレジ
ストマスク１３を形成した直後の工程を示す断面図であ
る。

【図６】レジストマスク１３を用いたエッチングにより
、ゲート電極１１１などをパターニング形成し、さらに
半導体基板１表面に不純物領域１４を形成した直後の工
程を示す断面図である。

【図７】半導体基板１上全面に所定厚さのシリコン酸化
膜１５を堆積し、その表面に反応性イオンエッチングを
施す工程を示す断面図である。

【図８】ゲート電極１１１の側壁にサイドウォールスペ
ーサ１５１を形成した後、ｎ型不純物を半導体基板１表
面上に注入して、高濃度不純物領域１６を形成する工程
を示す断面図である。

【図９】同製造方法において、多結晶シリコン膜１７を
堆積後、所定パターンのレジストマスク１８を形成した
直後の工程を示す断面図である。

【図１０】同製造方法において、多結晶シリコン膜２０
を堆積後、所定パターンのレジストマスク２１０を形成
した直後の工程を示す断面図である。

【図１１】同製造方法において、電荷蓄積電極２０１を
パターニング形成した直後の工程を示す断面図である。

【図１２】同製造方法において、窒化膜２１ａおよび多
結晶シリコン膜２２ａを堆積後、所定パターンのレジス
トマスク２３を形成した直後の工程を示す断面図である
。

【図１３】同製造方法において、キャパシタ誘電体薄膜
２１およびキャパシタプレート電極２２をパターニング
形成し、キャパシタが完成した直後の工程を示す断面図
である。

【図１４】従来の半導体記憶装置の構造の一例を示す断
面図である。

【符号の説明】

１　　シリコン基板 ２，４，６ａ，６ｂ　　シリコン酸化膜１４　　低濃度
不純物領域 １６　　高濃度不純物領域 ３１　　シールド電極 １１１　　ゲート電極 なお、図中、同一符号を付した部分は、同一または相当
の要素を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　半導体基板と、この半導体基板上に形
   成された、スイッチング用トランジスタと電荷蓄積用キ
   ャパシタとを有するメモリセル部と、前記半導体基板上
   に形成され、前記メモリセル部を駆動制御する周辺回路
   部と、前記半導体基板上の素子分離領域に形成されたト
   ランジスタ分離領域と、を備え、前記トランジスタ分離
   領域は、前記半導体基板上に第１の絶縁膜を介して形成
   された導電膜を含むシールド電極を有し、このシールド
   電極の上部と側部には第２絶縁膜が形成され、この第２
   絶縁膜の厚さが、前記メモリセル部のシールド電極上の
   方が、前記周辺回路のシールド電極上よりも薄くなって
   いる、半導体記憶装置。
2. 【請求項２】半導体基板上の素子分離領域上に、シール
   ド電極を有するトランジスタ分離を形成する工程と、前
   記半導体基板上のシールド電極で囲まれて分離絶縁され
   たメモリセル部に、スイッチング用トランジスタおよび
   電荷蓄積用キャパシタを含むメモリセルを形成する工程
   と、前記メモリセル部以外の領域に、前記メモリセルを
   駆動制御するための周辺回路を形成する工程と、を備え
   、前記トランジスタ分離を形成する工程は、半導体基板
   の主面上に全面に第１絶縁膜，導電膜および第２絶縁膜
   をその順に積層する工程と、メモリセル部における第２
   絶縁膜のみを除去する工程と、前記半導体基板上全面に
   、さらに第３絶縁膜を積層する工程と、前記導電膜およ
   び前記第２，第３絶縁膜を分離領域上のみに残るように
   除去することにより、トランジスタ分離のシールド電極
   を形成する工程と、を含む半導体記憶装置の製造方法。