JPH04241012A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH04241012A JPH04241012A JP3007337A JP733791A JPH04241012A JP H04241012 A JPH04241012 A JP H04241012A JP 3007337 A JP3007337 A JP 3007337A JP 733791 A JP733791 A JP 733791A JP H04241012 A JPH04241012 A JP H04241012A
- Authority
- JP
- Japan
- Prior art keywords
- power
- type mos
- mos transistor
- reset circuit
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パワーオンリセット回
路に関するものである。
路に関するものである。
【０００２】
【従来の技術】従来のパワーオンリセット回路は図３に
示すようなものであった。図３において、５はゲートを
接地されたＰ型ＭＯＳトランジスタ、６はＰ型ＭＯＳト
ランジスタ５に接続されたコンデンサ、７はＰ型ＭＯＳ
トランジスタ５とコンデンサ６の接続点に接続されたシ
ュミットトリガ・インバータであり、ＶＤＤはＰ型ＭＯ
Ｓトランジスタ５に印加される電源電圧、ＶＲＳＴはシ
ュミットトリガ・インバータ７から出力されるパワーオ
ンリセットパルスである。
示すようなものであった。図３において、５はゲートを
接地されたＰ型ＭＯＳトランジスタ、６はＰ型ＭＯＳト
ランジスタ５に接続されたコンデンサ、７はＰ型ＭＯＳ
トランジスタ５とコンデンサ６の接続点に接続されたシ
ュミットトリガ・インバータであり、ＶＤＤはＰ型ＭＯ
Ｓトランジスタ５に印加される電源電圧、ＶＲＳＴはシ
ュミットトリガ・インバータ７から出力されるパワーオ
ンリセットパルスである。
【０００３】図４（ａ） に示すように電源電圧ＶＤＤ
が立ち上がると、トランジスタ５とコンデンサ６の接続
点であるノードＣはＰ型ＭＯＳトランジスタ５の抵抗と
コンデンサ６の容量で決まる時定数による遅延が生じ、
図４（ｂ） のようなパワーオンリセットパルスＶＲＳ
Ｔ が得られる。
が立ち上がると、トランジスタ５とコンデンサ６の接続
点であるノードＣはＰ型ＭＯＳトランジスタ５の抵抗と
コンデンサ６の容量で決まる時定数による遅延が生じ、
図４（ｂ） のようなパワーオンリセットパルスＶＲＳ
Ｔ が得られる。
【０００４】
【発明が解決しようとする課題】従来のパワーオンリセ
ット回路では、図５（ａ） に示すように電源電圧ＶＤ
Ｄの立ち上がり時間が遅い場合には、図５（ｂ） に示
すようにパワーオンリセットパルスＶＲＳＴ としては
十分な振幅が得られなかった。
ット回路では、図５（ａ） に示すように電源電圧ＶＤ
Ｄの立ち上がり時間が遅い場合には、図５（ｂ） に示
すようにパワーオンリセットパルスＶＲＳＴ としては
十分な振幅が得られなかった。
【０００５】本発明はかかる点に鑑みてなされたもので
、簡易な構成で電源電圧の立ち上がり時間が遅い場合に
も十分な振幅のパワーオンリセットパルスを得ることが
できるパワーオンリセット回路を提供することを目的と
するものである。
、簡易な構成で電源電圧の立ち上がり時間が遅い場合に
も十分な振幅のパワーオンリセットパルスを得ることが
できるパワーオンリセット回路を提供することを目的と
するものである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のパワーオンリセット回路は、ゲートをソー
スに接続した第１のＰ型ＭＯＳトランジスタとゲートを
接地した第２のＰ型ＭＯＳトランジスタとコンデンサを
直列接続し、前記第２のＰ型ＭＯＳトランジスタとコン
デンサとの接続点にシュミットトリガ・インバータを接
続した構成にしたものである。
に、本発明のパワーオンリセット回路は、ゲートをソー
スに接続した第１のＰ型ＭＯＳトランジスタとゲートを
接地した第２のＰ型ＭＯＳトランジスタとコンデンサを
直列接続し、前記第２のＰ型ＭＯＳトランジスタとコン
デンサとの接続点にシュミットトリガ・インバータを接
続した構成にしたものである。
【０００７】
【作用】上記構成のように、ゲートをソースに接続した
第１のＰ型ＭＯＳトランジスタとゲートを接地した第２
のＰ型ＭＯＳトランジスタとコンデンサを直列接続した
ことにより、第１のＰ型ＭＯＳトランジスタのしきい値
電圧分だけ電圧がドロップして第２のＰ型ＭＯＳトラン
ジスタのドレインに印加されるため第２のＰ型ＭＯＳト
ランジスタは従来よりも電源電圧が高くなった時点でＯ
Ｎ状態となる。したがって電源電圧の立ち上がり時間が
遅い場合でもパワーオンリセットパルスは十分な振幅を
持つことが可能となる。
第１のＰ型ＭＯＳトランジスタとゲートを接地した第２
のＰ型ＭＯＳトランジスタとコンデンサを直列接続した
ことにより、第１のＰ型ＭＯＳトランジスタのしきい値
電圧分だけ電圧がドロップして第２のＰ型ＭＯＳトラン
ジスタのドレインに印加されるため第２のＰ型ＭＯＳト
ランジスタは従来よりも電源電圧が高くなった時点でＯ
Ｎ状態となる。したがって電源電圧の立ち上がり時間が
遅い場合でもパワーオンリセットパルスは十分な振幅を
持つことが可能となる。
【０００８】
【実施例】以下本発明の一実施例を図面に基づいて説明
する。図１は本発明の一実施例のパワーオンリセット回
路の回路図である。図１において、１はゲートをソース
に接続された第１のＰ型ＭＯＳトランジスタ、２はゲー
トを接地された第２のＰ型ＭＯＳトランジスタであり、
第１のＰ型ＭＯＳトランジスタ１のソースと第２のＰ型
ＭＯＳトランジスタ２のドレインが接続されて、これら
２つのトランジスタ１，２は直列に接続されている。３
は直列接続されたＰ型ＭＯＳトランジスタ１，２に接続
されたコンデンサ、４は直列接続されたＰ型ＭＯＳトラ
ンジスタ１，２とコンデンサ３との接続点に接続された
シュミットトリガ・インバータである。ＶＤＤは第１の
Ｐ型ＭＯＳトランジスタ１のドレインに印加される電源
電圧、ＶＲＳＴ はパワーオンリセット回路４から出力
されるパワーオンリセットパルスである。
する。図１は本発明の一実施例のパワーオンリセット回
路の回路図である。図１において、１はゲートをソース
に接続された第１のＰ型ＭＯＳトランジスタ、２はゲー
トを接地された第２のＰ型ＭＯＳトランジスタであり、
第１のＰ型ＭＯＳトランジスタ１のソースと第２のＰ型
ＭＯＳトランジスタ２のドレインが接続されて、これら
２つのトランジスタ１，２は直列に接続されている。３
は直列接続されたＰ型ＭＯＳトランジスタ１，２に接続
されたコンデンサ、４は直列接続されたＰ型ＭＯＳトラ
ンジスタ１，２とコンデンサ３との接続点に接続された
シュミットトリガ・インバータである。ＶＤＤは第１の
Ｐ型ＭＯＳトランジスタ１のドレインに印加される電源
電圧、ＶＲＳＴ はパワーオンリセット回路４から出力
されるパワーオンリセットパルスである。
【０００９】Ｐ型ＭＯＳトランジスタ１，２の接続点で
あるノードＡはＰ型ＭＯＳトランジスタ１のしきい値電
圧分だけ電圧がドロップするため、Ｐ型ＭＯＳトランジ
スタ２は従来よりも電源電圧ＶＤＤが高くなった時点で
ＯＮ状態となる。したがって図２（ａ） のように電源
電圧ＶＤＤの立ち上がり時間が遅い場合でも、図２（ｂ
） に示すように第２のＰ型ＭＯＳトランジスタ２とコ
ンデンサ３との接続点であるノードＢは電源電圧ＶＤＤ
が高くなった時点で立ち上がり、パワーオンリセットパ
ルスＶＲＳＴ は十分な振幅を持つことができる。
あるノードＡはＰ型ＭＯＳトランジスタ１のしきい値電
圧分だけ電圧がドロップするため、Ｐ型ＭＯＳトランジ
スタ２は従来よりも電源電圧ＶＤＤが高くなった時点で
ＯＮ状態となる。したがって図２（ａ） のように電源
電圧ＶＤＤの立ち上がり時間が遅い場合でも、図２（ｂ
） に示すように第２のＰ型ＭＯＳトランジスタ２とコ
ンデンサ３との接続点であるノードＢは電源電圧ＶＤＤ
が高くなった時点で立ち上がり、パワーオンリセットパ
ルスＶＲＳＴ は十分な振幅を持つことができる。
【００１０】
【発明の効果】以上のように、本発明によれば、簡易な
構成で電源電圧の立ち上がり時間が遅い場合にも十分な
振幅のパワーオンリセットパルスを得ることができ、き
わめて有用である。
構成で電源電圧の立ち上がり時間が遅い場合にも十分な
振幅のパワーオンリセットパルスを得ることができ、き
わめて有用である。
【図１】本発明の一実施例のパワーオンリセット回路の
回路図である。
回路図である。
【図２】同パワーオンリセット回路の電源電圧とパワー
オンリセットパルスの波形図である。
オンリセットパルスの波形図である。
【図３】従来のパワーオンリセット回路である。
【図４】従来のパワーオンリセット回路の電源電圧とパ
ワーオンリセットパルスの波形図である。
ワーオンリセットパルスの波形図である。
【図５】従来のパワーオンリセット回路の欠点を説明す
る電源電圧とパワーオンリセットパルスの波形図である
。
る電源電圧とパワーオンリセットパルスの波形図である
。
【符号の説明】
１，２ Ｐ型ＭＯＳトランジスタ３
コンデンサ ４ シュミットトリガ・インバータＶＤ
Ｄ 電源電圧
コンデンサ ４ シュミットトリガ・インバータＶＤ
Ｄ 電源電圧
Claims (1)
- 【請求項１】 ゲートをソースに接続した第１のＰ型
ＭＯＳトランジスタとゲートを接地した第２のＰ型ＭＯ
Ｓトランジスタとコンデンサを直列接続し、前記第２の
Ｐ型ＭＯＳトランジスタとコンデンサとの接続点にシュ
ミットトリガ・インバータを接続したパワーオンリセッ
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007337A JPH04241012A (ja) | 1991-01-25 | 1991-01-25 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007337A JPH04241012A (ja) | 1991-01-25 | 1991-01-25 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241012A true JPH04241012A (ja) | 1992-08-28 |
Family
ID=11663133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3007337A Pending JPH04241012A (ja) | 1991-01-25 | 1991-01-25 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241012A (ja) |
-
1991
- 1991-01-25 JP JP3007337A patent/JPH04241012A/ja active Pending
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