JPH04241468A - 電気的消去可能不揮発性半導体記憶装置及びその製造方法 - Google Patents
電気的消去可能不揮発性半導体記憶装置及びその製造方法Info
- Publication number
- JPH04241468A JPH04241468A JP3014822A JP1482291A JPH04241468A JP H04241468 A JPH04241468 A JP H04241468A JP 3014822 A JP3014822 A JP 3014822A JP 1482291 A JP1482291 A JP 1482291A JP H04241468 A JPH04241468 A JP H04241468A
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- JP
- Japan
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- gate
- floating gate
- semiconductor memory
- erase
- memory device
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- Pending
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、電気的消去可能不揮
発性半導体記憶装置（以下、ＥＥＰＲＯＭ）およびその
製造方法に関する。さらに詳しくは、高集積化に適した
ＥＥＰＲＯＭ及びその製造方法に関する。
発性半導体記憶装置（以下、ＥＥＰＲＯＭ）およびその
製造方法に関する。さらに詳しくは、高集積化に適した
ＥＥＰＲＯＭ及びその製造方法に関する。
【０００２】
【従来の技術】最近、不揮発性半導体記憶装置のうちで
電気的に消去できるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ
ＲＯＭ）が注目を集めている。
電気的に消去できるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ
ＲＯＭ）が注目を集めている。
【０００３】そして、かかるＥＥＰＲＯＭのうちＭＯＳ
型トランジスタ素子のチャネル領域上にトンネル酸化膜
を有するゲート酸化膜を介してフローティングゲートを
形成すると共に、このフローティングゲート上に絶縁膜
を介してコントロールゲート及びイレース（消去用）ゲ
ートを並列配置した構造からなる素子が、高集積化用の
ＥＥＰＲＯＭとして知られている。
型トランジスタ素子のチャネル領域上にトンネル酸化膜
を有するゲート酸化膜を介してフローティングゲートを
形成すると共に、このフローティングゲート上に絶縁膜
を介してコントロールゲート及びイレース（消去用）ゲ
ートを並列配置した構造からなる素子が、高集積化用の
ＥＥＰＲＯＭとして知られている。
【０００４】
【発明が解決しようとする課題】上記ＥＥＰＲＯＭにお
ける各ゲートは個々にフォトリソグラフィ技術を用いて
形成される。そしてことに、フローティングゲート上に
並設されるコントロールゲートとイレースゲートはフォ
トリソグラフィによって一定の間隔をもって同時パター
ニングした後エッチングして形成されていた。
ける各ゲートは個々にフォトリソグラフィ技術を用いて
形成される。そしてことに、フローティングゲート上に
並設されるコントロールゲートとイレースゲートはフォ
トリソグラフィによって一定の間隔をもって同時パター
ニングした後エッチングして形成されていた。
【０００５】従って、ＥＥＰＲＯＭの高集積化や縮小化
のためには、これらのゲート面積をできるだけ減少させ
ることが必要であり、ことにその機能上、イレースゲー
トの面積を減少させることとが考えられる。
のためには、これらのゲート面積をできるだけ減少させ
ることが必要であり、ことにその機能上、イレースゲー
トの面積を減少させることとが考えられる。
【０００６】しかしながら、現在のフォトリソグラフィ
によるパターンの微細化には限度があるため、著しく縮
小化されたイレースゲートを得ることが困難であり、こ
のことが、ＥＥＰＲＯＭの更なる高集積化、縮小化への
一つの障害となっていた。
によるパターンの微細化には限度があるため、著しく縮
小化されたイレースゲートを得ることが困難であり、こ
のことが、ＥＥＰＲＯＭの更なる高集積化、縮小化への
一つの障害となっていた。
【０００７】この発明はかかる状況下なされたものであ
り、ことに高集積化、縮小化を可能とするＥＥＰＲＯＭ
を提供しようとするものである。
り、ことに高集積化、縮小化を可能とするＥＥＰＲＯＭ
を提供しようとするものである。
【０００８】
【課題を解決するための手段】かくしてこの発明によれ
ば、ＭＯＳ型トランジスタ素子上にフローティングゲー
ト、コントロールゲート及びイレースゲートを備えてな
り、このイレースゲートが上記フローティングゲートを
取り囲む絶縁膜の側壁部を介して該フローティングゲー
トの側部に形成配置されてなる電気的消去可能不揮発性
半導体記憶装置が提供される。さらにこの発明によれば
、ＭＯＳ型トランジスタ素子上にフローティングゲート
、コントロールゲート及びイレースゲートを備えた不揮
発性半導体記憶装置を製造することからなり、上記フロ
ーティングゲート及びその表面絶縁膜を形成後、金属の
堆積・エッチングを行って、このフローティングゲート
側面に金属層を残存形成することからなる電気的消去可
能不揮発性半導体記憶装置の製造方法が提供される。
ば、ＭＯＳ型トランジスタ素子上にフローティングゲー
ト、コントロールゲート及びイレースゲートを備えてな
り、このイレースゲートが上記フローティングゲートを
取り囲む絶縁膜の側壁部を介して該フローティングゲー
トの側部に形成配置されてなる電気的消去可能不揮発性
半導体記憶装置が提供される。さらにこの発明によれば
、ＭＯＳ型トランジスタ素子上にフローティングゲート
、コントロールゲート及びイレースゲートを備えた不揮
発性半導体記憶装置を製造することからなり、上記フロ
ーティングゲート及びその表面絶縁膜を形成後、金属の
堆積・エッチングを行って、このフローティングゲート
側面に金属層を残存形成することからなる電気的消去可
能不揮発性半導体記憶装置の製造方法が提供される。
【０００９】
【作用】この発明のＥＥＰＲＯＭによれば、イレースゲ
ートがフローティングゲートの側部に形成配置されてい
るため、ＭＯＳ型トランジスタ素子表面での専有面積が
著しく縮小化される。そして、かかるイレースゲートは
、上記側部に自己整合的に形成できるものであるため、
複雑な製造工程を要しない。
ートがフローティングゲートの側部に形成配置されてい
るため、ＭＯＳ型トランジスタ素子表面での専有面積が
著しく縮小化される。そして、かかるイレースゲートは
、上記側部に自己整合的に形成できるものであるため、
複雑な製造工程を要しない。
【００１０】
【実施例】以下、この発明のＥＥＰＲＯＭの製造実施例
について、図面に従って説明する。まず、図１に示すよ
うに半導体基板１上に、ロコス酸化法により、一定の間
隔でフィールド酸化膜２を形成した後、その間の表面上
に熱酸化によりゲート酸化膜３を形成し、次いでフロー
ティングゲート形成用の不純物拡散（リン又は砒素）さ
れたポリシリコンパターン４を形成する。
について、図面に従って説明する。まず、図１に示すよ
うに半導体基板１上に、ロコス酸化法により、一定の間
隔でフィールド酸化膜２を形成した後、その間の表面上
に熱酸化によりゲート酸化膜３を形成し、次いでフロー
ティングゲート形成用の不純物拡散（リン又は砒素）さ
れたポリシリコンパターン４を形成する。
【００１１】次に、図２に示すように、全面にＨＴＯ（
Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜６
の形成（ＳｉＨ４とＮ２Ｏを用いた８５０℃のＬＰＣＶ
Ｄ法で形成）並びにＳＯＧ膜５の形成を行った後、エッ
チバックすることにより、ポリシリコンパターン４間に
ＨＴＯ層６を埋め込み形成する。
Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜６
の形成（ＳｉＨ４とＮ２Ｏを用いた８５０℃のＬＰＣＶ
Ｄ法で形成）並びにＳＯＧ膜５の形成を行った後、エッ
チバックすることにより、ポリシリコンパターン４間に
ＨＴＯ層６を埋め込み形成する。
【００１２】次いで、図３に示すように、フローティン
グゲートのゲート長を決定すべく、フローティングゲー
ト形成用フォトレジスト７を用いたフォトリソグラフィ
によって不要なポリシリコン４及びＨＴＯ膜６をエッチ
ング除去することによりポリシリコンからなるフローテ
ィングゲート（ＦＧ）（図４）を構成する。
グゲートのゲート長を決定すべく、フローティングゲー
ト形成用フォトレジスト７を用いたフォトリソグラフィ
によって不要なポリシリコン４及びＨＴＯ膜６をエッチ
ング除去することによりポリシリコンからなるフローテ
ィングゲート（ＦＧ）（図４）を構成する。
【００１３】次に、図４に示すように、ソース８・ドレ
イン９形成のための砒素イオンを注入後、フローティン
グゲート（ＦＧ）とコントロールゲートとを隔離するた
めの層間絶縁膜１０を熱酸化又はＣＶＤ法（ＯＮＯ膜）
により形成する。
イン９形成のための砒素イオンを注入後、フローティン
グゲート（ＦＧ）とコントロールゲートとを隔離するた
めの層間絶縁膜１０を熱酸化又はＣＶＤ法（ＯＮＯ膜）
により形成する。
【００１４】次に、図５に示すようにイレースゲート並
びに消去窓形成用のフォトレジストパターン１１を形成
する。このパターンは図５（ｂ）に示すようにフローテ
ィングゲートを不完全に覆うパターンからなり、このパ
ターンを用いて、フローティングゲート上の層間絶縁膜
１０を部分的にエッチング除去することにより、同図（
ｂ）に示されるように、フローティングゲート（ＦＧ）
の側部及び上面の一部を露出させる。
びに消去窓形成用のフォトレジストパターン１１を形成
する。このパターンは図５（ｂ）に示すようにフローテ
ィングゲートを不完全に覆うパターンからなり、このパ
ターンを用いて、フローティングゲート上の層間絶縁膜
１０を部分的にエッチング除去することにより、同図（
ｂ）に示されるように、フローティングゲート（ＦＧ）
の側部及び上面の一部を露出させる。
【００１５】次いで、図６に示すように、熱酸化膜又は
ＨＴＯ膜を形成することにより、フローティングゲート
（ＦＧ）の露出した側面を消去用絶縁膜１３で被覆する
。ここで消去用絶縁膜１３の厚みは、トンネリングを生
じるように他の層間絶縁膜や酸化膜に比して薄くされ、
通常、３５０〜４００Åとするのが好ましい。
ＨＴＯ膜を形成することにより、フローティングゲート
（ＦＧ）の露出した側面を消去用絶縁膜１３で被覆する
。ここで消去用絶縁膜１３の厚みは、トンネリングを生
じるように他の層間絶縁膜や酸化膜に比して薄くされ、
通常、３５０〜４００Åとするのが好ましい。
【００１６】次いで、全面にコントロールゲート形成用
のポリシリコン層１２を形成し、不純物拡散（リン又は
砒素）を行なう。この上にコントロールゲート用のフォ
トレジストパターン１４を形成し、ポリシリコン層１２
を、ドライエッチング法により異方性エッチングに付す
ことにより、コントロールゲート（ＣＧ）をパターン形
成すると同時に、同図（ｂ）に示すように、フローティ
ングゲート（ＦＧ）の側部に消去用絶縁膜１３を介して
イレースゲート１５を自己整合的に残存形成する。かか
る工程により、この発明のＥＥＰＲＯＭのフローティン
グゲート、コントロールゲート及びイレースゲートが基
本的に構成される。
のポリシリコン層１２を形成し、不純物拡散（リン又は
砒素）を行なう。この上にコントロールゲート用のフォ
トレジストパターン１４を形成し、ポリシリコン層１２
を、ドライエッチング法により異方性エッチングに付す
ことにより、コントロールゲート（ＣＧ）をパターン形
成すると同時に、同図（ｂ）に示すように、フローティ
ングゲート（ＦＧ）の側部に消去用絶縁膜１３を介して
イレースゲート１５を自己整合的に残存形成する。かか
る工程により、この発明のＥＥＰＲＯＭのフローティン
グゲート、コントロールゲート及びイレースゲートが基
本的に構成される。
【００１７】そしてこの後、図８に示されるように、Ｂ
ＰＳＧからなる絶縁膜１６を堆積形成後、コンタクトホ
ール１８を穿設し、次いでメタル配線１７を形成するこ
とにより、この発明のＥＥＰＲＯＭを得た。
ＰＳＧからなる絶縁膜１６を堆積形成後、コンタクトホ
ール１８を穿設し、次いでメタル配線１７を形成するこ
とにより、この発明のＥＥＰＲＯＭを得た。
【００１８】このようにして得られたこの発明のＥＥＰ
ＲＯＭは、イレースゲートがフローティングゲートの側
部に自己整合的に著しく縮小形成されているため、高集
積化が可能であり、製造もより簡便であった。そしてよ
り具体的には、一つのＥＥＰＲＯＭ素子の専有面積を約
７０〜８５％減少できることが判った。
ＲＯＭは、イレースゲートがフローティングゲートの側
部に自己整合的に著しく縮小形成されているため、高集
積化が可能であり、製造もより簡便であった。そしてよ
り具体的には、一つのＥＥＰＲＯＭ素子の専有面積を約
７０〜８５％減少できることが判った。
【００１９】
【発明の効果】この発明によれば、イレースゲートの面
積を減少化でき、その結果、ＥＥＰＲＯＭの高集積化、
高縮小化を簡便に達成することができる。
積を減少化でき、その結果、ＥＥＰＲＯＭの高集積化、
高縮小化を簡便に達成することができる。
【図１】この発明のＥＥＰＲＯＭの製造工程を示す説明
図で、（ａ）は平面説明図、（ｂ）はＡ−Ａ’断面説明
図、（ｃ）はＢ−Ｂ’断面説明図である。
図で、（ａ）は平面説明図、（ｂ）はＡ−Ａ’断面説明
図、（ｃ）はＢ−Ｂ’断面説明図である。
【図２】図１に続く製造工程を各々示すＢ−Ｂ’断面説
明図である。
明図である。
【図３】図２に続く製造工程を示す説明図で（ａ）は平
面説明図、（ｂ）はＡ−Ａ’断面説明図、（ｃ）はＢ−
Ｂ’断面説明図である。
面説明図、（ｂ）はＡ−Ａ’断面説明図、（ｃ）はＢ−
Ｂ’断面説明図である。
【図４】同じく図３に続く製造工程説明図である。
【図５】同じく図４に続く製造工程説明図である。
【図６】同じく図５に続く製造工程説明図である。
【図７】同じく図６に続く製造工程説明図である。
【図８】同じく図７に続く製造工程説明図である。
１ 半導体基板
２ フィールド酸化膜
３ ゲート酸化膜
４ ポリシリコンパターン
５ ＳＯＧ膜
６ ＨＴＯ膜
７ フローティングゲート形成用フォトレジスト
８ ソース ９ ドレイン １０ 層間絶縁膜 １１ フォトレジストパターン １２ ポリシリコン層 １３ 消去用絶縁膜 １４ フォトレジストパターン １５ イレースゲート １６ 絶縁膜 １７ メタル配線 １８ コンタクトホール ＦＧ フローティングゲート ＣＧ コントロールゲート
８ ソース ９ ドレイン １０ 層間絶縁膜 １１ フォトレジストパターン １２ ポリシリコン層 １３ 消去用絶縁膜 １４ フォトレジストパターン １５ イレースゲート １６ 絶縁膜 １７ メタル配線 １８ コンタクトホール ＦＧ フローティングゲート ＣＧ コントロールゲート
Claims (2)
- 【請求項１】 ＭＯＳ型トランジスタ素子上にフロー
ティングゲート、コントロールゲート及びイレースゲー
トを備えてなり、このイレースゲートが上記フローティ
ングゲートを取り囲む絶縁膜の側壁部を介して該フロー
ティングゲートの側部に形成配置されてなる電気的消去
可能不揮発性半導体記憶装置。 - 【請求項２】 ＭＯＳ型トランジスタ素子上にフロー
ティングゲート、コントロールゲート及びイレースゲー
トを備えた不揮発性半導体記憶装置を製造することから
なり、上記フローティングゲート及びその表面絶縁膜を
形成後、金属の堆積・エッチングを行って、このフロー
ティングゲート側面に金属層を残存形成することからな
る請求項１の電気的消去可能不揮発性半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014822A JPH04241468A (ja) | 1991-01-14 | 1991-01-14 | 電気的消去可能不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014822A JPH04241468A (ja) | 1991-01-14 | 1991-01-14 | 電気的消去可能不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241468A true JPH04241468A (ja) | 1992-08-28 |
Family
ID=11871734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014822A Pending JPH04241468A (ja) | 1991-01-14 | 1991-01-14 | 電気的消去可能不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100233076B1 (ko) * | 1995-07-14 | 1999-12-01 | 모리 가즈히로 | 반도체 기억장치 및 그 제조방법 |
| US6876031B1 (en) * | 1999-02-23 | 2005-04-05 | Winbond Electronics Corporation | Method and apparatus for split gate source side injection flash memory cell and array with dedicated erase gates |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179769A (ja) * | 1986-02-03 | 1987-08-06 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ及びその製造方法 |
| JPH0287676A (ja) * | 1988-09-26 | 1990-03-28 | Ricoh Co Ltd | フローテイングゲート型不揮発性メモリ装置 |
-
1991
- 1991-01-14 JP JP3014822A patent/JPH04241468A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179769A (ja) * | 1986-02-03 | 1987-08-06 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ及びその製造方法 |
| JPH0287676A (ja) * | 1988-09-26 | 1990-03-28 | Ricoh Co Ltd | フローテイングゲート型不揮発性メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100233076B1 (ko) * | 1995-07-14 | 1999-12-01 | 모리 가즈히로 | 반도체 기억장치 및 그 제조방법 |
| US6876031B1 (en) * | 1999-02-23 | 2005-04-05 | Winbond Electronics Corporation | Method and apparatus for split gate source side injection flash memory cell and array with dedicated erase gates |
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