JPH0424196B2 - - Google Patents

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JPH0424196B2
JPH0424196B2 JP57182002A JP18200282A JPH0424196B2 JP H0424196 B2 JPH0424196 B2 JP H0424196B2 JP 57182002 A JP57182002 A JP 57182002A JP 18200282 A JP18200282 A JP 18200282A JP H0424196 B2 JPH0424196 B2 JP H0424196B2
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Hideo Koyama
Fumio Noguchi
Shigeki Fujinaga
Hirotoshi Yamamoto
Takahiko Kondo
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Shin Meiva Industry Ltd
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Description

【発明の詳細な説明】
この発明は、多関節ロボツトの座標変換方法お
よびそのための装置に関し、特に、多関節ロボツ
トの直角座標系（XYZ系）での微小区間、たと
えば速度データを関節座標系（α系）での微小区
間に変換するのに用いるヤコビアンマトリクスを
求めることによる座標変換方法およびそのための
装置に関する。 多関節ロボツトは、据付け面積が小さく大きな
作業領域が得られるという極めて優れた特徴を有
するものであるが、演算時間特に座標変換に多く
の時間がかかるという欠点がある。 そこで、このような演算時間を短縮するために
従来から、大別して２つの方式が提案されてい
る。その１つは、たとえば特開昭53−100561号な
どに開示される、近似的座標変換制御方式であ
る。この方式では、厳密な座標変換式から或る近
似式を求め、その近似式に基づいて多関節ロボツ
トの各関節角を回動させる。この方式によれば、
確かに演算時間の短縮は可能であるけれども、相
当大きなエラー（たとえば７mm）が生じ、精密な
位置制御を必要とするものには利用できないとい
う欠点があつた。他の１つは、たとえば特開昭53
−121362号などに開示されているヤコビ行列（偏
微分マトリクス）を用いた座標変換方式である。
通常、多関節ロボツトのマニユピレータ（多関節
アーム）では、直角座標系で規定される作業空間
と関節座標系で規定される物理的制御量との間に
多関節アーム固有の複雑な非線形的関係が存在し
ている。そのため、直角座標系で指示された変位
指令を関節座標系での各軸ごとの制御量に変換す
るためには、膨大な量の演算処理が必要となる。
しかし、多関節アームの変位を微小区間の変位の
連続として捉えた場合、各微小区間については、
直角座標系と関節座標系との関係を線形的に表現
することが可能である。すなわち、各微小区間に
ついては、直角座標系と関節座標系との関係をい
わゆるヤコビ行列によつて関連付けることができ
る。上記特開昭53−121362号は、このような微小
区間での線形関係に着目し、それを表すヤコビ行
列を用いることにより、座標変換のための演算量
を縮小化するようにしている。ところで、上記特
開昭53−121362号では、多関節ロボツトの各関節
の連結状態および自由度の数をある特定の条件
（たとえば、自由度の数は３）に限定して、その
際の座標変換方式のみを記述している。なぜなら
ば、多関節ロボツトの各関連の連結状態および自
由度の数を固定化しておけば、そのロボツトにお
ける直角座標系と関節座標系との関係を一義的に
定義できるため、ヤコビ行列の各要素を求める演
算過程の大部分を予め紙上で行なうことができる
からである。すなわち、多関節ロボツトの制御装
置としては、紙上計算で求められた最終的な演算
公式による演算のみを実行すればよく、途中の複
雑は演算過程を省略することができる。 しかしながら、多関節ロボツトの各関節の連結
状態や自由度の数が変更された場合、当然に、ヤ
コビ行列の各要素を求めるための演算公式も大幅
に異なつてくる。そのため、特開昭53−121362号
に示されたような座標変換方式では、多関節ロボ
ツトの構成が異なるごとにメーカー側の設計変更
を余儀なくされ、フレキシビリテイに欠けるとい
う問題点があつた。一方、ユーザ側にとつては、
生産ラインの効率化を図るために、多関節ロボツ
トのバージヨンアツプを図ることはよくあること
であるが、特開昭53−121362号に示された座標変
換方式では、そのたびごとに多関節ロボツトの制
御部分全体を新たに付け替えなければならず、設
備負担が大きくなるという問題点があつた 一方、多関節ロボツトにおける座標変換装置の
フレキシビリテイを向上させるために、前述の紙
上計算をも座標変換装置で行なわせる事が考えら
れるが、それでは、演算量が大幅に増加し、演算
時間が長くなり過ぎるという別の問題点が生じ
る。特に、ヤコビ行列を用いる座標変換方式で
は、微小区間ごとに変換演算を行なわなければな
らないので、演算の高速性（たとえばサーボレー
トでの演算速度）が要求される。 それゆえに、この発明の目的は、多関節ロボツ
トの構成変更に対するフレキシビリテイを保ちな
がら、しかも簡単な回路構成で高速演算が可能
な、多関節ロボツトの座標変換方法およびそのた
めの装置を提供することである。 この発明は、多関節ロボツトの各関節の連結状
態および自由度の数を限定することなく、一般的
な多関節ロボツトを対象として座標変換演算を行
なうようにしたものである。また、この発明で
は、多関節ロボツトの各腕のそれぞれの局所座標
系の変換を順次行なつて最終的に絶対座標系で表
すようにした場合は、同種の演算の繰返しが生じ
ることに着目し、所定の演算機能を有する演算回
路を別に設け、この回路で上記繰返しの演算を行
ない、それによつてたとえばマイクロコンピユー
タやマイクロプロセツサのような制御装置におい
て必要な演算時間を大幅に短縮するようにしたも
のである。 第１図はこの発明の概念を説明するための多関
節ロボツトの模式図である。この第１図の例で
は、多関節ロボツトは５つの自由度α1、α2、α3、
α4およびα5を有する。絶対座標系がXYZで規定
され、エンドエフエクタの局所座標系（ハンド座
標系）がxyzで規定される。 絶対座標系の位置ベクトルＹ→とハンド座標系の
位置ベクトルｙ→は、その間の座標変換マトリクス
をＭで表わすと、次式(1)で与えられる。 Ｙ→＝Ｍ×ｙ→ ………(1) 変換マトリクスＭは、次式(2)で与えられる。
【表】 〓０ ０ ０ １〓 〓０ ０ ０ １
〓 〓０ ０ ０ １〓
ただし、Ci＝cos αi、Si＝sin αiとする。ここ
で、liは各関節の座標系の原点間の関係を示し、
ｉ＝１、………、５である。 したがつて、上記(1)式は次の(3)式で与えられ
る。 Ｙ→＝M1×M2×M3×M4×M5×ｙ→ ………(3) ただし、M1は多関節アームの基端から１本目
の腕の局所座標系を絶対座標系Ｘ、Ｙ、Ｚに変換
するための座標変換マトリクスであり、M2は２
本目の腕の局所座標系を１本目の腕の局所座標系
に変換するための座標変換マトリクスであり、
M3は３本目の腕の局所座標系を２本目の腕の局
所座標系に変換するための座標変換マトリクスで
あり、M4は４本目の腕の局所座標系を３本目の
腕の局所座標系に変換するための座標変換マトリ
クスであり、M5は５本目の腕の局所座標系を４
本目の腕の局所座標系に変換するための座標変換
マトリクスである。 一方、ハンド座標系の原点は、第２図に示すベ
クトルＰ→（Px、Py、Pz）の点に位置している。
そして、絶対座標系の各軸単位ベクトルをｉ、
ｊ、ｋとし、ハンド座標系の各軸単位ベクトルを
i′、j′、k′とすると、第２図におけるベクトルＡ→
、
Ｂ→およびＰ→は次式(4)で与えられる。 Ａ→＝Xi＋Yj＋Zk Ｂ→＝xi′＋yj′＋zk′ Ｐ→＝Pxi＋Pyj＋Pzk ………(4) Ａ→＝Ｂ→＋Ｐ→とするとき、絶対座標系（Ｘ→、Ｙ
→、
Ｚ→）とハンド座標系（ｘ→、ｙ→、ｚ→）の相互関係
は、次式(5)および(6)で与えられる。 ｘ ｙ ｚ ｉ＝ｉ・i′ ｉ・j′ ｉ・k′ ０ ｊ・i′ ｊ・j′ ｊ・k′ ０ ｋ・j′ ｋ・j′ ｋ・k′ ０ P′x P′y P′z １ｘ ｙ ｚ １ ………(6) ただし、ｉ・j′は、ベクトルｉとベクトルj′の
内積を意味する。 これらのことから、以下の（）〜（）のこ
とがわかる。 () まず、(2)式からＭはそれぞれの関節角α1、
α2、α3、α4、α5の関数であるが、それぞれの腕
についての変換マトリクスMi（ｉ＝１、………
５）は、その軸の関節角αiだけの関数であるこ
とがわかる。 () 次に、(5)式にｘ＝０、ｙ＝０、＝０を代入
すると、Px、PyおよびPzはハンド座標系の原
点位置を示していることがわかる。 () さらに、(5)式にハンド座標系の各軸方向の
単位ベクトルを代入すると、Ｍのブロツクマト
リクスｍ（たとえば、(5)式の点線で囲んだ部分）
は、座標系の姿勢情報（方向余弦）を持つてい
ることがわかる。 また、この変換マトリクスＭは、このまま６自
由度に拡張できる。 エンドエフエクタの位置・姿勢を実現するのは
各自由度の回転角であるため、絶対座標系から各
軸のα座標系への変換が必要である。６自由度ロ
ボツトのエンドエフエクタの姿勢位置ベクトル
（Ｘ→）は、位置情報をｘ、ｙ、ｚとし、姿勢情報
（５自由度でのφおよびθに相当する）をnx、
ny、nzとすると Ｘ→＝ｘ ｙ ｚ nx ny nz で表わすことができる。また、６自由度の各軸回
転角度ベクトルはまた α→＝α1 α2 α3 α4 α5 α6 で表わされる。したがつて、前記位置情報および
姿勢情報はそれぞれ(7)式で表わされる。 ｘ＝f1（α1、…α6） ｙ＝f2（α1、…α6） ｚ＝f3（α1、…α6） nx＝f4（α1、…α6） ny＝f5（α1、…α6） nz＝f6（α1、…α6） ………(7) この(7)式を要約すれば(8)式が得られる。 Ｘ→＝Ｆ（α→） ………(8) この(8)式はαについての方程式であり、絶対座
標系の姿勢位置ベクトルＸ→と各関節角ベクトルα→
とは、非線形の関係が存在する。このようなＸ→→
α→の直接変換は一般に複雑である。 そこで、この発明では上記(8)式について微小区
間△Ｘ→および△α→に限定すれば、線形で取扱い得
ることに着目し、ヤコビアンＪ（α→）を利用する。
なお、このヤコビアン（Jacobian）は、たとえ
ば、IEEE TRANSACTIONS ON MAN−
MACHINE SYSTEMS、VOL.MMS−10、No.
２、JUNE1969のDaniel E.Whitneyによる
“Resolved Motion Rate Control of
Manipulators and Human Prostheses”という
記事でよく知られている。このヤコビアンは、次
式(9)で表わされる。 また、 △Ｘ→＝Ｊ（α→）・△α→ ………(10) であるから、連立方程式を解けば、 △α→＝［Ｊ（α→）］-1・△Ｘ→ ………(11) が成立する。この発明の実施例では、(10)および(11)
式を利用して、直角座標系からα系への座標変換
を行なう。上記２式は微小区間についてのもので
あり、したがつてそのための演算は、少なくとも
サーボレートで行なう必要がある。 そこで、この発明では、上記のようなアルゴリ
ズムを演算回路で実現せんとするものである。 前述の(3)式に戻つて、Ｙ→をα1ないしα6で偏微分
すると、(12)式が得られる。 ∂Y／∂α1＝M1′×M2×M3×M4×M5×M6×ｙ→ ∂Y／∂α2＝M1×M2′×M3×M4×M5×M6×ｙ→ 〓 ∂Y／∂α6＝M1×M2×M3×M4×M5×M6′×ｙ→ ………(12) 変換マトリクスを微分するということはその中
の各要素を微分することであり、したがつて上記
(12)式の∂Ｙ→／∂α1は、(5)式を用いて次の（13）式
で表わされる。 前述の(9)式と対応すると、 また、∂f4／∂α1、∂f5／∂α1および∂f6／∂α1
は、
上記ブロツクマトリクス∂m／∂α1の中から適当
な３つを選択する。(12)式の残りのものについても
（13）および（14）式と同様に処理できる。この
ようにして∂M／∂αi（ｉ＝１、２、………、６）を 計算することによつてヤコビアンＪ（α→）の各々
の要素が求まる。このようにして求めた要素を、
前述の(10)式に代入することによつて、微小区間で
の座標変換が達成される。 ところで、(9)式で示されるようなヤコビアンマ
トリクスの各要素は、(12)式で示されるような演算
式によつて求めることができる。ここで(12)式を見
ると、ヤコビアンマトリクスの各要素は、多関節
アームの各軸ごとの座標変換マトリクスMjとそ
の微分マトリクスMj′との規則的な組合せ演算に
よつて達成されることがわかる。このような規則
的なマトリクスの組合せ演算は、簡単な構成のハ
ード回路によつて高速に演算することが可能であ
る。そのため、この発明では、ヤコビアンマトリ
クスの各要素の演算については、マイクロコンピ
ユータやマイクロプロセツサとは別のすなわち専
用のハード回路で演算し、マイクロコンピユータ
ないしマイクロプロセツサはその求めた要素を代
入して、最終的に座標変換を行なうようにする。
したがつて、マイクロプロセツサないしマイクロ
コンピユータにおいて、座標変換のために必要な
処理が非常に少なくなる。したがつて、高速の素
子を用いる必要がないばかりか、マイクロコンピ
ユータやマイクロプロセサのCPUに対して別の
機能を付加することができる。従来のものでは、
座標変換のための演算時間が非常に長かつたの
で、CPUの処理速度が高速でなければ、あまり
細かく内分補間することができなかつた。また、
他の機能を付加しようとすれば補間点の演算時間
を制限しなければならずそのためには補間間隔を
大きくすることが考えられたが、軌跡の正確さに
欠けるという欠点があつた。これに対して、この
発明のように座標変換のために必要な演算要素を
別の演算回路で行なうようにすれば、マイクロプ
ロセサやマイクロコンピユータに高速のものが必
要ではなくなり、あるいは他の機能を付加するこ
とが簡単にできる。 さらに、このような座標変換の方法によれば、
多関節ロボツトの自由度の増減に比較的容易に対
処できる。たとえばエンドエフエクタの種類によ
つて要求される自由度は異なる場合があるが、こ
のような場合でもこの発明の装置によれば、マイ
クロコンピユータなどのソフトウエアを多少修正
するだけでよいので、汎用性が増強されることに
なる。 第４図はこの発明の概念を説明するためのブロ
ツク図である。マイクロプロセサ１は演算回路２
に接続される。マイクロプロセサ１から、演算回
路２に、前述の(12)式の各腕ごとの変換マトリクス
M1〜M6およびM1′〜M6′が与えられ、演算回路
２では、この(12)式に基づいて演算を行なう。演算
回路２は、バツフアレジスタB1〜B12およびb1〜
b11を含み、乗算器MP1〜MP4によつて、これら
バツフアレジスタにストアされたデータが乗算さ
れる。乗算器MP1はバツフアレジスタB5の内容
とバツフアレジスタB6の内容とを乗算し、その
結果をバツフアレジスB6に再びロードする。乗
算器MP2はバツフアレジスタB6の内容とバツフ
アレジスタb6の内容とを乗算し、その結果をバツ
フアレジスタb6にロードする。乗算器MP3はバツ
フアレジスタB7の内容とバツフアレジスタB8の
内容とを乗算し、その結果を再びバツフアレジス
タB7にロードする。そして乗算器MP4はバツフ
アレジスタB7の内容とバツフアレジスタb7の内
容とを乗算し、その結果をバツフアレジスタb6に
ロードする。この演算回路２においては、２つの
演算過程を含み、その１つはデータの流れが第４
図における右方向であり、他の過程は逆方向のデ
ータの流れを有する。そして、それぞれの演算動
作および或るバツフアレジスタから他のバツフア
レジスタへのデータのシフトは、所定の１ユニツ
トタイムごとに行なわれる。バツフアレジスタ
B6およびB7は、バツフアレジスタB5からのデー
タを受け、バツフアレジスタB6はさらにバツフ
アレジスタB8からのデータを受ける。バツフア
レジスタB1〜B12とそれらに関連する乗算器MP1
およびMP3とが（13）式の変換マトリクスM1〜
M6の演算のために用いられ、バツフアレジスタ
b1〜b11と乗算器MP2およびMP4とが（13）式に
おける微分され変換マトリクスM1′〜M6′の演算
のために利用される。 マイクロプロセサ１からのデータの入力が完了
した状態では、バツフアレジスタB1，B2，B3，
B4，B5，B6およびB7に、それぞれ、変換マトリ
クスM1，M2，M3，M4，M5，M5およびM6がロ
ードされ、バツフアレジスタb1，b2，b3，b4，
b5，b6に、それぞれ、微分された変換マトリクス
M1′，M2′，M3′，M4′，M5′，M6′がロードされて
いる。次のユニツトタイム間にバツフアレジスタ
B5にロードされた変換マトリクスM5とバツフア
レジスタB6にロードされた変換マトリクスM6と
が乗算器MP1で乗算され、同時にバツフアレジ
スタb5にロードされている微分された変換マトリ
クスM5′とバツフアレジスタB5にロードされてい
る変換マトリクスM6とが乗算器MP2によつて乗
算され、その結果M5×M6およびM5′×M6が、そ
れぞれ、バツフアレジスタB6およびb5にロード
される。また、この間に、各バツフアレジスタに
ロードされている変換マトリクス（微分されたも
のも含む）は、次の乗算に備えて、第４図の右方
向へ１ブロツクシフトされている。５ユニツトタ
イム間この操作を繰返し、バツフアレジスタB1
〜B5およびb1〜b5はブランクとなる。そして、
バツフアレジスタB7〜B12にそれぞれ変換マトリ
クスM1〜M6がロードされ、バツフアレジスタB6
にはすべての変換マトリクスの乗算結果すなわち
M1×M2×M3×M4×M5×M6がロードされ、バ
ツフアレジスタb11，b10，b9，b8，b7およびb6に
は、それぞれ、M6′、M5′×M6、M4′×M5×M6、
M3′×M4×M5×M6、M2′×M3×M4×M5×M6お
よびM1′、×M2×M3×M4×M5×M6がロードさ
れている。そして、この時点で第１の演算過程が
終了する。 次の演算過程の流れは第４図の左方向であり、
乗算器MP3およびMP4によつて処理される。先
の演算過程で第４図の右側のバツフアレジスタに
移つたそれぞれのデータは、次の５ユニツトタイ
ム間にすべて、左側へ再びシフトされる。その結
果、バツフアレジスタB1，b1，b2，………b6に
は、それぞれ、各マトリクスの積すなわちM1×
M2×M3×M4×M5×M6、M1′×M2×M3×M4×
M5×M6、M1×M2′×M3×M4×M5×M6、……
…M1×M2×M3×M4×M5×M6′がロードされる
ことになる。 このようにして演算された(12)式の要素はバツフ
アレジスタb1からマイクロプロセサ１に順次転送
される。これらのマトリクスが各々∂M／∂α1、∂M／
∂α2、 ………、∂M／∂α6であることは前述したとおりであ る。これらのうち、たとえば∂M／∂α1について考え てみると、このマトリクスは（13）式において
［ ］で示したマトリクスである。このマトリク
スの∂Px／∂α1・∂Py／∂α1、∂Pz／∂α1等の要素
は、（14）式に よつて(9)式のヤコビアンＪ（α→）の一部の要素に
対応している。∂M／∂α2、………、∂M／∂α6につい
ても 同様である。したがつて上記ロードされた６つの
マトリクス積のそれぞれから必要な要素を取出す
ことにより、(9)式のヤコビアンＪ（α→）のすべて
の要素が得られる。ヤコビアンＪ（α→）が得られ
れば、(11)式を用いて各関節角の変化量が得られ
る。これらの処理がマイクロプロセサ１によつて
行なわれる。 このように、ヤコビアンの各要素を計算するた
めに別の演算回路２を用いるようにすれば、演算
回路２における演算速度はマイクロプロセサ１の
ソフトウエア処理による演算速度に比べて非常に
早いので、マイクロプロセサ１の負担すべき演算
時間が少なくて済み、△Ｘ→から△α→の変換がサー
ボレートで行なえる。また、このように別のハー
ドウエア構成による演算回路を設けるようにすれ
ば、自由度の増減に対して容易に対処できる。な
ぜならば、自由度の増減に対処するにはハードウ
エア回路を増減するだけでよいからである。 なお、バツフアレジスタB1から得られるデー
タM1×M2×M3×M4×M5×M6は、前(1)および
(3)式の変換マトリクスであり、CPUはこのデー
タを用いて、ハンド座標系から絶対座標系への変
換も行なうことができる。 第５図はこの発明の好ましい実施例の概念を説
明するブロツク図である。この第５図の回路は、
第４図回路よりも演算時間を短縮することができ
る。たとえばこの第５図回路によれば、同じよう
にヤコビアンマトリクスの各要素を演算するにつ
いて、第４図回路に比べて、回路規模を減少する
ことができる。なぜならば、データ転送数を大幅
に減らすことができるからである。この第５図に
示す演算回路２はバツフアレジスタB1〜B7およ
びb1〜b6を含み、マイクロプロセサ１（第４図）
はバツフアレジスタB1とb1とに結合される。乗
算回路MP1は、バツフアレジスタB5の内容とバ
ツフアレジスタB6の内容とを乗算しその結果を
バツフアレジスタB6に再びロードするとともに、
バツフアレジスタB1の内容とバツフアレジスタ
B7の内容とを乗算しその結果を再びバツフアレ
ジスタB7にロードすることができる。同じよう
に、乗算回路MP2は、バツフアレジスタB6の内
容とバツフアレジスタb5の内容とを乗算してその
結果をバツフアレジスタb6にロードするととも
に、バツフアレジスタB7の内容とバツフアレジ
スタb1の内容とを乗算し、その結果を同じくバツ
フアレジスタb6にロードすることができる。 マイクロプロセサ（図示せず）からのデータ入
力が完了した状態では、バツフアレジスタB1，
B2，B3，B4，B5，B6およびB7には、それぞれ、
(12)式の変換マトリクスM1，M2，M3，M4，M5，
M6およびM6がロードされ、バツフアレジスタb1
〜b6には、それぞれ、微分された変換マトリクス
M1′〜M6′がロードされる。次のユニツトタイム
では、乗算回路MP1によつてバツフアレジスタ
B5にロードされていたM5とバツフアレジスタB6
にロードされていたM6とが乗算され、バツフア
レジスタB6にはM5×M6がロードされる。同じよ
うに、乗算回路MP2によつて、バツフアレジス
タb6には、M5′×M6がロードされる。またこの間
に、各ブロツクのマトリクス（微分されたものも
含む）は次の乗算に備えて１ブロツクずつシフト
される。次のユニツトタイムでは、バツフアレジ
スタB6にM4×M5×M6がロードされ、バツフア
レジスタb6にはM4′×M5×M6がロードされる。
このとき、バツフアレジスタb1には、先にバツフ
アレジスタb6にロードされていたM5′×M6がロー
ドされている。また、バツフアレジスタB7には
最初にバツフアレジスタB4にロードされていた
M4がロードされているであろう。以後このこと
が繰返されて、最終的にはバツフアレジスタB1，
B2，B3，B4，B5，B6およびB7には、それぞれ、
M1×M2×M3×M4×M5×M6、M2、M3，M4，
M5，M6およびM1×M2×M3×M4×M5×M6が
ロードされる。一方、バツフアレジスタb1，b2，
b3，b4，b5およびb6には、それぞれ、M1′×M2×
M3×M4×M5×M6、M1×M2′×M3×M4×M5×
M6、M1×M2×M3′×M4×M5×M6、M1×M2×
M3×M4′×M5×M6、M1×M2×M3×M4×M5′×
M6およびM1×M2×M3×M4×M5×M6′がロード
される。そして、マイクロプロセサへはバツフア
レジスタb1からデータが転送される。 マイクロプロセサは、このようにして求められ
たヤコビアンＪ（α→）のインバース［Ｊ（α→）］-1
を
求め、さらに(11)式を用いて各関節角の変化量を求
める。 上記バツフアレジスタB7に得られたデータM1
×M2×M3×M4×M5×M6を用いてハンド座標系
から絶対座標系への変換を行ない得ることは前述
のとおりである。 この発明の好ましい実施例では、第５図回路に
従つたハードウエア回路をCPUとは別の集積回
路で構成する。 第６図はこの発明の実施例に用いられる集積回
路の一例を示すブロツク図である。この集積回路
３は、後に詳細に説明するがその中には８ビツト
レジスタが16個配置されたシフトレジスタであ
る。そして、この集積回路３はマイクロプロセサ
ないしCPUに接続され、入力バスBiに接続され
た入力ポートI0〜I7を有し、出力バスB0に接続さ
れた出力ポートO0〜O7を有する。マイクロプロ
セサないしCPUからのデータは入力バスBiの入
力ポートI0〜I7によつて与えられ、CPUへは出力
バスB0の出力ポートO0〜O7を通してデータが与
えられる。他の集積回路からのデータはデータバ
スＤ１またはＤ２によつてそれぞれに対応する入
力ポートＤ１0〜Ｄ１7またはＤ２0〜Ｄ２7に与え
られる。他の集積回路へのデータ出力はDout（D0
〜D7）から得られる。データの選択はCPUから
与えられる信号D1／D2によつて行なわれる。集
積回路３は、さらに、その中に含まれるシフトレ
ジスタのためのシフトクロツクCKおよびその他
の信号、、Ｒ／Ｗ、およびを
受ける。 第７図はこの集積回路の詳細を示すブロツク図
である。集積回路３は16の８ビツトレジスタ３０
０〜３１５を含み、各々のレジスタは８つのフリ
ツプフロツプからなる。たとえばレジスタ３００
はフリツプフロツプ３００ａ〜３００ｈからな
り、レジスタ３１５はフリツプフロツプ３１５ａ
〜３１５ｈからなる。レジスタ３００の各々のフ
リツプフロツプ３００ａ〜３００ｈは、各々のデ
ータセレクタ３１６ａ〜３１６ｈからのデータ出
力を受け、これらフリツプフロツプ３００ａ〜３
００ｈの出力は、ナンドゲート３１７ａ〜３１７
ｈのそれぞれの１入力に与えられるとともに、次
段のレジスタ３０１を構成するそれぞれのフリツ
プフロツプ３０１ａ〜３０１ｈに与えられる。そ
して、レジスタ３０１の内容は順次レジスタ３０
２，………３１４，３１５に送られる。このよう
にしてレジスタ３００〜３１５によつてシフトレ
ジスタが構成される。レジスタ３１５の各々のフ
リツプフロツプ３１５ａ〜３１５ｈの出力は、対
応のデータセレクタ３１６ａ〜３１６ｈに与えら
れるとともに、データ出力Doutの各ビツトD0〜
D7となる。データセレクタ３１６ａ〜３１６ｈ
には、それぞれ、データ入力Ｄ１およびＤ２すな
わちＤ１0〜Ｄ１7およびD20〜Ｄ２7が与えられ、
さらに、入力バスBiすなわちI0〜I7が与えられ
る。データセレクタ３１６ａ〜３１６ｈには、さ
らに、コントローラ３１８を経た信号Ｄ１／Ｄ２
および信号Ｒ／Ｗの反転と信号の反転との論
理積・CSが与えられ、さらに信号が
与えられる。ここで、信号D1／D2は、データ入
力Ｄ１0〜Ｄ１7およびＤ２0〜Ｄ２7のいずれかを
選択的に取込むための指令信号であり、たとえば
この信号「１」でデータ入力Ｄ１0〜Ｄ１7が選択
され、「０」でＤ２0〜Ｄ２7が選択される。信号
Ｒ／Ｗは、レジスタへのデータ書込みまたはレジ
スタからのデータ読出しの選択を行ない、「１」
で読出し「０」で書込みとなる。信号はチツ
プセレクト信号であり、「０」でこの素子が選択
される。信号は、ローテーシヨン信号であ
り、レジスタ３００〜３１５の内容をそれぞれ次
段のレジスタにシフトさせるためものであり、
「０」でそのシフト動作が指令される。このよう
にシフトさせる必要があるのは、データ書込みお
よび読出しの両方においてであり、レジスタ３０
０からしかデータ書込みやデータ読出しができな
い構成であるからである。 レジスタ３００のフリツプフロツプ３００ａ〜
３００ｈの出力を受けるナンドゲート３１７ａ〜
３１７ｂのそれぞれの残余の２入力には、コント
ローラ３１８を通して、信号の反転と信号
Ｒ／Ｗとの論理積CS・Ｒ／Ｗおよび信号の
反転STBが与えられる。信号はストロープ
信号である。また、レジスタ３００〜３１５を構
成するフリツプフロツプ３００ａ〜３１５ｈに
は、信号が与えられ、この信号はクリ
ア信号である。レジスタ３０１〜３１５のフリツ
プフロツプ３０１ａ〜３１５ｈには、クロツク
CKが与えられる。レジスタ３００のフリツプフ
ロツプ３００ａ〜３００ｈには、クロツクCKに
代えて、コントローラ３１８を通して、クロツク
CKとストローブ信号の反転とチツプセレク
ト信号の反転との論理積すなわちCK・STB・
CSが与えられる。 ナンドゲート３１７ａ〜３１７ｈの出力は出力
バスB0の各ビツトB0〜B7となる。 第７図に示す集積回路３では、レジスタ３００
〜３１５間の16回のシフトすなわちローテーシヨ
ン動作が、先の第５図に示すバツフアレジスタ
B0〜B7およびb0〜b6間の１シフトに相当する。
そして、信号の「０」で当該チツプが能動化
され、信号Ｒ／Ｗが「０」のときデータセレクタ
３１６ａ〜３１６ｈを通して、信号D1／D2に依
つて、データ入力Ｄ１（Ｄ１0〜Ｄ１7）またはＤ
２（Ｄ２0〜Ｄ２7）が、レジスタ３００に与えら
れる。また、信号Ｒ／Ｗが「１」のとき、ナンド
ゲート３１７ａ〜３１７ｈが有効化され、レジス
タ３００のフリツプフロツプ３００ａ〜３００ｈ
から、出力バスB0〜B7へデータが読出される。
なお、信号D1／D2は第５図に示す概念図におけ
るデータシフト方向を表わす。 レジスタ３００〜３１５間のデータのローテー
シヨンは信号に応答して行なわれ、信号
CLAに応答してすべてのレジスタ３００〜３１
５がクリアされる。 第８図は第６図および第７図に示す集積回路３
を用いて第５図回路を実現するための構成の一例
を示すブロツク図である。第５図回路と機能的に
対応する部分には同じ参照符号を付している。第
８図において、バツフアレジスタB1〜B7および
b1〜b6が、それぞれ、第５図の対応の参照符号の
ものに相当する。それぞれのバツフアレジスタは
第７図に示す集積回路３を２個ずつ並列に含み、
したがつて16ビツトの16段シフトレジスタとして
構成されている。乗算回路MP1は、データセレ
クタ４１および５１ならびに乗算器６１を含み、
乗算回路MP2はデータセレクタ４２および５２
ならびに乗算器６２を含み、データセレクタ４１
には、バツフアレジスタB5の出力がXRとしてま
たレジスタB7の出力がXLとして与えられる。デ
ータセレクタ５１には、レジスタB6の出力がYR
としてまたレジスタB1の出力がYLとして与えら
れる。乗算器６１は、指令信号CMに応答して、
データセレクタ４１および５１からの入力を乗算
し、その乗算結果は一時記憶レジスタR1にロー
ドされる。一方、乗算回路MP2に含まれるデー
タセレクタ４２にはバツフアレジスタb5の出力が
XRとしてまたバツフアレジスタB7の出力がXLと
して与えられる。データセレクタ５２にはバツフ
アレジスタB6の出力がYRとしてまたバツフアレ
ジスタb1の出力がYLとして与えられる。乗算器
６２は、指令信号CMに応答して、データセレク
タ４２および５２からのデータを乗算し、その結
果を一時記憶レジスタR2にロードする。データ
セレクタ４１，５１，４２および５２には、それ
ぞれ、データ選択信号D1／D2が与えられ、この
信号によつて信号XR，YRまたはXL，YLが選択さ
れる。なお、一時記憶レジスタR1およびR2もま
た他のバツフアレジスタと同じように第７図に示
す集積回路の組合わせからなり16ビツトのシフト
レジスタである。 シフトレジスタB1〜B7，b1〜b6，R1およびR2
には、入力バスBiおよび出力バスB0が連結され
る。そして、レジスタB1およびb1には後述の第
９図回路からのシフトタイミング信号Ｖが与えら
れ、レジスタB5およびb5には、シフトタイミン
グ信号Ｕが与えられ、一時記憶レジスタすなわち
バツフアレジスタR1およびR2にはシフトタイミ
ング信号Ｗが与えられ、他のレジスタB2〜B4お
よびb2〜b4には、ロツクツ信号φが与えられる。 第９図は第８図に示す演算回路に接続されるべ
きマイクロプロセサに関連する回路を示すブロツ
ク図である。第９図において、発振器１０１は、
クオーツ１０１ａを有し、２相クロツクφ１およ
びφ２を出力する。一方のクロツクφ１はシフト
タイミング発生回路１０２（後述）に与えられ、
クロツクφ２は乗算指令発生回路１０３に与えら
れる。シフトタイミング発生回路１０２からは、
シフトタイミング信号Ｕ，ＶおよびＷおよびクロ
ツクφが出力されるとともに各レジスタB1〜B7，
b1〜b6，R1およびR2内において、一連のシフト
が行なわれたことを表わす信号Ｓが出力される。
シフトタイミング発生回路１０２からの信号Ｓは
シフト回数検出回路１０４、シフト方向検出回路
１０５およびフリプフロツプ１０７に与えられ
る。シフト回数検出回路１０４は16進カウンタと
フリツプフロツプとを含み、シフトタイミング発
生回路１０２からの信号Ｓを16カウントするごと
に出力を出す。すなわち、この回路１０４は第７
図に示すレジスタ３００〜３１５間でデータが１
循環したことを検出する。シフト方向検出回路１
０５は、５進カウンタを含み、第５図、第８図に
示すバツアレジスタ間において左方向または右方
向に５回シフト動作が行なわれるごとに出力を出
す。このシフト方向検出回路１０５の出力はフリ
ツプフロツプ１０６に与えられ、このフリツプフ
ロツプ１０６はたとえばトグルフリツプフロツプ
からなり、回路１０５からの信号が与えられるご
とにその出力Ｑを反転する。このフリツプフロツ
プ１０６の出力はデータ選択信号D1／D2とな
る。フリツプフロツプ１０７は、たとえばＪ−Ｋ
フリツプフロツプからなり、シフト動作をさせる
かまたは乗算動作をさせるかを区別するもので、
出力が「０」のときバツフアレジスタ間のデー
タシフト動作を、出力が「１」のとき乗算動作
を行なわせる。 シフト回数検出回路１０４の出力は、フリツプ
フロツプ１０６の出力とともにアンドゲート１０
８の入力に与えられる。アンドゲート１０８の出
力はフリツプフロツプ１０９のリセツト入力に与
えられる。フリツプフロツプ１０９はCPU１か
らのスタート信号STARTによつてセツトされ、
その出力がエンド信号END（または割込信号）
としてCPU１に与えられる。 フリツプフロツプ１０７の出力は４つのアン
ドゲート１１０，１１１，１１２および１１３の
それぞれの一方入力として与えられ、これらアン
ドゲートの他方入力にはそれぞれシフトタイミン
グ発生回路１０２からの信号Ｕ，Ｖ，Ｗおよびφ
が与えられる。したがつてフリツプフロツプ１０
７の出力が「１」のとき各バツフアレジスタ内
のシフトレジスタがシフトされてそのために乗算
動作されることになるのは前述のとおりである。 CPU１はレジスタ呼出タイミング発生回路１
１４にアドレスデコーダ（図示せず）からの信号
を与える。このレジスタ呼出タイミング発生回路
１１４は第８図の各レジスタ内のアドレスを指定
するためのものであり、アドレス入力に対応して
初期値をロードすべきレジスタを指定し、第７図
に示す各レジスタ間のデータのシフト動作すなわ
ちローテーシヨンを行なわせるための信号
を出力する。この信号が「０」のとき各レ
ジスタがシフト動作され、「１」のときはシフト
動作が行なわれない。 CPU１に含まれるアドレスデコーダからの指
定信号は、このレジスタ呼出タイミング発生回路
１１４を通してオアゲート１１５の一方入力に与
えられ、このオアゲート１１５の他方入力にはア
ンドゲート１１３の出力が与えられる。オアゲー
ト１１５の出力はまたオアゲート１１６，１１７
および１１８の一方入力として与えられ、これら
オアゲートにはそれぞれアンドゲート１１０，１
１１および１１２の出力が与えられる。このよう
にして、オアゲート１１５，１１６，１１７およ
び１１８の出力が、シフトタイミング信号φ，
Ｕ，ＶおよびＷとなる。 また、CPU１からは、信号，，お
よびＲ／Ｗが出力される。 ここで、第１０図を参照してシフトタイミング
発生回路１０２について詳細に説明する。まず初
期状態としてフリツプフロツプ１３０，１３３お
よび１３６はすべてリセツトされている。したが
つてそれぞれの出力は［１］である。応じて、
アンドゲート１２１，１２２および１２３の入力
が「１」であり、アンドゲート１２４の入力が
「０」であり、アンドゲート１２５の入力が「１」
であり、アンドゲート１２６および１２７の入力
が「０」である。 アンドゲート１２１にクロツクφ１が与えられ
ると、アンドゲート１２２および１２５を通して
４進カウンタ１２８にクロツクφが与えられる。
なお、カウンタ１２８は、他のカウンタ１２９，
１３１，１３２および１３４と同じように、与え
られるカウント入力がそのまま出力される端子と
所定のカウントした後信号を出力するカウントア
ツプ出力端子とを含む。クロツクφがカウンタ１
２８に１個入ると、したがつてそのときオアゲー
ト１３８に出力が出る。このオアゲート１３８の
出力がシフトタイミング信号Ｖとなる。そして、
カウンタ１２８に４つのブロツクφが与えられる
と、このカウンタ１２８からカウントアツプ信号
が出力されてそれが４進カウンタ１２９に入力さ
れる。したがつて、４進カウンタ１２９からオア
ゲート１３７を通して、シフトタイミング信号Ｕ
が出力される。したがつて、或る場合には、この
シフトタイミング信号Ｕは４つのシフトタイミン
グ信号Ｖごとに１つ出力されることになる。カウ
ンタ１２９がカウントアツプするとすなわちアン
ドゲート１２５から16個のクロツクφが出力され
ると、フリツプフロツプ１３０がセツトされ、そ
の出力Ｑが「１」となる。このフリツプフロツプ
１３０の出力ＱがレジスタR1，R2（第８図）への
データロード信号すなわちシフトタイミング信号
Ｗである。 フリツプフロツプ１３０の出力Ｑが「１」とな
り、出力が「０」となることによつて、アンド
ゲート１２６および１２７が開かれる。しかしな
がら、アンドゲート１２７には、フリツプフロツ
プ１３３の出力が「１」であるので、このとき
はアンドゲート１２４からの出力φは与えられな
い。他方アンドゲート１２５はこのフリツプフロ
ツプ１３０の出力の「０」によつて閉じられ
る。したがつて、この状態ではアンドゲート１２
１からのクロツクφはアンドゲート１２３および
１２６を介してカウンタ１３１に与えられる。そ
して、ゲート１２６からクロツクφが与えられる
ごとにカウンタ１３１からオアゲート１３７を通
してシフトタイミング信号Ｕが出力される。カウ
ンタ１３１は12進カウンタであり、12個のクロツ
クφがシフトタイミング信号Ｕとして出力され、
このカウンタ１３１が12クロツクをカウントする
と、カウントアツプ出力をカウンタ１３２および
フリツプフロツプ１３０のリセツト入力に与え
る。 したがつて、フリツプフロツプ１３０がリセツ
トされ、再びカウンタ１２８および１２９が能動
化される。そして、前述の16のクロツクφのカウ
ントを繰返し、再びフリツプフロツプ１３０がセ
ツトされ、カウンタ１３１が能動化される。カウ
ンタ１３１がカウントアツプするごとにこのこと
が繰返され、その都度カウンタ１３２に信号が与
えられる。この信号が３進カウンタ１３２によつ
てカウントすると、このカウンタ１３２がフリツ
プフロツプ１３３をセツトする。なお、カウンタ
１３２にカウンタ１３１から信号が与えられるご
とに、このカウンタ１３２からオアゲート１３８
を通してシフトタイミング信号Ｖが出力される。 フリツプフロツプ１３３がリセツトされること
によつて、その出力が「０」となり、アンドゲ
ート１２２および１２３が閉じられ、アンドゲー
ト１２４のみが開く。このとき、フリツプフロツ
プ１３０がリセツトされているので、アンドゲー
ト１２７が開いている。したがつて、アンドゲー
ト１２１からのクロツクφがカウンタ１３４に与
えられる。カウンタ１３４にクロツクが与えられ
るごとに、オアゲート１３８を通してシフトタイ
ミング信号Ｖが出力される。カウンタ１３４は13
進カウンタであり、クロツクφを13カウントする
ごとにカウントアツプ出力を導出する。このカウ
ンタ１３４からのカウントアツプ出力がカウンタ
１３５に与えられるとともに、フリツプフロツプ
１３３のリセツト入力に与えられる。カウンタ１
３５は４進カウンタであり、そのカウントアツプ
出力はフリツプフロツプ１３６のセツト入力に与
えられる。このフリツプフロツプ１３６のリセツ
ト入力にはCPUからのリセツト信号が与えられ
る。フリツプフロツプ１３６の出力Ｑが、第９図
の信号Ｓである。フリツプフロツプ１３６がリセ
ツトされると、その出力が「１」となり、アン
ドゲート１２１が再び開かれて、先の動作が繰返
される。 ここで、第１１図〜第１３図を参照して、シフ
トタイミング発生回路１０２からのシフトタイミ
ング信号Ｕ／ＶおよびＷが持つ意味についてやや
詳しく説明する。一般に第１１図に示すようなマ
トリクスの乗算は、下記の式に従つて行なわれ
る。 w44＝u41・v14 ＋u42・v24＋u43・v33＋u44・v44 w43＝u41・v13 ＋u42・v23＋u43・v33＋u44・w43 〓 w11＝u11・v11 ＋u12・v21＋u13・v31＋u14・w41 ところで、第８図に示すような集積回路では、
第１１図および前式に示すマトリクスの乗算を一
斉にすることはできないので、たとえばまず
u44・v44を行ない、次にu43→u44、u42→u43、……
…v34→v44、v24→v34、………のようにデータを
シフトして行なう。すなわち、この実施例では、
第１１図に示すu44の位置とv44の位置との乗算を
行ないこのそれぞれの位置に必要なデータをシフ
トないしローテートさせるのである。 このようなマトリクスにおけるＵ，ＶおよびＷ
のデータのローテートないしシフト動作は、シフ
トタイミング発生回路（第９図）からのそれぞれ
対応のシフトタイミング信号ごとに１回行なわれ
る。そして、上記１つの演算が終わると、データ
は順次シフトされるが、その順序は第１２図に示
す。Ｕについては、１つのシフトタイミング信号
Ｕごとに一列ずつシフトする。したがつて、たと
えば第１１図の例で、u43の位置にあるデータを
u44の位置にシフトするためには、１つのシフト
タイミング信号Ｕを与えるだけでよい。このと
き、u42は同時にu43の位置に移されるので、次に
u42のデータをu44の位置に移すためには、再度１
つのタイミング信号Ｕを加えるだけでよい。すな
わち、Ｕについては、それぞれのデータをu44の
位置にもたらすためには、それぞれ１つのシフト
タイミング信号Ｕを加えるだけでよい。 Ｖについては、４つのシフトタイミング信号Ｖ
が必要である。たとえば、第１１図の例におい
て、v34の位置にあるデータをv44の位置にシフト
するためには、４つのシフトタイミング信号Ｖが
必要である。 また、Ｗについては、１つのシフトタイミング
信号で１つずつシフトされる。したがつて、第１
図の例でいえば、w44の位置にあるデータをw11
の位置に移すためには、１つのシフトタイミング
信号Ｗが加えられればよい。 簡単に言うと、上記式のw44については、シフ
トタイミング信号Ｗが１回出力され、続いてシフ
トタイミング信号Ｕが１回そしてＶが４回与えら
れると１つ項たとえばu44・v44が行なわれるの
で、このw44のすべての項の演算のためにはこの
ことを４回繰返せばよい。そして、次のw43の演
算のために、シフトタイミング信号Ｕを12回出力
するとともにＶを１回シフトしてそのw43の演算
のための初期状態を設定する。続いてw43の演算
のためにw44の演算と同じようにＷ＝１、Ｕ＝１
およびＶ＝４を４回繰返せばよい。以下同様であ
る。 このことが第１３図のタイミングチヤートに表
わされている。 そして、第１３図のシフトタイミング発生回路
は、第１３図に従つて、それぞれのタイミング信
号Ｕ，ＶおよびＷを出力されるように構成されて
いる。すなわち、カウンタ１２８によつてタイミ
ング信号Ｖを、カウンタ１２９によつてタイミン
グ信号Ｕを、そしてフリツプフロツプ１３０によ
つてタイミング信号Ｗを出力する。その後の12個
のタイミング信号Ｕはカウンタ１３１から出力さ
れる。 第１４図は第８図および第９図に示す実施例の
動作を説明するためのフロー図である。ここで、
第１４図を参照して、この実施例の動作について
説明する。まず。CPU１（第９図）は、動作の
最初において、初期設定を行なう。このとき、必
要に応じて信号を出力し、第８図に示す各
レジスタをクリアする。そして、ステツプ２０１
において、このCPU１に含まれるカウンタ（図
示せず）の値ｎを１にセツトする。なお、この値
ｎは０〜15をとり得る。続くステツプ２０２にお
いて、CPU１は第７図に示すレジスタ３００〜
３１５を、カウンタの値ｎに従つて指定する。こ
れはこのCPU１からレジスタ呼出タイミング発
生回路１１４にレジスタ指定アドレスを出力する
ことによつて行なわれ得る。したがつて、このス
テツプ２０２では、レジスタ呼出タイミング発生
回路１１４（第９図）から、信号が出力さ
れ、該当のレジスタが選択される。すなわち、第
８図に示す各レジスタB1〜B7およびb1〜b6のそ
れぞれｎ番目のレジスタが指定される。続くステ
ツプ２０３において、前(12)式の変換マトリクス
M1〜M6およびM1′〜M6′をそれぞれの対応のレ
ジスタB1〜B7およびb1〜b6（第８図）にストアす
る。すなわち、まずそれぞれのレジスタのｎ番目
のレジスタ（第７図）に、Mk、Mk′（ｋ＝１〜
６）の１つの要素をストアする。したがつて、こ
のときは、チツプセレクト信号によつて第８
図のそれぞれのレジスタB1〜B6およびb1〜b6が
順次指定される。このようにして、それぞれのレ
ジスタB1〜B7およびb1〜b6のそれぞれのｎ番目
のレジスタにそれぞれ対応の変換マトリクスの１
つの要素がストアされる。そして、続くステツプ
２０４において、カウンタの値が16（これは第７
図に示すレジスタの数に対応する）であるかどう
かを判断する。そして、ｎ＝16でなければ、ステ
ツプ２０５においてそのカウンタをインクリメン
トし、再び同じことを繰返す。したがつて、ステ
ツプ２０４において、ｎ＝16であるということ
は、すべてのレジスタB1〜B7およびb1〜b6のす
べてのレジスタ３００〜３１５（第７図）にそれ
ぞれの変換マトリクスM1〜M6およびM1′〜
M6′のすべての要素がストアされたことを意味す
る。 続いて、CPU１は演算スタート指令START
を出力する。応じて、フリツプフロツプ１０９が
セツトされるとともにフリツプフロツプ１０７が
リセツトされ、このフリツプフロツプ１０７の出
力が「１」となる。したがつて、アンドゲート
１１０〜１１３が開き、シフトタイミング発生回
路１０２からのシフトタイミング信号Ｕ，Ｖおよ
びＷおよびクロツクφが出力可能となる。すなわ
ち、この状態で乗算が行なわれる。 乗算は、シフトタイミング発生回路１０２か
ら、第１３図で示すようなタイミングで各々シフ
トタイミング信号が発生し第１２図に従つてシフ
ト動作が行なわれることによつて、第１１図に従
つてマトリクスの乗算が行なわれる。この間に、
シフト方向検出回路１０５およびデータ選択フリ
ツプフロツプ１０６によつて、第８図に示す回路
におけるデータ転送（シフト）方向が制御され
る。すなわち、第５図回路に示すデータシフト方
向がこのシフト方向検出回路１０５およびフリツ
プフロツプ１０６で制御される。データシフトを
５回繰返すことに応じてフリツプフロツプ１０６
の出力がデータ選択信号D1／D2として導出され
るが、このときシフト回数検出回路１０４からは
まだ信号が出されていないので、アンドゲート１
０８は出力を出さない。 前式のw44，w43，………のそれぞれの演算が
終わるごとにシフトタイミング信号発生回路１０
２からシフト回数検出回路１０４に信号が与えら
れる。シフト回数検出回路１０４は、前述のよう
に16進カウンタを含むので、シフトタイミング発
生回路１０２から16個の信号が得られたとき、す
なわち前(12)式の演算がすべて行なわれたとき、
「１」の信号を出す。このときフリツプフロツプ
１０６の出力もまた「１」であり、アンドゲート
１０８から「１」の信号がフリツプフロツプ１０
９のリセツト信号として与えられる。したがつ
て、このフリツプフロツプ１０９からの出力が
「１」となり、それがCPU１に与えられる。CPU
１では、このフリツプフロツプ１０９の出力の
状態に応じて、ステツプ２０７において、演算終
了がどうかを判断する。 上述のようにして演算が終了すると、ステツプ
２０８，２０９，２１０，２１１および２１２に
おいて、先のステツプ２０１，２０２，２０３，
２０４および２０５と同じようにして、第８図に
示す各々のレジスタB1〜B7およびb1〜b6のそれ
ぞれのレジスタ３００〜３１５（第７図）からデ
ータを読込む。このとき、データの書込みと異な
り、CPU１からの信号Ｒ／Ｗは「０」とされる
のはもちろんである。このようにして、CPUは、
ヤコビアンの各々の要素を演算回路２から取込
み、前(11)式に基づいて各関節角の変化量を求め
る。すなわち、CPUは第１５図に示すように、
直角座標系での変化量△Ｘ→i+1＝Ｘ→i+1−Ｘ→iを求
め、
次いで前述のようにして求めたヤコビアンＪ（α→
ｉ）の逆数［Ｊ（α→i）］-1と△Ｘ→i+1とを用いて関
節座
標系の変化量△α→i+1を演算する。最後に、直前
の関節系による位置△α→iと上記変化量△α→i+1と
を加算して、次の点の関節系による位置α→i+1を
得る。このようにして、直角座標系から関節座標
系への座標変換がヤコビアンを用いて行なわれ
る。 第１６図はシフトタイミング発生回路の別の例
を示す回路図である。この実施例では、シフトタ
イミング発生回路１０２は７ビツトのカウンタ１
４１を含み、このカウンタ１４１のカウント入力
にはクロツクφが与えられる。そして、最上位ビ
ツトＡから最下位ビツトＧまで７ビツトＡ、Ｂ、
Ｃ、Ｄ、Ｅ、ＦおよびＧを有するバイナリカウン
タとして構成される。そして、シフトタイミング
信号Ｕ，ＶおよびＷは、それぞれ（15）式に従つ
て導出される。 Ｕ＝・・＋Ｃ（・＋AB） Ｖ＝＋Ｃ｛・・AB ・（＋）｝ Ｗ＝・DE ………（15） なお、クロツクφが、それぞれのシフトタイミ
ング信号とクロツクとの同期をとるために、適当
なゲートに入れられている。この第１６図のよう
なシフトタイミング発生回路を用いれば、第１０
図に示すものに比べて非常に簡単な回路構成とな
る。 以上ように、この発明によれば、直角座標系と
関節座標系との間の座標変換のために、マトリク
スの各々の要素は別のハードウエアで構成した演
算回路で演算し、CPUではその演算結果を取込
んで適当な変換式に代入するだけでよいので、
CPUが座標変換のために演算に利用される時間
が非常に短くなる。したがつて、CPUたとえば
マイクロプロセサやマイクロコンピユータとして
高速のものを用いなくても、極めて正確な座標変
換が行なわれる。したがつて従来のもののように
相当大きなエラーが出たり、同時制御可能な自由
度が制限されたりすることはなく、追随の正確性
が期待できる。また、CPUが座標変換の演算の
ために利用される時間が非常に短くなるので、
CPUに対して別の機能を付加することが簡単に
できる。しかも、演算回路は、ほとんど類似した
演算を何回も繰返すだけであり、制御すべき自由
度の増減に対しても簡単に対応することができ
る。なぜならば、演算回路で利用可能な演算機能
を単に増減するだけで、CPUのソフトウエア
（プログラム）についてはほとんど変更が不要で
あるからである。このことは、特に、関節を有す
るロボツトにおいて、エンドエフエクタの種類を
変更する際に要求される自由度が異なる場合、そ
のような自由度の変更に容易に追随できるという
極めて大きな効果である。
【図面の簡単な説明】
第１図〜第３図は関節型ロボツトの座標変換に
ついて説明するための模式図である。第４図は演
算回路の基本的な考え方を示す概念図である。第
５図は実施例の基礎となる演算回路の考え方を説
明する概念図である。第６図はこの発明に利用さ
れ得る集積回路を示すブロツク図である。第７図
はこの集積回路のより詳細な内部構成を示す回路
図である。第８図はこのような集積回路を利用し
た演算回路のブロツク図である。第９図は演算回
路を制御するためためのCPU関連回路を示すブ
ロツク図である。第１０図はシフトタイミング発
生回路の一例を示す回路図である。第１１図〜第
１３図はマトリクスの乗算過程を説明しシフトタ
イミング発生回路の考え方を説明する図であり、
特に第１１図はマトリクスの乗算の原理を、第１
２図は演算過程におけるシフト動作を示し、第１
３図はマトリクスの乗算に必要なシフトタイミン
グ信号のタイミングチヤートである。第１４図は
実施例の動作を説明するためのフロー図である。
第１５図はCPUにおける座標変換の過程を示す
図である。第１６図はシフトタイミング発生回路
の別の例を示す回路図である。 図において、１はCPU（マイクロプロセサ）、
２は演算回路、３は集積回路、３００〜３１５は
レジスタ、B1〜B7，b1〜b6は演算回路のバツフ
アレジスタ、MP1，MP2は乗算回路、１０２は
シフトタイミング発生回路を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の腕が相互に回動可能に連結されたＮ自
    由度の多関節アームを有し、当該多関節アームに
    おける各関節角を制御することにより、多関節ア
    ームの先端の腕に取付けられた被制御体の位置制
    御を行なうような多関節ロボツトにおいて、当該
    多関節アームの直角座標系での微小変位を関節座
    標系での微小変位に変換するための座標変換方法
    であつて、 前記多関節アームの各関節角に基づいて、隣接
    する前記腕相互間の座標位置を関連付ける座標変
    換マトリクスMjを、前記多関節アームの各関節
    について独立的に生成する第１のステツプと、 前記座標変換マトリクスMjの微分マトリクス
    Mj′を、前記多関節アームの各関節について独立
    的に生成する第２のステツプと、 前記座標変換マトリクスMjおよび前記微分マ
    トリクスMj′との規則的な組合せ演算を行なうこ
    とにより、その結果としてヤコビ行列の各要素を
    求める第３のステツプと、 前記第３のステツプで求めた各要素で規定され
    るヤコビ行列を用いて、前記多関節アームの直角
    座標系での微小変位を関節座標系での微小変位に
    変換する第４のステツプとを備える、座標変換方
    法。 ２ 複数の腕が相互に回動可能に連結されたＮ自
    由度の多関節アームを有し、当該多関節アームに
    おける各関節角を制御することにより、多関節ア
    ームの先端の腕に取付けられた被制御体の位置制
    御を行なうような多関節ロボツトにおいて、当該
    多関節アームの直角座標系での微小変位を関節座
    標系での微小変位に変換するための座標変換装置
    であつて、 前記多関節アームの各関節角に基づいて、隣接
    する前記腕相互間の座標位置を関連付ける座標変
    換マトリクスMjを、前記多関節アームの各関節
    について独立的に生成する座標変換マトリクス演
    算手段と、 前記座標変換マトリクスMjの微分マトリクス
    Mj′を、前記多関節アームの各関節について独立
    的に生成する微分マトリクス演算手段と、 前記座標変換マトリクスをそれぞれ保持する、
    相互に接続された複数の第１の群のマトリクスレ
    ジスタとを備え、ここで前記第１の群のマトリク
    スレジスタのうちの１つは前記座標変換マトリク
    ス演算手段に接続されており、さらに 前記微分マトリクスをそれぞれ保持する、相互
    に連結された複数の第２の群のマトリクスレジス
    タを備え、ここで前記第２の群のマトリクスレジ
    スタのうちの１つは前記微分マトリクス演算手段
    に接続されており、さらに 前記第１および第２の群のマトリクスレジスタ
    内の特定のマトリクスレジスタに接続されてい
    て、２つのマトリクス間の乗算を行なう複数のマ
    トリクス乗算手段と、 前記第１および第２の群のマトリクスレジスタ
    および前記マトリクス乗算手段に接続されてい
    て、それらを制御することにより前記マトリクス
    乗算手段において前記座標変換マトリクスおよび
    前記微分マトリクスの規則的な組合せ演算を実行
    させる制御手段と、 前記マトリクス乗算手段の演算結果に基づい
    て、ヤコビ行列の各要素を生成し、当該生成され
    た各要素で規定されるヤコビ行列を用いて前記多
    関節アームの直角座標系での微小変位を関節座標
    系での微小変位に変換する演算を行なう座標変換
    演算手段とを備え、 少なくとも、前記第１および第２の群のマトリ
    クスレジスタと、前記マトリクス乗算手段とが、
    ハード回路によつて構成されていることを特徴と
    する、多関節ロボツトの座標変換装置。 ３ 前記第１の群のマトリクスレジスタは、双方
    向にシフト可能な第１および第２のマトリクスシ
    フトレジスタを形成しており、 前記第２の群のマトリクスレジスタは、双方向
    にシフト可能な第３および第４のマトリクスシフ
    トレジスタを形成しており、 前記第１のマトリクスシフトレジスタ内の一方
    端のマトリクスレジスタは、前記座標変換マトリ
    クス演算手段に接続されており、 前記第３のマトリクスシフトレジスタ内の一方
    端のマトリクスレジスタは、前記微分マトリクス
    演算手段に接続されており、 前記複数のマトリクス乗算手段は、第１ないし
    第４のマトリクス乗算手段を備え、 前記第１および第２のマトリクス乗算手段は、
    それぞれ、マトリクスレジスタと組合わされて、
    既に保持していたマトリクスと新たに入力された
    マトリクスとの積を求めその結果を改めて保持す
    る第１および第２のマトリクス乗算・保持手段を
    形成し、 前記第１および第２のマトリクス乗算・保持手
    段は、ともに、前記第１のマトリクスレジスタ内
    の他方端のマトリクスレジスタおよび前記第２の
    マトリクスシフトレジスタ内の一方端のマトリク
    スレジスタに接続されており、 前記第３のマトリクス乗算手段は、２つの入力
    部がそれぞれ前記第３のマトリクスシフトレジス
    タ内の他方端のマトリクスレジスタと前記第１の
    マトリクス乗算・保持手段に接続されており、出
    力部が前記第４のマトリクスシフトレジスタ内の
    一方端のマトリクスレジスタに接続されており、 前記第４のマトリクス乗算手段は、２つの入力
    部がそれぞれ前記第４のマトリクスシフトレジス
    タ内の前記一方端のマトリクスレジスタと前記第
    ２のマトリクス乗算・保持手段に接続されてお
    り、出力部が前記第３のマトリクスシフトレジス
    タ内の前記他方端に接続されており、 前記制御手段は、前記第１ないし第４のマトリ
    クスシフトレジスタを往復シフトさせる、特許請
    求の範囲第２項記載の座標変換装置。 ４ 前記第１の群のマトリクスレジスタは第１か
    ら第2Nのマトリクスレジスタを備え、ここで第
    １から第Ｎのマトリクスレジスタは相互に直列に
    接続されており、第Ｎ＋１から第2Nのマトリク
    スレジスタも相互に直列に接続されており、さら
    に第Ｎ−１から第Ｎ＋２のマトリクスレジスタは
    相互にループ状に接続されており、かつ第１のマ
    トリクスレジスタは前記座標変換マトリクス演算
    手段に接続されており、 前記第２の群のマトリクスレジスタは第１から
    第2N−１の互いに直列に接続されたマトリクス
    レジスタを備え、ここで第１のマトリクスレジス
    タは前記微分マトリクス演算手段に接続されてお
    り、 前記複数のマトリクス乗算手段は、 ２つの入力部がそれぞれ前記第１の群の第Ｎ−
    １と第Ｎのマトリクスレジスタに接続され、出力
    部が前記第１の群の第Ｎのマトリクスレジスタに
    接続された第１のマトリクス乗算手段と、 ２つの入力部がそれぞれ前記第１の群の第Ｎ＋
    １と第Ｎ＋２のマトリクスレジスタに接続され、
    出力部が前記第１の群の第Ｎ＋１のマトリクスレ
    ジスタに接続された第２のマトリクス乗算手段
    と、 ２つの入力部がそれぞれ前記第１の群の第Ｎの
    マトリクスレジスタと前記第２の群の第Ｎ−１の
    マトリクスレジスタに接続され、出力部が前記第
    ２の群の第Ｎのマトリクスレジスタに接続された
    第３のマトリクス乗算手段と、 ２つの入力部がそれぞれ前記第１の群の第Ｎ＋
    １のマトリクスレジスタと前記第２の群の第Ｎ＋
    １のマトリクスレジスタに接続され、出力部が前
    記第２の群の第Ｎのマトリクスレジスタに接続さ
    れた第４のマトリクス乗算手段とを備える、特許
    請求の範囲第２項記載の座標変換装置。 ５ 前記第１および第２の群のマトリクスレジス
    タは、それぞれ、双方向に循環可能な第１および
    第２のマトリクス循環レジスタを形成しており、 前記複数のマトリクス乗算手段は、第１および
    第２のマトリクス乗算手段を備え、 前記第１のマトリクス乗算手段は、マトリクス
    レジスタと組合されて、既に保持していたマトリ
    クスと新たに入力されたマトリクスとの積を求め
    その結果を改めて保持するマトリクス乗算・保持
    手段を形成し、 前記マトリクス乗算・保持手段は、前記第１の
    マトリクス循環レジスタ内の１つのマトリクスレ
    ジスタの出力を入力とし、 前記第２のマトリクス循環レジスタで形成され
    る循環ループは、そのループ内の１つのマトリク
    スレジスタの出力と前記マトリクス乗算・保持手
    段の出力とを乗算する前記第２のマトリクス乗算
    手段を経て閉じられており、 前記制御手段は、前記第１および第２のマトリ
    クス循環レジスタを方向を変えて各々１循環させ
    る、特許請求の範囲第２項記載の座標変換装置。 ６ 前記第１の群のマトリクスレジスタは第１か
    ら第Ｎ＋１のマトリクスレジスタを備え、ここで
    第１から第Ｎのマトリクスレジスタは相互にルー
    プ状に接続されており、さらに第１から第Ｎ−１
    および第Ｎ＋１のマトリクスレジスタも相互にル
    ープ状に接続されており、かつ第１のマトリクス
    レジスタは前記座標変換マトリクス演算手段に接
    続されており、 前記第２の群のマトリクスレジスタは第１から
    第Ｎの互いにループ状に接続されたマトリクスレ
    ジスタを備え、ここで第１のマトリクスレジスタ
    は前記微分マトリクス演算手段に接続されてお
    り、 前記複数のマトリクス乗算手段は、 ２つの入力部がそれぞれ前記第１の群の第Ｎ−
    １と第Ｎのマトリクスレジスタに接続され、出力
    部が前記第１の群の第Ｎのマトリクスレジスタに
    接続された第１のマトリクス乗算手段と、 ２つの入力部がそれぞれ前記第１の群の第１と
    第Ｎ＋１のマトリクスレジスタに接続され、出力
    部が前記第１の群の第Ｎ＋１のマトリクスレジス
    タに接続された第２のマトリクス乗算手段と、 ２つの入力部がそれぞれ前記第１の群の第Ｎの
    マトリクスレジスタと前記第２の群の第Ｎ−１の
    マトリクスレジスタに、出力部が前記第２の群の
    第Ｎのマトリクスレジスタに接続された第３のマ
    トリクス乗算手段と、 ２つの入力部がそれぞれ前記第１の群の第Ｎ＋
    １のマトリクスレジスタと前記第２の群の第１の
    マトリクスレジスタに接続され、出力部が前記第
    ２の群の第Ｎのマトリクスレジスタに接続された
    第４のマトリクス乗算手段とを備える、特許請求
    の範囲第２項記載の座標変換装置。
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