JPH04242860A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば２次元の離散コ
サイン変換（ＤＣＴ）の演算又は逆離散コサイン変換（
ＩＤＣＴ）の演算を行う場合に使用して好適な演算装置
に関する。

【０００２】

【従来の技術】画像データを圧縮して伝送するような場
合に２次元の８行×８列の離散コサイン変換（Ｄｉｓｃ
ｒｅｔｅ　Ｃｏｓｉｎｅ　Ｔｒａｎｓｆｏｒｍ、以下「
ＤＣＴ」という。）が使用されると共に、その圧縮され
たデータから元の画像データをデコードするような場合
に２次元の８行×８列の逆離散コサイン変換（Ｉｎｖｅ
ｒｓｅ　Ｄｉｓｃｒｅｔｅ　Ｃｏｓｉｎｅ　Ｔｒａｎｓ
ｆｏｒｍ　、以下「ＩＤＣＴ」という。）が使用される
。実空間の８×８の画像データからなる要素がｘｉ，ｊ
　の行列をＸ、空間周波数の空間の８×８のデータから
なる要素がｃｉ，ｊ　の行列をＣ、ＤＣＴの８行×８列
の変換行列をＮとすると、ＤＣＴ及びＩＤＣＴの場合に
夫々次の数１の関係が成立している。

【数１】ＤＣＴ：　　　　Ｃ＝（１／４）ＮＸＮｔ　Ｉ
ＤＣＴ：　　Ｘ＝（１／４）Ｎｔ　ＣＮこれらの行列Ｎ
，Ｘ，Ｃは夫々次のように定義されている。

【０００３】

【数２】

【０００４】この数２において、ａ＝ｃｏｓ（π／１６
），α＝ｃｏｓ（２π／１６），ｂ＝ｃｏｓ（３π／１
６），ｃ＝ｃｏｓ（５π／１６），β＝ｃｏｓ（６π／
１６），ｄ＝ｃｏｓ（７π／１６）であり、行列Ｎｔ　
は行列Ｎの転置行列である。即ち、ＤＣＴは行列Ｘから
行列Ｃへの１次変換であり、ＩＤＣＴは行列Ｃから行列
Ｘへの１次変換である。

【０００５】従来のシリアル入力且つシリアル出力の２
次元のＤＣＴの演算回路及びＩＤＣＴの演算回路の構成
について図１２及び図１３を参照して説明する。なお、
ＤＣＴ及びＩＤＣＴの定義の中に含まれている係数の１
／４の乗算は２ビットのシフトにより容易に実行できる
ため、以下の説明では省略する。図１２は従来の２次元
の８×８ＤＣＴ演算回路を示し、この図１２において、
１は実空間上の行列Ｘの要素ｘｉ，ｊ　がシリアルに供
給される第１の８×８行列の演算回路であり、この演算
回路１は行列Ｎに行列Ｘを乗算して得た行列ＮＸの６４
個の要素をシリアルに並べ換え回路２に供給する。この
並べ換え回路２は入力される６４個の要素を所定の順序
で並べ換えて第２の８×８行列の演算回路３に供給し、
この演算回路３は入力される行列に行列Ｎｔ　を乗算し
て得た行列（ＮＸ）Ｎｔ　の６４個の要素ｃｉ，ｊ　を
シリアルに図示省略した後続の処理回路に供給する。

【０００６】図１３は従来の２次元の８×８ＩＤＣＴ演
算回路を示し、この図１３において、４は空間周波数の
空間上の行列Ｃの要素ｃｉ，ｊ　がシリアルに供給され
る第３の８×８行列演算回路であり、この演算回路４は
行列Ｃに行列Ｎｔ　を乗算して得た行列Ｎｔ　Ｃの６４
個の要素をシリアルに並べ換え回路５を介して第４の８
×８行列演算回路６に供給する。この演算回路６は入力
される行列に行列Ｎを乗算して得た行列（Ｎｔ　Ｃ）Ｎ
の６４個の要素ｘｉ，ｊ　をシリアルに出力する。

【０００７】

【発明が解決しようとする課題】しかしながら、一般に
８行×８列の行列同士の演算をシリアル入力且つシリア
ル出力で実行する演算回路は８個の乗算器を必要とする
ので、従来の２次元８×８ＤＣＴ演算回路及び２次元８
×８ＩＤＣＴ演算回路は夫々１６（＝２×８）個の乗算
器が必要である。これを一般化すると、２次元のＮ行×
Ｎ列（Ｎは２以上の整数）のＤＣＴ又はＩＤＣＴ演算回
路では２Ｎ個の乗算器が必要である。この場合、乗算器
の回路規模は加減算回路等の回路規模に比べてかなり大
きく使用されている乗算器の個数により全体の回路規模
はほぼ決まるので、従来のＤＣＴ演算回路及びＩＤＣＴ
演算回路は全体として回路規模が大きい不都合があった
。また、乗算器の演算においては扱う数値の桁数が有限
であることに起因して所謂丸め誤差又は桁落ち誤差が発
生するが、従来の２次元のＤＣＴ演算回路では（ＩＤＣ
Ｔ演算回路も同様）第１の演算回路１と第２の演算回路
３とで合計２回乗算が実行されるので、丸め誤差が累積
して誤差が大きくなる不都合があった。

【０００８】これに関して例えば特開昭６２−６１１５
９号公報には、１次元の要素が８個のＤＣＴ演算装置及
びＩＤＣＴ演算装置において、行列分解の手法により乗
算器の個数を削減するようにした技術が記載されている
が、２次元のＤＣＴ演算装置及びＩＤＣＴ演算装置につ
いて乗算器を削減できるようにした技術は何等提案され
ていない。本発明は斯かる点に鑑み、２次元のＤＣＴ演
算及び２次元のＩＤＣＴ演算をより少ない個数の乗算器
を用いて実行できる演算装置を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】本発明による第１の演算
装置は、例えば図１に示す如く、実空間上のＮ行×Ｎ列
（Ｎは２以上の整数）の画像データより周波数空間上の
Ｎ行×Ｎ列のデータｃｉ，ｊ　を求める離散コサイン変
換（ＤＣＴ）の演算を行う演算装置において、予めその
実空間上のＮ行×Ｎ列の画像データｘｉ，ｊ　を所定の
順序（数３の規則により）で一列に配列して要素ｘｋ　
の数がＮ２　個の実空間上のベクトル〈ｘ〉を形成して
おき、その実空間上のベクトル〈ｘ〉より第１のベクト
ル〈ｖ〉を計算する第１のベクトル演算回路（７）と、
その実空間上のベクトル〈ｘ〉より第２のベクトル〈ｗ
〉を計算する第２のベクトル演算回路（８）と、その第
１のベクトルの要素とその第２のベクトルの要素とを加
減算することにより要素の数がＮ２　個の周波数空間上
のベクトル〈ｃ〉を求める加減算回路（９）とを有し、
その周波数空間上のベクトル〈ｃ〉の要素ｃｋ　を再配
列してその周波数空間上のＮ行×Ｎ列のデータｃｉ，ｊ
　を求めるようにしたものである。

【００１０】また、本発明による第２の演算装置は、例
えば図６に示す如く、周波数空間上のＮ行×Ｎ列（Ｎは
２以上の整数）のデータｃｉ，ｊ　より実空間上のＮ行
×Ｎ列の画像データｘｉ，ｊ　を求める逆離散コサイン
変換（ＩＤＣＴ）の演算を行う演算装置において、予め
その周波数空間上のＮ行×Ｎ列のデータｃｉ，ｊ　を所
定の順序で一列に配列して要素ｃｋ　の数がＮ２　個の
周波数空間上のベクトル〈ｃ〉を形成しておき、その周
波数空間上のベクトル〈ｃ〉の要素を加減算することに
より第１のベクトル〈ｙ〉の要素及び第２のベクトル〈
ｚ〉の要素を求める第１のベクトル演算回路（３９）と
、その第１のベクトル〈ｙ〉より第３のベクトル〈ｙ´
〉を計算する第２のベクトル演算回路（４０）と、その
第２のベクトル〈ｚ〉の要素より第４のベクトル〈ｚ´
〉を計算する第３のベクトル演算回路（４１）と、その
第３のベクトルの要素とその第４のベクトルの要素とを
加算することにより要素ｘｋ　の数がＮ２　個の実空間
上のベクトル〈ｘ〉を求める加算回路（４２）とを有し
、その実空間上のベクトル〈ｘ〉の要素ｘｋ　を再配列
してその実空間上のＮ行×Ｎ列の画像データｘｉ，ｊ　
を求めるようにしたものである。

【００１１】

【作用】斯かる本発明の第１の演算装置によれば、離散
コサイン変換のＮ行×Ｎ列の行列同士の乗算がＮ２　行
×Ｎ２　列の定数行列と要素の個数がＮ２　のベクトル
との乗算に置き換えられると共に、ＤＣＴの特性により
その定数行列は全ての要素が０又は±１であるような行
列と各１行の中に含まれる０及び±１以外の要素の個数
がＮよりも少ない行列との第１の積及び全ての要素が０
又は±１であるような行列と各１行の中に含まれる０及
び±１以外の要素の個数がＮよりも少ない行列との第２
の積の和（例えば数７参照）で表すことができる。また
、各１行の中に含まれる０及び±１以外の要素の個数が
Ｎよりも少ない行列とベクトルとの乗算はＮよりも少な
い個数の乗算器で実行することができるので、第１のベ
クトル演算回路（７）及び第２のベクトル演算回路（８
）は合計で２Ｎ個よりも少ない個数の乗算器で構成する
ことができる。更に、全ての要素が０又は±であるよう
な１行列とベクトルとの乗算は加減算回路だけで実行す
ることができるので、その加減算回路（９）により最終
的なＤＣＴの演算結果をベクトル表現として求めること
ができる。

【００１２】また、本発明の第２の演算装置によれば、
逆離散コサイン変換のＮ行×Ｎ列の行列同士の乗算がＮ
２　行×Ｎ２　列の定数行列と要素の個数がＮ２　のベ
クトルとの乗算に置き換えられると共に、ＩＤＣＴの特
性によりその定数行列は各１行の中に含まれる０及び±
１以外の要素の個数がＮよりも少ない行列と全ての要素
が０又は±１であるような行列との第１の積及び各１行
の中に含まれる０及び±１以外の要素の個数がＮよりも
少ない行列と全ての要素が０又は±１であるような行列
との第２の積の和（例えば数８参照）で表すことができ
る。従って、ＤＣＴの場合とは逆の順序で、最初に第１
のベクトル演算回路（３９）によりその周波数空間上の
ベクトル〈ｃ〉の要素を加減算することにより第１のベ
クトル〈ｙ〉の要素及び第２のベクトル〈ｚ〉の要素が
求められ、次に合計で２Ｎ個よりも少ない乗算器を有す
る第２のベクトル演算回路（４０）及び第３のベクトル
演算回路（４１）により夫々第３のベクトル〈ｙ´〉及
び第４のベクトル〈ｚ´〉が求められ、最後に加算回路
（４２）により実空間上のベクトル〈ｘ〉が求められる
。

【００１３】

【実施例】以下、本発明の一実施例につき図１〜図９を
参照して説明しよう。本例は２次元の８行×８列のＤＣ
Ｔ演算回路及び８行×８列のＩＤＣＴ演算回路に本発明
を適用したものである。従来ＤＣＴ及びＩＤＣＴは数１
で定義されているが、本例では先ず数２で定義されてい
る実空間上の６４個の要素ｘｉ，ｊ　を有する８行×８
列の行列Ｘを６４個の要素ｘｋ　（ｋ＝０，１，‥‥，
６３）を有するベクトル〈ｘ〉に変換しておく。そのベ
クトルの要素ｘｋ　と行列の要素ｘｉ，ｊ　とは次の数
３のように対応させる。具体的には、ｘ０　＝ｘ０，０
　、ｘ１　＝ｘ７，７　、ｘ２　＝ｘ３，３　、‥‥、
ｘ６３＝ｘ３，２　となる。

【数３】

【００１４】同様に、数２で定義されている空間周波数
の空間上の６４個の要素ｃｉ，ｊ　を有する８行×８列
の行列Ｃを６４個の要素ｃｋ　（ｋ＝０，１，‥‥，６
３）を有するベクトル〈ｃ〉に変換しておく。そのベク
トルの要素ｃｋ　と行列の要素ｃｉ，ｊ　とは次の数４
のように対応させる。具体的には、ｃ０　＝ｃ０，０　
、ｃ１　＝ｃ４，４　、ｃ２＝ｃ０，４　、‥‥、ｃ６
３＝ｃ６，１　となる。

【数４】

【００１５】即ち、ベクトル〈ｘ〉及びベクトル〈ｃ〉
は次の数５で定義することができる。

【数５】 このように定義すると、２次元の８×８ＤＣＴは６４個
の要素を有する実空間上のベクトル〈ｘ〉から６４個の
要素を有する周波数空間上のベクトル〈ｃ〉への一次変
換であり、２次元の８×８ＩＤＣＴはその後者のベクト
ル〈ｃ〉から前者のベクトル〈ｘ〉への一次変換である
とみなすことができる。そのＤＣＴの一次変換の６４行
×６４列の変換行列をＭ、ＩＤＣＴの一次変換の６４行
×６４列の変換行列をＭ´とすると、ＤＣＴ及びＩＤＣ
Ｔは次の数６で定義することができる。

【数６】ＤＣＴ：　　　　〈ｃ〉＝Ｍ〈ｘ〉ＩＤＣＴ：
　　〈ｘ〉＝Ｍ´〈ｃ〉

【００１６】その変換行列Ｍを行列の積の和で表すこと
により、そのＤＣＴは次のように表すことができる。

【数７】〈ｃ〉＝（１／８）（ＰＱ＋ＲＳ）〈ｘ〉この
数７において、Ｐ，Ｑ，Ｒ及びＳは夫々６４行×６４列
の定数行列である。同様にその変換行列Ｍ´を行列の積
の和で表すことにより、そのＩＤＣＴは次のように表す
ことができる。

【数８】 〈ｘ〉＝（１／８）（Ｑｔ　Ｐｔ　＋Ｓｔ　Ｒｔ　）〈
ｃ〉但し、Ｐｔ　，Ｑｔ　，Ｒｔ　及びＳｔは夫々行列
Ｐ，Ｑ，Ｒ及びＳの転置行列である。

【００１７】この場合、行列Ｐは次のように上半分の３
２行×６４列だけが０，１又は−１の要素を有し、下半
分の３２行×６４列は全ての要素が０である。

【数９】 この数９において、＋は１、−は−１、空白は０を夫々
示す（以下同じ。）。従って、この行列Ｐと６４個の要
素を有するベクトルとの乗算は加減算回路だけで実行す
ることができる。

【００１８】また、行列Ｑは数２で使用されているのと
同じ定数ｒ，α及びβを用いて次の数１０で表すことが
できる。

【数１０】 即ち、この行列Ｑは右下がりの対角線上の夫々が４行×
４列の同一の１６個の小行列Ｑ１のみが非零の要素を有
し、他の要素は全て０であるような６４行×６４列の行
列である。また、その小行列Ｑ１は各行の０又は±１以
外の要素が１個のみであるため（但し、例えばαと−α
とは併せて１個と数える。）、シリアル入出力の演算で
はその元の行列Ｑと要素の数が６４個のベクトルとの積
は１個の乗算器だけで実行することができる。

【００１９】一方、行列Ｒは次のように上半分の３２行
×６４列は全ての要素が０であり、下半分の３２行×６
４列は０，１又は−１だけで構成されている。従って、
この行列Ｒと６４個の要素を有するベクトルとの乗算も
加減算回路だけで実行することができる。

【数１１】

【００２０】また、行列Ｓは数２で使用されているのと
同じ定数ａ，ｂ，ｃ，ｄを用いて次の数１２で表すこと
ができる。

【数１２】 即ち、この行列Ｓは右下がりの対角線上の夫々が４行×
４列の同一の１６個の小行列Ｓ１のみが非零の要素を有
し、他の要素は全て０であるような６４行×６４列の行
列である。また、その小行列Ｓ１は各行の０又は±１以
外の要素が２個のみであるため（但し、例えばａと−ａ
とは併せて１個と数える。）、シリアル入出力の演算で
はその元の行列Ｓと要素の数が６４個のベクトルとの積
は２個の乗算器だけで実行することができる。

【００２１】従って、数７でＤＣＴを表現すると、シリ
アル入出力の場合では全体として３個の乗算器を使用す
るだけでそのＤＣＴの演算を実行することができ、従来
の１６個に比べて大幅に乗算器の個数を削減することが
できる利益がある。また、数７の場合には１回の乗算だ
けでＤＣＴの変換を行うことができるので、丸め誤差又
は桁落ち誤差が累積することがない。また、数８のＩＤ
ＣＴで使用されている行列Ｑｔ　，Ｐｔ　，Ｓｔ　，Ｒ
ｔ　は夫々行列Ｑ，Ｐ，Ｓ，Ｒと同様の特性を有するた
め、後述の回路例でも示すようにその数８のＩＤＣＴも
３個の乗算器を使用するだけで実行することができる。

【００２２】数７及び数８の演算を実行する回路例の説
明のため、先ず数７を次のように変形する。

【数１３】〈ｃ〉＝（１／８）（ＰＱ＋ＲＳ）〈ｘ〉＝
（１／８）（Ｐ〈ｖ〉＋Ｒ〈ｗ〉） この場合、ベクトル〈ｖ〉及び〈ｗ〉は次のように表す
ことができる。

【数１４】

【００２３】同様に数８を次の数１５のように変形する
。

【数１５】 　　　　　　〈ｘ〉＝（１／８）（Ｑｔ　Ｐｔ　＋Ｓｔ
　Ｒｔ　）〈ｃ〉　　　　　　　　　　　　＝（１／８
）（Ｑｔ　〈ｙ〉＋Ｓｔ　〈ｚ〉）　　　　　　　　　
　　　＝（１／８）（〈ｙ´〉＋〈ｚ´〉）この中のベ
クトル〈ｙ〉，〈ｚ〉は次の数１６のようになり、ベク
トル〈ｙ´〉，〈ｚ´〉は次の数１７のようになる。

【数１６】

【数１７】

【００２４】上述のように定義すると、本例の数１３の
２次元の８×８ＤＣＴ演算は次の３個のステップで実行
することができる。なお、（１／８）の乗算は３ビット
のシフトにより実行できるため、以下ではその乗算の説
明は省略する。 （ステップＤ１）ベクトル〈ｘ〉の要素をシリアルに入
力して、数１４よりベクトル〈ｖ〉を求める。 （ステップＤ２）ベクトル〈ｘ〉の要素より数１４によ
りベクトル〈ｗ〉を求める。 （ステップＤ３）それらベクトル〈ｖ〉及び〈ｗ〉より
、Ｐ〈ｖ〉＋Ｒ〈ｗ〉の演算を行ってベクトル〈ｃ〉を
求める。

【００２５】同様に、本例の数１５の２次元の８×８Ｉ
ＤＣＴ演算は次の３個のステップで実行することができ
る。 （ステップＩ１）ベクトル〈ｃ〉の要素をシリアルに入
力して、数１６よりベクトル〈ｙ〉及び〈ｚ〉を求める
。 （ステップＩ２）ベクトル〈ｙ〉及び〈ｚ〉より数１７
に基づいて夫々ベクトル〈ｙ´〉及び〈ｚ´〉を求める
。 （ステップＩ３）それらベクトル〈ｙ´〉及び〈ｚ´〉
より、〈ｙ´〉＋〈ｚ´〉の演算によりベクトル〈ｘ〉
を求める。

【００２６】図１は本例の２次元８×８ＤＣＴ演算回路
を示し、この図１において、７はベクトル〈ｖ〉を計算
する〈ｖ〉計算ブロック、８はベクトル〈ｗ〉を計算す
る〈ｗ〉計算ブロック、９はベクトル〈ｃ〉を計算する
〈ｃ〉計算ブロックであり、これらブロック７及び８に
夫々ベクトル〈ｘ〉の６４個の要素ｘｉ（ｉ＝０，１，
‥‥，６３）をシリアルに供給する。それら６４個の要
素が１個シフトする周期を１クロックとすると、その要
素ｘｉ　の入力に対して夫々４クロックだけ遅れて計算
ブロック７からはベクトル〈ｖ〉の６４個の要素ｖｉ　
がシリアルに〈ｃ〉計算ブロック９に供給され、計算ブ
ロック８からはベクトル〈ｗ〉の６４個の要素ｗｉ　が
シリアルに〈ｃ〉計算ブロック９に供給される。この〈
ｃ〉計算ブロック９は上記のステップＤ３の演算を行っ
て得たベクトル〈ｃ〉の６４個の要素ｃｉ　を６４クロ
ックでシリアルに後続の回路に供給する。

【００２７】図２はその〈ｖ〉計算ブロック７の具体的
な一例を示し、この図２において、ベクトル〈ｘ〉の要
素ｘｉ　を累加算器１０及びホールド機能付きのレジス
ター１１を介してデータセレクタ１２の一方の入力部に
供給する。また、その要素ｘｉ　を更に直接に及び２の
補数器１３を介して夫々データセレクタ１４の一方及び
他方の入力部に供給し、このデータセレクタ１４の出力
データを累加算器１５及びホールド機能付きのレジスタ
ー１６を介してデータセレクタ１２の他方の入力部に供
給し、このデータセレクタ１２の出力データを乗算器１
７の入力部に供給する。２の補数器１３は入力データに
−１を乗算するために使用される。１８は係数設定回路
を示し、この係数設定回路１８は周期的に１，ｒ，α，
β，１，ｒ，‥‥の順序で乗算の係数をその乗算器１７
に供給し、これに対応してその乗算器１７は入力される
データにその係数を乗じて得た結果であるベクトル〈ｖ
〉の６４個の要素ｖｉ−４　（入力データに対して４ク
ロック遅れているという意味でｉ−４としてある。）を
シリアルに出力する。

【００２８】図２の回路の動作につき説明するに、ベク
トル〈ｖ〉の要素ｖｉとベクトル〈ｘ〉の要素ｘｉ　と
の間には次の関係がある。

【数１８】 この数１８よりベクトル〈ｖ〉の要素ｖ４ｊ　〜ｖ４ｊ
＋３　（ｊ＝０，１，‥‥，１５）は次のようにベクト
ル〈ｘ〉の要素ｘ４ｊ〜ｘ４ｊ＋３で表すことができる
ことが分かる。

【００２９】

【数１９】 従って、そのベクトル〈ｖ〉は入力されるベクトル〈ｘ
〉に対して順次数１９の２×４の行列Ｑ４、４×２の行
列Ｑ３及び４×４の行列Ｑ２を乗ずることにより求める
ことができる。また、入力されるベクトルの各４クロッ
ク分のデータより出力されるベクトルの各４個の要素を
求めることができるので、出力されるベクトルの要素は
入力されるベクトルの要素に対して夫々４クロック分だ
け遅延する。その数１９を通常の数式で表現すると次の
ようになる。

【００３０】 ｖ４ｊ　　＝１×（ｘ４ｊ＋ｘ４ｊ＋１　＋ｘ４ｊ＋２
　＋ｘ４ｊ＋３　）ｖ４ｊ＋１＝ｒ×（ｘ４ｊ＋ｘ４ｊ
＋１　＋ｘ４ｊ＋２　＋ｘ４ｊ＋３　）ｖ４ｊ＋２＝α
×（ｘ４ｊ＋ｘ４ｊ＋１　−ｘ４ｊ＋２　−ｘ４ｊ＋３
　）ｖ４ｊ＋３＝β×（ｘ４ｊ＋ｘ４ｊ＋１　−ｘ４ｊ
＋２　−ｘ４ｊ＋３　）

【００３１】具体的に図２にお
いて、各４クロックの期間の最初にオンとなるリセット
パルスＲＰにより累加算器１０及び１５の加算値が０に
リセットされる。その後切り替え信号Ｇ１を用いて最初
の２クロックの期間はデータセレクタ１４では要素ｘｉ
　を選択して、次の２クロックの期間はデータセレクタ
１４では２の補数器１３の出力データを選択するように
する。また、各４クロックの最後にオンとなるホールド
パルスＨＰによりレジスター１１及び１６で夫々入力デ
ータを保持するようにする。この場合、そのホールドパ
ルスＨＰに同期してリセットパルスＲＰもオンとなり、
累加算器１０及び１６の計数値はリセットされる。その
４クロックの期間にレジスター１１及び１６より前段の
回路では数１９の行列Ｑ４及びＱ３に関する演算が実行
され、レジスター１１及び１６には夫々（ｘ４ｊ＋ｘ４
ｊ＋１＋ｘ４ｊ＋２＋ｘ４ｊ＋３）及び（ｘ４ｊ＋ｘ４
ｊ＋１　−ｘ４ｊ＋２　−ｘ４ｊ＋３）が保持される。

【００３２】その後、次の４クロックの前半の２クロッ
クはデータセレクタ１２でレジスター１１の出力データ
を選択し、後半の２クロックはデータセレクタ１２でレ
ジスター１６の出力データを選択すると共に、レジスタ
ー１１及び１６は夫々保持しているデータを常時出力す
る。これにより乗算器１７及び係数設定回路１８におい
て数１９の行列Ｑ２の演算が実行される。また、この行
列Ｑ２の演算と並行してレジスター１１及び１６よりも
全段の回路では次の４個のｘｉ　に対して数１９の行列
Ｑ４及びＱ３に関する演算が実行される。このようにし
て、〈ｖ〉計算ブロック７からはベクトル〈ｖ〉の６４
個の要素が入力データに対して夫々４クロック遅れてシ
リアルに出力される。

【００３３】図３は図１の中の〈ｗ〉計算ブロック８の
構成例を示し、この図３において、ベクトル〈ｘ〉の要
素ｘｉ　を直接に及び２の補数器２０を介して夫々２入
力で１出力のデータセレクタ１９の一方及び他方の入力
部に供給し、このデータセレクタ１９の出力データを２
入力で２出力のデータセレクタ２１の一方の入力部に供
給し、このデータセレクタ２１の他方の入力部には値が
０のデータを供給する。このデータセレクタ２１は制御
信号Ｇ３のレベルに応じて入力データを並行に出力する
か、又は交差させて出力する。このデータセレクタ２１
の一方の出力データを累加算器２２及びホールド機能付
きのレジスター２３を介して乗算器２４に供給する。２
５はその乗算器２４に周期的に係数ａ，ｄ，ｂ，ｃを順
次供給する係数設定回路を示し、その乗算器２４では供
給されるデータにその係数を乗じて得た結果を加算器２
６の一方の入力部に供給する。

【００３４】また、データセレクタ２１の他方の出力デ
ータを累加算器２７及びホールド機能付きのレジスター
２８を介して乗算器２９に供給し、この乗算器２９では
その供給データに係数設定回路３０より周期的にｄ，−
ａ，−ｃ，ｂの順序で供給される係数を乗じて得た結果
を加算器２６の他方の入力部に供給する。この加算器２
６の出力部からはベクトル〈ｗ〉の６４個の要素ｗｉ−
４　がシリアルに出力される。ベクトル〈ｖ〉の場合と
同様にそのベクトル〈ｗ〉も入力されるベクトル〈ｘ〉
から４クロックだけ遅れている。

【００３５】図３の回路の動作について説明するに、ベ
クトル〈ｗ〉の要素ｗｉ　とベクトル〈ｘ〉の要素ｘｉ
　との間には次の関係がある。

【数２０】 この数２０よりベクトル〈ｗ〉の要素ｗ４ｊ　〜ｗ４ｊ
＋３　（ｊ＝０，１，‥‥，１５）は次のようにベクト
ル〈ｘ〉の要素ｘ４ｊ〜ｘ４ｊ＋３で表すことができる
ことが分かる。

【００３６】

【数２１】 従って、そのベクトル〈ｗ〉は入力されるベクトル〈ｘ
〉に対して順次数２１の２×４の行列Ｓ３及び４×２の
行列Ｓ２を乗ずることにより求めることができる。 また、入力されるベクトルの各４クロック分のデータよ
り出力されるベクトルの各４個の要素を求めることがで
きるので、出力されるベクトルの要素は入力されるベク
トルの要素に対して夫々４クロック分だけ遅延する。そ
の数２１を通常の数式で表現すると次のようになる。

【００３７】 　　　　ｗ４ｊ　　＝ａ（ｘ４ｊ−ｘ４ｊ＋１　）＋ｄ
（ｘ４ｊ＋２　−ｘ４ｊ＋３　）　　　　ｗ４ｊ＋１＝
ｄ（ｘ４ｊ−ｘ４ｊ＋１　）−ａ（ｘ４ｊ＋２　−ｘ４
ｊ＋３　）　　　　ｗ４ｊ＋２＝ｂ（ｘ４ｊ−ｘ４ｊ＋
１　）−ｃ（ｘ４ｊ＋２　−ｘ４ｊ＋３　）　　　　ｗ
４ｊ＋３＝ｃ（ｘ４ｊ−ｘ４ｊ＋１　）＋ｂ（ｘ４ｊ＋
２　−ｘ４ｊ＋３　）

【００３８】具体的に図３におい
て、各４クロックの期間の最初にオンとなるリセットパ
ルスＲＰにより累加算器２２及び２７の加算値が０にリ
セットされる。その後切り替え信号Ｇ２を用いてデータ
セレクタ１９では交互に要素ｘｉ　と−ｘｉ　とを選択
させるようにして、切り替え信号Ｇ３を用いてデータセ
レクタ２１では各４クロックの前半の２クロックでは入
力データを並行に出力して後半の２クロックでは入力デ
ータを交差させて出力させるようにする。また、各４ク
ロックの最後にオンとなるホールドパルスＨＰによりレ
ジスター２３及び２８で夫々入力データを保持するよう
にする。この場合、そのホールドパルスＨＰに同期して
リセットパルスＲＰもオンとなり、累加算器２２及び２
７の計数値はリセットされる。その４クロックの期間に
レジスター２３及び２８より前段の回路では数２１の行
列Ｓ３に関する演算が実行され、レジスター２３及び２
８には夫々（ｘ４ｊ−ｘ４ｊ＋１　）及び（ｘ４ｊ＋２
　−ｘ４ｊ＋３　）が保持される。

【００３９】その後、次の４クロックの期間に乗算器２
４，２９及び加算回路２６において数２１の行列Ｓ２の
演算が実行される。また、この行列Ｓ２の演算と並行し
てレジスター２３及び２８よりも前段の回路では次の４
個のｘｉ　に対して数２１の行列Ｓ３に関する演算が実
行される。このようにして、〈ｗ〉計算ブロック８から
はベクトル〈ｗ〉の６４個の要素が入力データに対して
夫々４クロック遅れてシリアルに出力される。

【００４０】図４は図１の中の〈ｃ〉計算ブロック９の
構成例を示し、この図４において、３１及び３２は夫々
１入力且つ６４出力のシリアル／パラレル（Ｓ／Ｐ）変
換器であり、これらＳ／Ｐ変換器３１及び３２の入力部
に夫々ベクトル〈ｖ〉の６４個の要素ｖｉ　及びベクト
ル〈ｗ〉の６４個の要素ｗｉ　をシリアルに供給する。 そのＳ／Ｐ変換器３１は６４クロックの期間に入力され
た６４個の要素ｖｉ　を並列のデータｖ０　〜ｖ６３に
変換して、この並列のデータを次の６４クロックの間出
力部に保持し、同様にＳ／Ｐ変換器３２は各６４クロッ
クの間並列のデータｗ０　〜ｗ６３を出力部に保持する
。３３は夫々２入力且つ１出力の６４個のデータセレク
タを示し、これらデータセレクタ３３の一方の入力部に
夫々その前者の並列のデータの１つｖ０　，ｖ１　，‥
‥，ｖ６３を供給し、これらデータセレクタ３３の他方
の入力部に夫々その後者の並列のデータの１つｗ０　，
ｗ１　，‥‥，ｗ６３を供給する。また、３４は６４入
力且つ１出力の加減算器を示し、この加減算器３４の６
４個の入力部にその６４個のデータセレクタ３３の出力
データを並列に供給する。この加減算器３４の出力部よ
り空間周波数の空間上のベクトル〈ｃ〉の６４個の要素
ｃｉ　がシリアルに出力される。

【００４１】図５はｎ入力且つ１出力の加減算器の構成
例を示し、この回路でｎ＝６４の場合が図４の加減算器
３４に対応する。この図５において、３５は演算ユニッ
トを示し、ｎ個の入力部には夫々同一の演算ユニット３
５を配し、これら演算ユニット３５に夫々入力データＩ
０　，Ｉ１　，‥‥，Ｉｎ−１を供給する。例えばその
左端の１個の演算ユニット３５において、３６は３入力
で１出力のデータセレクタを示し、左端の入力データＩ
０　を２の補数器３７を介して及び直接に夫々データセ
レクタ３６の第１の入力部及び第２の入力部に供給し、
そのデータセレクタ３６の第３の入力部に値が０のデー
タを供給する。そのデータセレクタ３６が外部から供給
される制御信号Ｈ０　に応じてデータの選択を行うこと
により、その左端の演算ユニット３５からはＩ０　，−
Ｉ０　又は０が出力される。同様に個々の演算ユニット
３５からは制御信号Ｈｉ　（ｉ＝１，２，‥‥，ｎ−１
）に応じてＩｉ　，−Ｉｉ　又は０が出力される。

【００４２】それらｎ個の演算ユニット３５の出力デー
タを（ｎ−１）個の加算器３８で累加算して得られた結
果がその加減算器の最終的な出力データとなる。即ち、
そのｎ入力の加減算器からは、入力データＩ０　〜Ｉｎ
−１　に対して ｑ０Ｉ０＋ｑ１Ｉ１＋‥‥＋ｑｎ−１Ｉｎ−１が出力さ
れると共に、各ｑｉの値は０，１又は−１の中から任意
に指定することができる。

【００４３】図４の回路の動作につき説明するに、図４
の回路では次式によりベクトル〈ｃ〉が求められる。

【数２２】〈ｃ〉＝Ｐ〈ｖ〉＋Ｒ〈ｗ〉数９及び数１１
よりその数２２は次のように表現することができる。

【数２３】 この数２３において、行列Ｐ１は要素が０又は±１のみ
の３２行×６４列の行列であり、行列Ｒ１も要素が０又
は±１のみの３２行×６４列の行列であるので、その数
２３は次のように２つの式に分離することができる。

【００４４】

【数２４】 この数２４において、ｑｉ，ｊ　（ｉ＝０，１，‥‥，
６３、ｊ＝０，１，‥‥，６３）は夫々０，１又は−１
の値を採り、ｑ０，ｊ　〜ｑ３１，ｊは行列Ｐ１に基づ
いて定まり、ｑ３２，ｊ〜ｑ６３，ｊは行列Ｒ１に基づ
いて定まる。また、この数２４よりベクトル〈ｃ〉の６
４個の要素の内の前の３２個であるｃ０　〜ｃ３１は全
てベクトル〈ｖ〉の６４個の要素の単なる加減算により
求められ、後の３２個であるｃ３２〜ｃ６３は全てベク
トル〈ｗ〉の６４個の要素の単なる加減算により求めら
れることが分かる。

【００４５】そこで、図４の６４個のデータセレクタ３
３では６４クロックの前半の３２クロックでは夫々要素
ｖｉ　を選択し、これに応じて６４入力の加減算器３４
では数２４の第１の式に従ってベクトル〈ｃ〉の最初の
３２個の要素を順次計算して出力する。また、その６４
クロックの後半の３２クロックではそれらデータセレク
タ３３は夫々要素ｗｉ　を選択し、これに応じて６４入
力の加減算器３４では数２４の第２の式に従ってベクト
ル〈ｃ〉の最後の３２個の要素を順次計算して出力する
。 上述のように図２〜図４の回路を使用すれば、実空間上
のベクトル〈ｘ〉をシリアル入出力によりＤＣＴ変換し
て空間周波数の空間上のベクトル〈ｃ〉を容易に求める
ことができるが、図２〜図４の回路において使用されて
いる乗算器の全体の個数は３個であり、従来の１６個に
比べて大幅に乗算器の個数が削減されている。

【００４６】次に、本例の２次元の８行×８列のＩＤＣ
Ｔ演算回路の構成につき説明する。このＩＤＣＴ演算回
路は空間周波数の空間上のベクトル〈ｃ〉の６４個の要
素をシリアルに入力して、実空間上のベクトル〈ｘ〉の
６４個の要素をシリアルに出力する回路であり、既に述
べた数１６及び数１７よりそのベクトル〈ｘ〉は次のよ
うに表すことができる。

【数２５】 　　即ち、本例ではベクトル〈ｃ〉から先ず２個のベク
トル〈ｙ〉及び〈ｚ〉を求め、その後ベクトル〈ｙ〉及
び〈ｚ〉から夫々ベクトル〈ｙ´〉及び〈ｚ´〉を求め
、最後にそれら２個のベクトルの要素を夫々加算するこ
とによりベクトル〈ｘ〉を求める。なお、その１／８の
乗算の説明は省略する。

【００４７】図６は本例のＩＤＣＴ演算回路を示し、こ
の図６において、３９は〈ｙ〉，〈ｚ〉計算ブロックを
示し、この計算ブロック３９にベクトル〈ｃ〉の要素ｃ
０　〜ｃ６３をシリアルに供給する。この計算ブロック
３９はそのベクトル〈ｃ〉の要素から２個のベクトル〈
ｙ〉及び〈ｚ〉の要素を計算し、ベクトル〈ｙ〉の６４
個の要素ｙ０　〜ｙ６３をシリアルに〈ｙ´〉計算ブロ
ック４０に供給し、ベクトル〈ｚ〉の６４個の要素ｚ０
　〜ｚ６３をシリアルに〈ｚ´〉計算ブロック４１に供
給する。これに応じて〈ｙ´〉計算ブロック４０はベク
トル〈ｙ´〉の６４個の要素ｙ０　´〜ｙ６３´をシリ
アルに加算器４２の一方の入力部に供給し、〈ｚ´〉計
算ブロック４１はベクトル〈ｚ´〉の６４個の要素ｚ０
　´〜ｚ６３´をシリアルにその加算器４２の他方の入
力部に供給し、この加算器４２からベクトル〈ｘ〉の６
４個の要素ｘ０　〜ｘ６３がシリアルに出力される。

【００４８】図７はその〈ｙ〉，〈ｚ〉計算ブロック３
９の構成例を示し、この図７において、４３は１入力６
４出力のシリアル／パラレル（Ｓ／Ｐ）変換器であり、
このＳ／Ｐ変換器４３に６４個の要素ｃｉ　を６４クロ
ックでシリアルに供給し、このＳ／Ｐ変換器４３では次
の６４クロックの期間に継続してその要素ｃｉ　を並列
に並べたデータｃ０　〜ｃ６３を６４個のデータ出力部
に出力しておく。４４及び４５は夫々３２入力の加減算
器（図５の回路でｎ＝３２とした回路）であり、一方の
加減算器４４にはその６４個のデータの内の最初の３２
個のデータｃ０　〜ｃ３１を並列に供給し、他方の加減
算器４５にはその最後の３２個のデータｃ３２〜ｃ６３
を並列に供給する。この場合、数９及び数２５の関係よ
りベクトル〈ｙ〉の要素は次の式によりベクトル〈ｃ〉
の要素から求められる。

【００４９】

【数２６】 この数２６において、Ｐ１ｔ　は数９の上部の３２行×
６４列の行列を転置した行列であると共に、この行列Ｐ
１ｔ　の要素であるｑｉ，ｊ　´（ｊ＝０，１，‥‥，
３１）は夫々０，１又は−１であるため、ベクトル〈ｙ
〉の各要素はベクトル〈ｃ〉の最初の３２個の要素であ
るｃ０　〜ｃ３１の加減算により求めることができる。 従って、図７の一方の加減算器４４ではその行列Ｐ１ｔ
　に対応した加減算を実行することにより、ベクトル〈
ｙ〉の６４個の要素ｙ０　〜ｙ６３がシリアルに計算さ
れて出力される。

【００５０】同様に、数１１及び数２５の関係よりベク
トル〈ｚ〉の要素は次の式によりベクトル〈ｃ〉の要素
から求められる。

【数２７】 この数２７において、Ｒ１ｔ　は数１１の下部の３２行
×６４列の行列を転置した行列であると共に、この行列
Ｒ１ｔ　の要素であるｑｉ，ｊ　´（ｊ＝３２，３３，
‥‥，６３）は夫々０，１又は−１であるため、ベクト
ル〈ｙ〉の各要素はベクトル〈ｃ〉の最後の３２個の要
素であるｃ３２〜ｃ６３の加減算により求めることがで
きる。従って、図７の他方の加減算器４５ではその行列
Ｒ１ｔ　に対応した加減算を実行することにより、ベク
トル〈ｚ〉の６４個の要素ｚ０　〜ｚ６３がシリアルに
計算されて出力される。

【００５１】図８は図６の中の〈ｙ´〉計算ブロックの
構成例を示し、この図８において、シリアルに供給され
るベクトル〈ｙ〉の要素ｙｉ　を乗算器４６に供給し、
この乗算器４６は供給された要素に係数設定回路４７か
ら周期的に供給される係数１，ｒ，α，βを乗じて得た
結果を累加算器４８及びホールド機能付きのレジスター
４９を介してデータセレクタ５０の一方の入力部に供給
する。また、その乗算結果を直接に及び２の補数器５２
を介して夫々データセレクタ５１の一方及び他方の入力
部に供給し、このデータセレクタ５１の出力データを累
加算器５３及びホールド機能付きのレジスター５４を介
してそのデータセレクタ５０の他方の入力部に供給する
。 このデータセレクタ５０の出力部からはベクトル〈ｙ´
〉の要素ｙｉ−４　´が出力される。ベクトル〈ｙ´〉
の要素は入力されるベクトル〈ｙ〉の要素から４クロッ
クだけ遅れて出力される。

【００５２】図８の回路の動作につき説明するに、数１
０及び数２５よりベクトル〈ｙ´〉とベクトル〈ｙ〉と
の間には次の関係がある。

【数２８】 この数２８の行列は右下がりの対角線に沿う１６個の４
行×４列の小行列Ｑ１ｔ　以外の要素は全て０あるため
、その数２８は次の数２９で全て表現することができる
。

【００５３】

【数２９】

【００５４】この数２９において、ｊ＝０，１，２，‥
‥，１５であり、ベクトル〈ｙ´〉の各４個の要素ｙ４
ｊ´〜ｙ４ｊ＋３´は夫々ベクトル〈ｙ〉の４個の要素
ｙ４ｊ〜ｙ４ｊ＋３よりなるベクトルに順次行列Ｑ７，
Ｑ６及びＱ５を乗ずることにより求めることができる。 また、図８の回路においては図２の回路と同様に、各４
クロックの最初にオンされるリセットパルスＲＰにより
累加算器４８及び５３の加算値が０にリセットされ、各
４クロックの最後にオンされるホールドパルスＨＰによ
りそれら累加算器４８及び５３の加算値が夫々レジスタ
ー４９及び５４に保持され、レジスター４９及び５４は
それに続く４クロックの期間その保持したデータを常時
出力する。また、データセレクタ５１は各４クロックの
最初の２クロックは乗算器４６の出力データを選択し、
次の２クロックは２の補数器５２の出力データを選択す
るようになされ、データセレクタ５０も各４クロックの
最初の２クロックはレジスター４９の出力データを選択
し、次の２クロックはレジスター５４の出力データを選
択するようになされている。従って、図８の回路では乗
算器４６により数２９の行列Ｑ７に関する演算が実行さ
れ、回路系４８，５２，５１，５３により行列Ｑ６に関
する演算が実行され、データセレクタ５０により行列Ｑ
５に関する演算が実行される。

【００５５】図９は図６の回路中の〈ｚ´〉計算ブロッ
ク４１の構成例を示し、この図９において、シリアルに
供給されるベクトル〈ｚ〉の要素ｚｉ　を乗算器５５に
供給し、この乗算器５５はその供給されたデータに係数
設定回路５６から周期的に供給される係数ａ，ｄ，ｂ，
ｃを乗算して得た結果を累加算器５７及びホールド機能
付きのレジスター５８を介してデータセレクタ５９の一
方の入力部に供給する。また、その要素ｚｉ　を同時に
乗算器６０に供給し、この乗算器６０はその供給された
データに係数設定回路６１から周期的に供給される係数
ｄ，−ａ，−ｃ，ｂを乗算して得た結果を累加算器６２
及びホールド機能付きのレジスター６３を介してデータ
セレクタ５９の他方の入力部に供給する。そして、この
データセレクタ５９の出力データを直接に及び２の補数
器６５を介して夫々データセレクタ６４の一方及び他方
の入力部に供給する。このデータセレクタ６４の出力部
からベクトル〈ｚ´〉の要素ｚｉ−４　´がシリアルに
入力データに対して夫々４クロックだけ遅れて出力され
る。

【００５６】図９の回路の動作につき説明するに、数１
２及び数２５よりベクトル〈ｚ´〉は次のようにベクト
ル〈ｚ〉と行列との乗算により求めることができる。

【数３０】 この数３０の６４行×６４列の行列は右下がりの対角線
上の１６個の夫々４行×４列の同一の小行列Ｓ１ｔ　以
外の要素は全て０であるため、この数３０は次の数３１
で代表することができる。

【００５７】

【数３１】 この数３１において、ｊ＝０，１，２，‥‥，１５であ
り、ベクトル〈ｚ´〉の各４個の要素ｚ４ｊ´〜ｚ４ｊ
＋３´は夫々ベクトル〈ｚ〉の４個の要素ｚ４ｊ〜ｚ４
ｊ＋３よりなるベクトルに順次行列Ｓ５及びＳ４を乗ず
ることにより求めることができる。

【００５８】また、図９の回路においては図８の回路と
同様に、各４クロックの最初にオンされるリセットパル
スＲＰにより累加算器５７及び６２の加算値が０にリセ
ットされ、各４クロックの最後にオンされるホールドパ
ルスＨＰによりそれら累加算器５７及び６２の加算値が
夫々レジスター５８及び６３に保持され、レジスター５
８及び６３はそれに続く４クロックの期間その保持した
データを常時出力する。また、データセレクタ５９は各
４クロックの最初の２クロックはレジスター５８の出力
データを選択し、次の２クロックはレジスター６３の出
力データを選択するようになされ、データセレクタ６４
は交互にデータセレクタ５９の出力データと２の補数器
６５の出力データとを切り替えて選択するようになされ
ている。従って、図９の回路では乗算器５５及び６０に
より数３１の行列Ｓ５に関する演算が実行され、回路系
５９，６４，６５により行列Ｓ４に関する演算が実行さ
れる。

【００５９】次に本発明の他の実施例につき図１０及び
図１１を参照して説明する。本例はＩＤＣＴ演算を実行
するための図６の回路における〈ｙ〉，〈ｚ〉計算ブロ
ック３９をより小規模な回路で構成できるようにしたも
のである。先ず、数２５で定義されるベクトル〈ｙ〉及
び〈ｚ〉を次のように表す。

【数３２】〈ｙ〉＝Ｐｔ　〈ｃ〉＝Ｐ´Ｔ〈ｃ〉，〈ｚ
〉＝Ｒｔ　〈ｃ〉＝Ｒ´Ｔ〈ｃ〉 この場合、Ｐ´，Ｒ´及びＴは夫々以下のように定義さ
れる６４行×６４列の定数行列である。

【数３３】 即ち、この行列Ｔは右下がりの対角線上の１６個の夫々
４行×４列の同一の小行列Ｔ１以外の要素は全て０であ
り、小行列Ｔ１の要素は１と−１のみである。

【００６０】

【数３４】 この数３４において、＋は１、−は−１、空白は０を示
す（以下同じ）。即ち、行列Ｐ´は左半分の６４行×３
２列の要素が０，１又は−１であり、右半分の要素は全
て０である。

【００６１】

【数３５】 即ち、この行列Ｒ´は右半分の６４行×３２列の要素が
０，１又は−１であり、左半分の要素は全て０である。

【００６２】次にベクトルＴ〈ｃ〉をベクトル〈ｃ´〉
として、このベクトル〈ｃ´〉の６４個の要素をｃ０　
´〜ｃ６３´とすると、数３３より次の関係が導出され
る。

【数３６】

【００６３】小行列Ｔ１の特性よりその数３６は次の数
３７により代表することができる。

【数３７】 この数３７において、ｊ＝０，１，‥‥，３３であり、
ベクトル〈ｃ´〉の各２個の要素は夫々ベクトル〈ｃ〉
の各２個の要素の加減算で求めることができる。また、
このベクトル〈ｃ´〉を使用すると数３２のベクトル〈
ｙ〉及び〈ｚ〉は夫々次式で計算することができる。

【００６４】

【数３８】

【００６５】この数３８において、行列Ｐ１´は数３４
の左半分の行列であり、行列Ｒ１´は数３５の右半分の
行列である。この数３８よりベクトル〈ｙ〉はベクトル
〈ｃ´〉の６４個の要素の内の最初の３２個の要素ｃ０
　´〜ｃ３１´の単なる加減算で求めることができ、ベ
クトル〈ｚ〉はそれに続く３２個の要素ｃ３２´〜ｃ６
３´の加減算で求めることができることが分かる。その
数３６及び数３８の演算を実行するための新たな〈ｙ〉
，〈ｚ〉計算ブロックを図１０に示す。

【００６６】図１０において、６６は１入力２出力のシ
リアル／パラレル（Ｓ／Ｐ）変換器、６７は２入力１出
力で数３７の演算を行う加減算器（図５でｎ＝２とした
回路）、６８は１入力６４出力のＳ／Ｐ変換器を示し、
ベクトル〈ｃ〉の６４個のシリアルの要素ｃ０　〜ｃ６
３をＳ／Ｐ変換器６６及び加減算器６７を介してベクト
ル〈ｃ´〉の６４個のシリアルの要素ｃ０　´〜ｃ６３
´に変換し、これら要素ｃ０　´〜ｃ６３´をシリアル
にＳ／Ｐ変換器６８の入力部に供給する。このＳ／Ｐ変
換器６８の６４個の出力部からはそれら要素ｃ０　´〜
ｃ６３´が並列に出力されるので、この並列出力データ
の内の最初の３２個の要素ｃ０　´〜ｃ３１´を３２入
力１出力の左側の加減算器６９に供給し、それに続く３
２個の要素ｃ３２´〜ｃ６３´を右側の３２入力１出力
の加減算器７０に供給する。左側の加減算器６９は数３
８の行列Ｐ１´に関する演算を実行してベクトル〈ｙ〉
の要素ｙｉ　をシリアルに出力し、右側の加減算器７０
は数３８の行列Ｒ１´に関する演算を実行してベクトル
〈ｚ〉の要素ｚｉ　をシリアルに出力する。

【００６７】また、図１０の〈ｙ〉，〈ｚ〉計算ブロッ
クは更に図１１のように変形することができる。この図
１１において、７１は１６個の夫々同一構成の２入力１
出力のデータセレクタを示し、そのＳ／Ｐ変換器６８の
並列の６４個の出力の内の最初の３２個の要素ｃ０　´
〜ｃ３１´をそれら１６個のデータセレクタ７１の入力
部に並列に供給し、それら１６個のデータセレクタ７１
の出力データを夫々１６入力且つ１出力の左側の加減算
器（図５でｎ＝１６とした回路）の入力部に供給する。 また、そのＳ／Ｐ変換器６８の並列の６４個の出力の内
の後に続く３２個の要素ｃ３２´〜ｃ６３´を１６個の
同一の２入力１出力のデータセレクタ７３の入力部に並
列に供給し、それら１６個のデータセレクタ７３の出力
データを夫々１６入力且つ１出力の右側の加減算器７４
の入力部に供給する。

【００６８】この場合、加減算器７２には３２個の要素
ｃ０　´〜ｃ３１´の内の半分のデータのみが供給され
る。 しかしながら、数３８の行列Ｐ１´は数３４より明かな
ように各行の隣合う２個の要素の内の少なくとも１個は
常に０である。従って、数３８の行列Ｐ１´に関する演
算で実質的に使用される要素ｃｉ　´は供給される要素
の内の半分以下であるため、その１６入力の加減算器７
２によりその行列Ｐ１´に関する演算を実行することが
できる。同様に、数３５より明かなように数３８の行列
Ｒ１´も各行の隣合う２個の要素の内の少なくとも１個
は常に０である。従って、その右側の１６入力の加減算
器７４でその行列Ｒ１´に関する演算を実行することが
できる。

【００６９】なお、本発明は上述実施例に限定されず本
発明の要旨を逸脱しない範囲で種々の構成を取り得るこ
とは勿論である。

【００７０】

【発明の効果】本発明によれば、Ｎ行×Ｎ列の実空間上
の行列及び周波数空間上の行列を夫々要素の数がＮ２　
個のベクトルに変換して、ベクトル同士でＤＣＴの変換
又はＩＤＣＴの変換を行うようにしているので、２次元
のＤＣＴ演算又は２次元のＩＤＣＴ演算をより少ない個
数の乗算器を用いて実行できる利益がある。

【図面の簡単な説明】

【図１】本発明の一実施例の２次元８×８ＤＣＴ演算回
路の構成を示すブロック図である。

【図２】そのＤＣＴ演算回路中の〈ｖ〉計算ブロックの
一例を示す構成図である。

【図３】そのＤＣＴ演算回路中の〈ｗ〉計算ブロックの
一例を示す構成図である。

【図４】そのＤＣＴ演算回路中の〈ｃ〉計算ブロックの
一例を示す構成図である。

【図５】ｎ入力で１出力の加減算回路の一例を示す構成
図である。

【図６】本発明の一実施例の２次元８×８ＩＤＣＴ演算
回路の構成を示すブロック図である。

【図７】そのＩＤＣＴ演算回路中の〈ｙ〉，〈ｚ〉計算
ブロックの一例を示す構成図である。

【図８】そのＩＤＣＴ演算回路中の〈ｙ´〉計算ブロッ
クの一例を示す構成図である。

【図９】そのＩＤＣＴ演算回路中の〈ｚ´〉計算ブロッ
クの一例を示す構成図である。

【図１０】本発明の他の実施例のＩＤＣＴ演算回路の中
の〈ｙ〉，〈ｚ〉計算ブロックを示す構成図である。

【図１１】図１０の〈ｙ〉，〈ｚ〉計算ブロックの変形
例を示す構成図である。

【図１２】従来の２次元８×８ＤＣＴ演算回路の構成を
示すブロック図である。

【図１３】従来の２次元８×８ＩＤＣＴ演算回路の構成
を示すブロック図である。

【符号の説明】

７　　〈ｖ〉計算ブロック ８　　〈ｗ〉計算ブロック ９　　〈ｃ〉計算ブロック ３９　　〈ｙ〉，〈ｚ〉計算ブロック ４０　　〈ｙ´〉計算ブロック ４１　　〈ｚ´〉計算ブロック ４２　　加算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　実空間上のＮ行×Ｎ列（Ｎは２以上の
   整数）の画像データより周波数空間上のＮ行×Ｎ列のデ
   ータを求める離散コサイン変換の演算を行う演算装置に
   おいて、予め上記実空間上のＮ行×Ｎ列の画像データを
   所定の順序で一列に配列して要素の数がＮ２　個の実空
   間上のベクトルを形成しておき、上記実空間上のベクト
   ルより第１のベクトルを計算する第１のベクトル演算回
   路と、上記実空間上のベクトルより第２のベクトルを計
   算する第２のベクトル演算回路と、上記第１のベクトル
   の要素と上記第２のベクトルの要素とを加減算すること
   により要素の数がＮ２　個の周波数空間上のベクトルを
   求める加減算回路とを有し、該周波数空間上のベクトル
   の要素を再配列して上記周波数空間上のＮ行×Ｎ列のデ
   ータを求めるようにしたことを特徴とする演算装置。
2. 【請求項２】　　周波数空間上のＮ行×Ｎ列（Ｎは２以
   上の整数）のデータより実空間上のＮ行×Ｎ列の画像デ
   ータを求める逆離散コサイン変換の演算を行う演算装置
   において、予め上記周波数空間上のＮ行×Ｎ列のデータ
   を所定の順序で一列に配列して要素の数がＮ２　個の周
   波数空間上のベクトルを形成しておき、上記周波数空間
   上のベクトルの要素を加減算することにより第１のベク
   トルの要素及び第２のベクトルの要素を求める第１のベ
   クトル演算回路と、上記第１のベクトルより第３のベク
   トルを計算する第２のベクトル演算回路と、上記第２の
   ベクトルより第４のベクトルを計算する第３のベクトル
   演算回路と、上記第３のベクトルの要素と上記第４のベ
   クトルの要素とを加算することにより要素の数がＮ２　
   個の実空間上のベクトルを求める加算回路とを有し、該
   実空間上のベクトルの要素を再配列して上記実空間上の
   Ｎ行×Ｎ列の画像データを求めるようにしたことを特徴
   とする演算装置。