JPH04243090A - 検出回路を含む半導体集積回路 - Google Patents
検出回路を含む半導体集積回路Info
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- JPH04243090A JPH04243090A JP3180600A JP18060091A JPH04243090A JP H04243090 A JPH04243090 A JP H04243090A JP 3180600 A JP3180600 A JP 3180600A JP 18060091 A JP18060091 A JP 18060091A JP H04243090 A JPH04243090 A JP H04243090A
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- 238000001514 detection method Methods 0.000 claims abstract description 22
- 230000007704 transition Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 11
- 230000000295 complement effect Effects 0.000 description 3
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- 230000001934 delay Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は第１および第２入力端子それぞれ
で第１および／または第２ディジタル入力信号の変化を
検出する検出回路を含む半導体集積回路に関連し、該検
出回路は上記の変化に応じて所定の期間を有する出力パ
ルス信号を伝え、かつ該検出回路は、上記の第１入力信
号を受信する入力端子と、第１出力信号を伝える出力端
子とを有する第１のリセット可能な遅延回路、上記の第
２入力信号を受信する入力端子と、第２出力信号を伝え
る出力端子とを有する第２のリセット可能な遅延回路、
上記の出力パルス信号を上記の出力端子に伝える入力端
子と出力端子とを有するゲート回路、を具えている。
で第１および／または第２ディジタル入力信号の変化を
検出する検出回路を含む半導体集積回路に関連し、該検
出回路は上記の変化に応じて所定の期間を有する出力パ
ルス信号を伝え、かつ該検出回路は、上記の第１入力信
号を受信する入力端子と、第１出力信号を伝える出力端
子とを有する第１のリセット可能な遅延回路、上記の第
２入力信号を受信する入力端子と、第２出力信号を伝え
る出力端子とを有する第２のリセット可能な遅延回路、
上記の出力パルス信号を上記の出力端子に伝える入力端
子と出力端子とを有するゲート回路、を具えている。
【０００２】
【背景技術】冒頭の記事に記載されたタイプの回路は欧
州特許出願第ＥＰ−Ａ−０，２３２，０３８号から知ら
れている。上記の回路は、例えば、ワードラインの放電
やビットラインの充電等を促進するためにアドレス変化
が検出回路により検出された場合に、パルスを発生する
半導体メモリデバイスに使用できる。上記のパルスはた
とえ雑音がアドレス入力信号に現れる場合でも正規のパ
ルス幅より短くないパルス幅を有している。
州特許出願第ＥＰ−Ａ−０，２３２，０３８号から知ら
れている。上記の回路は、例えば、ワードラインの放電
やビットラインの充電等を促進するためにアドレス変化
が検出回路により検出された場合に、パルスを発生する
半導体メモリデバイスに使用できる。上記のパルスはた
とえ雑音がアドレス入力信号に現れる場合でも正規のパ
ルス幅より短くないパルス幅を有している。
【０００３】
【発明の開示】特に本発明の目的は動作が早い検出回路
を含む半導体集積回路を与えることである。
を含む半導体集積回路を与えることである。
【０００４】この目的で、本発明による半導体集積回路
は、上記の第１および第２入力端子と、第１および第２
遅延回路の上記の出力端子が上記のゲート回路の各入力
端子に直接接続されていることを特徴としている。
は、上記の第１および第２入力端子と、第１および第２
遅延回路の上記の出力端子が上記のゲート回路の各入力
端子に直接接続されていることを特徴としている。
【０００５】これらの直接接続のために、ゲート回路は
第１および／または第２入力信号の変化、および上記の
遅延回路の出力上の出力信号の変化に直接応答するであ
ろう。しかし、欧州特許出願第ＥＰ−Ａ−０，２３２，
０３８号に示された回路は本発明による回路よりもずっ
とゆっくり動作しよう。というのは、上記の出願の遅延
回路（２４）と（２５）の第１および第２入力信号Ａ，
Ａ′と出力ｅ′，ｆ′（例えば上記の出願の図３を見よ
）それぞれは、出力パルス信号Ｐがナンドゲート（２３
）により発生できる前にナンドゲート（２１）と（２２
）を通してそれぞれ伝搬しなければならないからである
。
第１および／または第２入力信号の変化、および上記の
遅延回路の出力上の出力信号の変化に直接応答するであ
ろう。しかし、欧州特許出願第ＥＰ−Ａ−０，２３２，
０３８号に示された回路は本発明による回路よりもずっ
とゆっくり動作しよう。というのは、上記の出願の遅延
回路（２４）と（２５）の第１および第２入力信号Ａ，
Ａ′と出力ｅ′，ｆ′（例えば上記の出願の図３を見よ
）それぞれは、出力パルス信号Ｐがナンドゲート（２３
）により発生できる前にナンドゲート（２１）と（２２
）を通してそれぞれ伝搬しなければならないからである
。
【０００６】図面に表された実施例を参照して本発明を
詳細に説明する。
詳細に説明する。
【０００７】
【実施例】図１は本発明による検出回路を示している。
検出回路は入力信号ＡとＡＢを受信し、かつリセット可
能な遅延回路（ｒｅｓｅｔｔａｂｌｅ ｄｅｌａｙ ｃ
ｉｒｃｕｉｔ）１０および１１と排他的ノアゲート（ｎ
ｏｎ−ｅｘｃｌｕｓｉｖｅ−ＯＲ ｇａｔｅ ）１５と
を具えている。遅延回路１０および１１は入力信号Ａと
ＡＢをそれぞれ受信し、かつ出力信号ＡＢＤとＡＤをそ
れぞれ伝える。排他的ノアゲート１５は信号Ａ，ＡＢ，
ＡＢＤおよびＡＤを受信し、かつ出力信号Ｐを伝える。
能な遅延回路（ｒｅｓｅｔｔａｂｌｅ ｄｅｌａｙ ｃ
ｉｒｃｕｉｔ）１０および１１と排他的ノアゲート（ｎ
ｏｎ−ｅｘｃｌｕｓｉｖｅ−ＯＲ ｇａｔｅ ）１５と
を具えている。遅延回路１０および１１は入力信号Ａと
ＡＢをそれぞれ受信し、かつ出力信号ＡＢＤとＡＤをそ
れぞれ伝える。排他的ノアゲート１５は信号Ａ，ＡＢ，
ＡＢＤおよびＡＤを受信し、かつ出力信号Ｐを伝える。
【０００８】今後、論理的低状態（ｌｏｇｉｃ−ｌｏｗ
）あるいは論理的高状態（ｌｏｇｉｃ−ｈｉｇｈ）は
それぞれＨあるいはＬと参照されよう。
）あるいは論理的高状態（ｌｏｇｉｃ−ｈｉｇｈ）は
それぞれＨあるいはＬと参照されよう。
【０００９】図１の検出回路の動作は以下のようになっ
ており、かつ図２に示された波形図を参照して説明され
よう。入力信号ＡとＡＢはこれらの信号が例えば外部に
存在したアドレス信号から発生される場合には相補信号
であり、その場合には検出回路の目的は存在するアドレ
ス信号の変化を検出し、引き続いて最小期間Ｔで出力パ
ルスをその出力に伝えることである。
ており、かつ図２に示された波形図を参照して説明され
よう。入力信号ＡとＡＢはこれらの信号が例えば外部に
存在したアドレス信号から発生される場合には相補信号
であり、その場合には検出回路の目的は存在するアドレ
ス信号の変化を検出し、引き続いて最小期間Ｔで出力パ
ルスをその出力に伝えることである。
【００１０】本発明による回路は１つのパルスを発生す
る検出回路を備え、そのパルス長は入力信号ＡとＡＢの
信号の変化のタイミングにかかわらず所定の最小期間Ｔ
よりも決して短くてはならない。
る検出回路を備え、そのパルス長は入力信号ＡとＡＢの
信号の変化のタイミングにかかわらず所定の最小期間Ｔ
よりも決して短くてはならない。
【００１１】たいていの場合に入力信号ＡとＡＢは、そ
の入力におけるアドレス入力信号のその出力で非反転形
（ｔｒｕｅ ｆｏｒｍ ）（Ａ）と反転形（ｉｎｖｅｒ
ｓｅ ｆｏｒｍ）（ＡＢ）を伝える入力バッファから発
生される。しかし簡単化のために、この入力バッファは
示されていない。
の入力におけるアドレス入力信号のその出力で非反転形
（ｔｒｕｅ ｆｏｒｍ ）（Ａ）と反転形（ｉｎｖｅｒ
ｓｅ ｆｏｒｍ）（ＡＢ）を伝える入力バッファから発
生される。しかし簡単化のために、この入力バッファは
示されていない。
【００１２】入力信号ＡがＨであり、かつ入力信号ＡＢ
が引き続いてＬである場合に、出力信号ＡＢＤはＬであ
り、かつ出力信号ＡＤはＨである（ｔ＜Ｔ１ の場合の
図２を見よ）。出力信号ＰはＨである。
が引き続いてＬである場合に、出力信号ＡＢＤはＬであ
り、かつ出力信号ＡＤはＨである（ｔ＜Ｔ１ の場合の
図２を見よ）。出力信号ＰはＨである。
【００１３】ｔ＝Ｔ１ で入力信号ＡとＡＢがＨからＬ
、およびＬからＨにそれぞれ変化する場合に、遅延回路
１１はセットされ、かつ遅延回路１０はリセットされる
。このことは遅延回路１１において、期間Ｔの遅延が開
始され、それはｔ＝Ｔ２ で終了し、ここでＴ２ −Ｔ
１ ＝Ｔであることを意味している。遅延回路１０の出
力信号ＡＢＤはＨにセットされる。というのは、遅延回
路１０がリセットされるからである。遅延回路１０ある
いは１１がセットされる場合に、出力信号ＡＢＤあるい
はＡＤは示された実施例でそれぞれ入力信号ＡとＡＢの
論理的反転形および遅延形を表すことが注意されている
。しかし、本発明によると、出力信号ＡＢＤあるいはＡ
Ｄはまたそれぞれ入力信号ＡとＡＢの非反転遅延形でも
ある。遅延回路１０あるいは１１がリセットされる場合
には、出力信号ＡＢＤあるいはＡＤは図２に示されたよ
うにそれぞれ入力信号ＡとＡＢの反転形である。しかし
、本発明によると、出力信号ＡＢＤあるいはＡＤはそれ
ぞれ入力信号ＡとＡＢの非反転形であることも明らかで
あろう。
、およびＬからＨにそれぞれ変化する場合に、遅延回路
１１はセットされ、かつ遅延回路１０はリセットされる
。このことは遅延回路１１において、期間Ｔの遅延が開
始され、それはｔ＝Ｔ２ で終了し、ここでＴ２ −Ｔ
１ ＝Ｔであることを意味している。遅延回路１０の出
力信号ＡＢＤはＨにセットされる。というのは、遅延回
路１０がリセットされるからである。遅延回路１０ある
いは１１がセットされる場合に、出力信号ＡＢＤあるい
はＡＤは示された実施例でそれぞれ入力信号ＡとＡＢの
論理的反転形および遅延形を表すことが注意されている
。しかし、本発明によると、出力信号ＡＢＤあるいはＡ
Ｄはまたそれぞれ入力信号ＡとＡＢの非反転遅延形でも
ある。遅延回路１０あるいは１１がリセットされる場合
には、出力信号ＡＢＤあるいはＡＤは図２に示されたよ
うにそれぞれ入力信号ＡとＡＢの反転形である。しかし
、本発明によると、出力信号ＡＢＤあるいはＡＤはそれ
ぞれ入力信号ＡとＡＢの非反転形であることも明らかで
あろう。
【００１４】遅延回路１０と１１は、それらの各入力信
号ＡおよびＡＢがＬからＨに、あるいはＨからＬにそれ
ぞれ論理遷移を行う場合に、セットあるいはリセットさ
れる。
号ＡおよびＡＢがＬからＨに、あるいはＨからＬにそれ
ぞれ論理遷移を行う場合に、セットあるいはリセットさ
れる。
【００１５】ｔ＝Ｔ１ において、入力信号ＡとＡＢは
それぞれＨからＬに、およびＬからＨに変化する。その
結果、遅延回路１０はリセットされ、かつ遅延回路１１
はセットされよう。その結果、出力信号ＡＢＤはＨとな
ろう。 出力信号ＡＤはＨに留まり、かつ入力信号ＡとＡＢが期
間Ｔ１ ＜ｔ＜Ｔ２ で変化しない限り、Ｔ１ の後ｔ
＝Ｔ２ まで期間ＴでＨに留まるであろう。入力信号Ａ
とＡＢの１つが（この場合には入力信号ＡＢ）がＬから
Ｈに変化するために出力信号ＰはＨからＬに変化する。
それぞれＨからＬに、およびＬからＨに変化する。その
結果、遅延回路１０はリセットされ、かつ遅延回路１１
はセットされよう。その結果、出力信号ＡＢＤはＨとな
ろう。 出力信号ＡＤはＨに留まり、かつ入力信号ＡとＡＢが期
間Ｔ１ ＜ｔ＜Ｔ２ で変化しない限り、Ｔ１ の後ｔ
＝Ｔ２ まで期間ＴでＨに留まるであろう。入力信号Ａ
とＡＢの１つが（この場合には入力信号ＡＢ）がＬから
Ｈに変化するために出力信号ＰはＨからＬに変化する。
【００１６】ｔ＝Ｔ２ において、出力信号ＡＤはＨか
らＬに変化する。というのは、ｔ＝Ｔ２ において、ｔ
＝Ｔ１ 以降、時間Ｔが経過し、かつ入力信号ＡとＡＢ
が時間間隔Ｔ１ ＜ｔ＜Ｔ２ の間で変化しないからで
ある。その結果、出力信号ＰはＬからＨに変化し、かつ
入力信号ＡとＡＢが変化するまでＨに留まる。
らＬに変化する。というのは、ｔ＝Ｔ２ において、ｔ
＝Ｔ１ 以降、時間Ｔが経過し、かつ入力信号ＡとＡＢ
が時間間隔Ｔ１ ＜ｔ＜Ｔ２ の間で変化しないからで
ある。その結果、出力信号ＰはＬからＨに変化し、かつ
入力信号ＡとＡＢが変化するまでＨに留まる。
【００１７】ｔ＝Ｔ３ において、入力信号ＡはＬから
Ｈに変化し、出力信号ＰをＨからＬにもたらし、かつ入
力信号ＡＢはＨからＬに変化する。遅延回路１０はセッ
トされ、遅延回路１１はＨからＬに変化する入力信号Ａ
Ｂによりリセットされる。出力信号ＡＢＤは遅延回路１
０がセットされたため論理的高状態に留まる。
Ｈに変化し、出力信号ＰをＨからＬにもたらし、かつ入
力信号ＡＢはＨからＬに変化する。遅延回路１０はセッ
トされ、遅延回路１１はＨからＬに変化する入力信号Ａ
Ｂによりリセットされる。出力信号ＡＢＤは遅延回路１
０がセットされたため論理的高状態に留まる。
【００１８】ｔ＝Ｔ４ において、出力信号ＡＢＤはＨ
からＬに変化する。というのは、ｔ＝Ｔ３ 以降、時間
Ｔが経過し、その時点で遅延回路１０がセットされ、か
つ時間間隔Ｔ３ ＜ｔ＜Ｔ４ の間にどんな変化も信号
ＡとＡＢに起こらないからである。出力信号ＡＢＤがＨ
からＬに変化するから、出力信号ＰはＬからＨに変化す
る。
からＬに変化する。というのは、ｔ＝Ｔ３ 以降、時間
Ｔが経過し、その時点で遅延回路１０がセットされ、か
つ時間間隔Ｔ３ ＜ｔ＜Ｔ４ の間にどんな変化も信号
ＡとＡＢに起こらないからである。出力信号ＡＢＤがＨ
からＬに変化するから、出力信号ＰはＬからＨに変化す
る。
【００１９】ｔ＝Ｔ５ において、入力信号ＡＢはＬか
らＨに変化し、出力信号ＰをＨからＬにもたらし、かつ
入力信号ＡはＨからＬに変化する。その結果、遅延回路
１１はセットされ、少なくとも別の時間間隔Ｔで出力信
号ＡＤをＨにする。遅延回路１０は入力信号Ａによりリ
セットされる。従って、出力信号ＡＢＤはＬからＨに変
化する。
らＨに変化し、出力信号ＰをＨからＬにもたらし、かつ
入力信号ＡはＨからＬに変化する。その結果、遅延回路
１１はセットされ、少なくとも別の時間間隔Ｔで出力信
号ＡＤをＨにする。遅延回路１０は入力信号Ａによりリ
セットされる。従って、出力信号ＡＢＤはＬからＨに変
化する。
【００２０】ｔ＝Ｔ６ において、入力信号ＡとＡＢは
それぞれＬからＨおよびＨからＬに変化する。Ｔ６ と
Ｔ５ の間の時間間隔が遅延回路１０と１１の遅延時間
Ｔより小さいことに注意すべきである。遅延回路１０は
入力信号Ａによりセットされ、遅延回路１１は入力信号
ＡＢによりリセットされる。その結果、遅延回路１１が
セットされるという理由で出力信号ＡＤはＨに留まる。 遅延回路１０がセットされるから、出力信号ＡＢＤはｔ
＝Ｔ６ の後の少なくともある時間間隔でＨに留まる。 その結果として、出力信号ＰはＬに留まる。
それぞれＬからＨおよびＨからＬに変化する。Ｔ６ と
Ｔ５ の間の時間間隔が遅延回路１０と１１の遅延時間
Ｔより小さいことに注意すべきである。遅延回路１０は
入力信号Ａによりセットされ、遅延回路１１は入力信号
ＡＢによりリセットされる。その結果、遅延回路１１が
セットされるという理由で出力信号ＡＤはＨに留まる。 遅延回路１０がセットされるから、出力信号ＡＢＤはｔ
＝Ｔ６ の後の少なくともある時間間隔でＨに留まる。 その結果として、出力信号ＰはＬに留まる。
【００２１】ｔ＝Ｔ７ において、入力信号ＡとＡＢは
それぞれＨからＬに、およびＬからＨに変化する。Ｔ６
とＴ７ の間の時間間隔は遅延回路１０と１１の遅延
時間Ｔより小さいことに再び注意すべきである。入力信
号ＡＢの変化は出力信号ＰをＬに留める。遅延回路１０
と１１は入力信号ＡとＡＢによりそれぞれリセットおよ
びセットされる。その結果、出力信号ＡＢＤはＨに留ま
り、かつ出力信号ＡＤはｔ＝Ｔ７ の後の時間間隔Ｔで
論理的高状態に留まる。
それぞれＨからＬに、およびＬからＨに変化する。Ｔ６
とＴ７ の間の時間間隔は遅延回路１０と１１の遅延
時間Ｔより小さいことに再び注意すべきである。入力信
号ＡＢの変化は出力信号ＰをＬに留める。遅延回路１０
と１１は入力信号ＡとＡＢによりそれぞれリセットおよ
びセットされる。その結果、出力信号ＡＢＤはＨに留ま
り、かつ出力信号ＡＤはｔ＝Ｔ７ の後の時間間隔Ｔで
論理的高状態に留まる。
【００２２】ｔ＝Ｔ８ において、結局、出力信号ＡＤ
はＨからＬに変化する。というのは、ｔ＝Ｔ７ 以降、
時間Ｔが経過するからである。その結果、出力信号Ｐは
ＬからＨに変化する。出力信号ＡＢＤはＨに留まる。
はＨからＬに変化する。というのは、ｔ＝Ｔ７ 以降、
時間Ｔが経過するからである。その結果、出力信号Ｐは
ＬからＨに変化する。出力信号ＡＢＤはＨに留まる。
【００２３】上にも示したように、出力信号Ｐはどれだ
け早く入力信号ＡとＡＢがその論理値を変化するかにか
わらず（たとえそれらが時間間隔Ｔ内で値を変化しても
）所定の最小間隔Ｔで発生される。その上、入力信号Ａ
とＡＢの排他的ノアゲート１５への直接接続のために、
出力信号Ｐはできる限り早く入力信号ＡとＡＢの変化に
応答しよう。
け早く入力信号ＡとＡＢがその論理値を変化するかにか
わらず（たとえそれらが時間間隔Ｔ内で値を変化しても
）所定の最小間隔Ｔで発生される。その上、入力信号Ａ
とＡＢの排他的ノアゲート１５への直接接続のために、
出力信号Ｐはできる限り早く入力信号ＡとＡＢの変化に
応答しよう。
【００２４】図３は図１に示されたような遅延回路１０
と１１の一例の回路図を示している。この回路は４個の
インバータ３２Ａ，３２Ｂ，３２Ｃおよび３３と、３個
のナンドゲート３１Ａ，３１Ｂ，３１Ｃを具えている。 入力信号Ａ（遅延回路１０の場合）あるいはＡＢ（遅延
回路１１の場合）はインバータ３３の入力およびナンド
ゲート３１Ａ，３１Ｂ，３１Ｃの入力に接続されている
。ナンドゲート３１Ａ，３１Ｂ，３１Ｃの第１入力はイ
ンバータ３２Ａ，３２Ｂ，３２Ｃの出力にそれぞれ接続
されている。ナンドゲート３１Ａ，３１Ｂの出力はイン
バータ３２Ｂ，３２Ｃの入力にそれぞれ接続されている
。インバータ３３の出力はインバータ３２Ａの入力に接
続され、かつナンドゲート３１Ｃの出力は、回路が入力
信号ＡかＡＢを受信するかどうかに依存して、出力信号
ＡＢＤあるいはＡＤをそれぞれ伝える。
と１１の一例の回路図を示している。この回路は４個の
インバータ３２Ａ，３２Ｂ，３２Ｃおよび３３と、３個
のナンドゲート３１Ａ，３１Ｂ，３１Ｃを具えている。 入力信号Ａ（遅延回路１０の場合）あるいはＡＢ（遅延
回路１１の場合）はインバータ３３の入力およびナンド
ゲート３１Ａ，３１Ｂ，３１Ｃの入力に接続されている
。ナンドゲート３１Ａ，３１Ｂ，３１Ｃの第１入力はイ
ンバータ３２Ａ，３２Ｂ，３２Ｃの出力にそれぞれ接続
されている。ナンドゲート３１Ａ，３１Ｂの出力はイン
バータ３２Ｂ，３２Ｃの入力にそれぞれ接続されている
。インバータ３３の出力はインバータ３２Ａの入力に接
続され、かつナンドゲート３１Ｃの出力は、回路が入力
信号ＡかＡＢを受信するかどうかに依存して、出力信号
ＡＢＤあるいはＡＤをそれぞれ伝える。
【００２５】図３の回路の動作は次のようになっている
。入力信号ＡあるいはＡＢがＬである場合、ナンドゲー
ト３１Ａ，３１Ｂ，３１Ｃの出力はすべてＨである。こ
れは示された回路のリセット条件である。入力信号Ａあ
るいはＡＢがＬからＨに変化する場合、このＬからＨへ
の遷移はある遅延でナンドゲート３１Ａの第１入力に転
送され、その遅延はインバータ３３と３２Ａの各遅延の
和により構成されている。次にナンドゲート３１Ａの出
力はＨからＬに変化しよう。このＨからＬへの遷移はイ
ンバータ３２Ｂにより反転されてＬからＨへの遷移とな
る。ナンドゲート３１Ｂはこの遷移に応答し、かつその
出力にＨからＬへの遷移を生成しよう。再びこの遷移は
インバータ３２Ｃにより反転されてＬからＨへの遷移と
なり、その後でナンドゲート３１Ｃの出力はＨからＬに
変化しよう。そこで、実質的に、入力信号Ａ（あるいは
ＡＢ）のＬからＨへの変化はＨからＬへの出力信号ＡＢ
Ｄ（あるいはＡＤ）の変化を生成し、その後者の変化は
ある遅延時間の後で起ころう。この遅延時間は図３に示
された遅延回路の入力と出力との間に連結された種々の
要素、すなわち要素３３，３２Ａ，３１Ａ，３２Ｂ，３
１Ｂ，３２Ｃ，３１Ｃの遅延の和により構成されている
。一例として、対応するインバータを持つ３ナンドゲー
トが図３に示されている。本発明による遅延回路が３と
は異なる数の遅延ブロック３０（例えば遅延時間Ｔを増
大する４個あるいはそれ以上の遅延ブロック３０、ある
いは遅延時間Ｔを減少する１あるいは２個の遅延ブロッ
ク３０）により構成できるることは明らかであろう。
。入力信号ＡあるいはＡＢがＬである場合、ナンドゲー
ト３１Ａ，３１Ｂ，３１Ｃの出力はすべてＨである。こ
れは示された回路のリセット条件である。入力信号Ａあ
るいはＡＢがＬからＨに変化する場合、このＬからＨへ
の遷移はある遅延でナンドゲート３１Ａの第１入力に転
送され、その遅延はインバータ３３と３２Ａの各遅延の
和により構成されている。次にナンドゲート３１Ａの出
力はＨからＬに変化しよう。このＨからＬへの遷移はイ
ンバータ３２Ｂにより反転されてＬからＨへの遷移とな
る。ナンドゲート３１Ｂはこの遷移に応答し、かつその
出力にＨからＬへの遷移を生成しよう。再びこの遷移は
インバータ３２Ｃにより反転されてＬからＨへの遷移と
なり、その後でナンドゲート３１Ｃの出力はＨからＬに
変化しよう。そこで、実質的に、入力信号Ａ（あるいは
ＡＢ）のＬからＨへの変化はＨからＬへの出力信号ＡＢ
Ｄ（あるいはＡＤ）の変化を生成し、その後者の変化は
ある遅延時間の後で起ころう。この遅延時間は図３に示
された遅延回路の入力と出力との間に連結された種々の
要素、すなわち要素３３，３２Ａ，３１Ａ，３２Ｂ，３
１Ｂ，３２Ｃ，３１Ｃの遅延の和により構成されている
。一例として、対応するインバータを持つ３ナンドゲー
トが図３に示されている。本発明による遅延回路が３と
は異なる数の遅延ブロック３０（例えば遅延時間Ｔを増
大する４個あるいはそれ以上の遅延ブロック３０、ある
いは遅延時間Ｔを減少する１あるいは２個の遅延ブロッ
ク３０）により構成できるることは明らかであろう。
【００２６】図３に示されたような遅延回路１０あるい
は１１は、遅延回路が論理ブロックのみで構築されてい
るという理由でこの遅延回路がチップの回路性能を追及
するという利点を有している。しばしば本発明による検
出回路は例えばメモリチップのようなチップで使用され
よう。チップの温度が上昇する場合、回路性能は通常減
少し、次に拡張された出力信号ＡＢＤあるいはＡＤがチ
ップ固有の動作を保証するために導かれよう。遅延回路
１０あるいは１１が論理ブロックのみで構築されている
から、この回路の性能はメモリチップ中のアドレスデコ
ーダ、メモリセル等のチップの他の部分と同様にチップ
の温度により影響されよう。このようにして、チップの
固有の動作は保証されよう。
は１１は、遅延回路が論理ブロックのみで構築されてい
るという理由でこの遅延回路がチップの回路性能を追及
するという利点を有している。しばしば本発明による検
出回路は例えばメモリチップのようなチップで使用され
よう。チップの温度が上昇する場合、回路性能は通常減
少し、次に拡張された出力信号ＡＢＤあるいはＡＤがチ
ップ固有の動作を保証するために導かれよう。遅延回路
１０あるいは１１が論理ブロックのみで構築されている
から、この回路の性能はメモリチップ中のアドレスデコ
ーダ、メモリセル等のチップの他の部分と同様にチップ
の温度により影響されよう。このようにして、チップの
固有の動作は保証されよう。
【００２７】しかし、従前の引用技術文献、欧州特許出
願第ＥＰ−Ａ−０，２３２，０３８号に表された遅延回
路（上記の文献の図５を見よ）のようなＲＣ的な遅延回
路はチップの回路性能をそんなに良く追及しない。とい
うのは、使用された抵抗器とキャパシタはチップの温度
に強く依存しているからである。
願第ＥＰ−Ａ−０，２３２，０３８号に表された遅延回
路（上記の文献の図５を見よ）のようなＲＣ的な遅延回
路はチップの回路性能をそんなに良く追及しない。とい
うのは、使用された抵抗器とキャパシタはチップの温度
に強く依存しているからである。
【００２８】図４は図１に示されたような排他的ノアゲ
ート１５の一例の回路図を示している。ゲート１５は４
個のＰＭＯＳトランジスタＰ４１−Ｐ４４と、４個のＮ
ＭＯＳトランジスタＮ４１−Ｎ４４からなっている。ト
ランジスタＰ４２，Ｐ４１，Ｎ４２およびＮ４１は第１
電源端子ＶＤＤ と第２電源端子ＶＳＳ の間に直列に
それぞれ接続されている。またトランジスタＰ４４，Ｐ
４３，Ｎ４４およびＮ４３は第２電源ＶＤＤ と第１電
源ＶＳＳ の間に直列にそれぞれ接続されている。ＰＭ
ＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４２
の間の共通ノードはＰＭＯＳトランジスタＰ４３とＮＭ
ＯＳトランジスタＮ４４の間の共通ノードに接続され、
また出力信号Ｐを伝える出力ノードに接続されている。 トランジスタＰ４２とＮ４２は入力信号Ａを受信し、ト
ランジスタＰ４４とＮ４４のゲートは入力信号ＡＢを受
信し、トランジスタＰ４３とＮ４１のゲートは出力信号
ＡＢＤを受信し、かつトランジスタＰ４１とＮ４３のゲ
ートは出力信号ＡＤを受信する。
ート１５の一例の回路図を示している。ゲート１５は４
個のＰＭＯＳトランジスタＰ４１−Ｐ４４と、４個のＮ
ＭＯＳトランジスタＮ４１−Ｎ４４からなっている。ト
ランジスタＰ４２，Ｐ４１，Ｎ４２およびＮ４１は第１
電源端子ＶＤＤ と第２電源端子ＶＳＳ の間に直列に
それぞれ接続されている。またトランジスタＰ４４，Ｐ
４３，Ｎ４４およびＮ４３は第２電源ＶＤＤ と第１電
源ＶＳＳ の間に直列にそれぞれ接続されている。ＰＭ
ＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４２
の間の共通ノードはＰＭＯＳトランジスタＰ４３とＮＭ
ＯＳトランジスタＮ４４の間の共通ノードに接続され、
また出力信号Ｐを伝える出力ノードに接続されている。 トランジスタＰ４２とＮ４２は入力信号Ａを受信し、ト
ランジスタＰ４４とＮ４４のゲートは入力信号ＡＢを受
信し、トランジスタＰ４３とＮ４１のゲートは出力信号
ＡＢＤを受信し、かつトランジスタＰ４１とＮ４３のゲ
ートは出力信号ＡＤを受信する。
【００２９】図４の回路の動作は次のようになっている
。入力信号ＡとＡＢがそれぞれＬとＨであり、かつ出力
信号ＡＤとＡＢＤがそれぞれＬとＨである場合、（Ｔ２
＜ｔ＜Ｔ３ およびｔ＞Ｔ８ に対して図２に示され
ているように）トランジスタＰ４２とＰ４１は導通であ
り、かつトランジスタＰ４３、Ｎ４２およびＮ４３はブ
ロックする。その結果、出力信号ＰはＨである。
。入力信号ＡとＡＢがそれぞれＬとＨであり、かつ出力
信号ＡＤとＡＢＤがそれぞれＬとＨである場合、（Ｔ２
＜ｔ＜Ｔ３ およびｔ＞Ｔ８ に対して図２に示され
ているように）トランジスタＰ４２とＰ４１は導通であ
り、かつトランジスタＰ４３、Ｎ４２およびＮ４３はブ
ロックする。その結果、出力信号ＰはＨである。
【００３０】入力信号ＡとＡＢがそれぞれＬとＨであり
、かつ出力信号ＡＤとＡＢＤが双方ともＨである場合、
（Ｔ１ ＜ｔ＜Ｔ２ 、Ｔ５ ＜ｔ＜Ｔ６ およびＴ７
＜ｔ＜Ｔ８ に対して図面に示されているように）、
トランジスタＮ３２とＮ４４は導通し、かつトランジス
タＰ４３およびＰ４４と、Ｐ４１およびＮ４２はブロッ
クする。従って出力信号ＰはＬである。
、かつ出力信号ＡＤとＡＢＤが双方ともＨである場合、
（Ｔ１ ＜ｔ＜Ｔ２ 、Ｔ５ ＜ｔ＜Ｔ６ およびＴ７
＜ｔ＜Ｔ８ に対して図面に示されているように）、
トランジスタＮ３２とＮ４４は導通し、かつトランジス
タＰ４３およびＰ４４と、Ｐ４１およびＮ４２はブロッ
クする。従って出力信号ＰはＬである。
【００３１】入力信号ＡとＡＢがそれぞれＨとＬであり
、かつ出力信号ＡＤとＡＢＤがそれぞれＨとＬである場
合、（Ｔ４ ＜ｔ＜Ｔ５ およびｔ＜Ｔ１ に対して図
２に示されるように）、トランジスタＰ４３とＰ４４は
導通し、かつトランジスタＰ４２，Ｐ４１，Ｎ４１およ
びＮ４４はブロックする。従って出力信号ＰはＨである
。
、かつ出力信号ＡＤとＡＢＤがそれぞれＨとＬである場
合、（Ｔ４ ＜ｔ＜Ｔ５ およびｔ＜Ｔ１ に対して図
２に示されるように）、トランジスタＰ４３とＰ４４は
導通し、かつトランジスタＰ４２，Ｐ４１，Ｎ４１およ
びＮ４４はブロックする。従って出力信号ＰはＨである
。
【００３２】入力信号ＡとＡＢがそれぞれＨとＬであり
、かつ出力信号ＡＤとＡＢＤが双方ともＨである場合（
Ｔ３ ＜ｔ＜Ｔ４ およびＴ６ ＜ｔ＜Ｔ７ に対して
図２に示されているように）、トランジスタＮ４１とＮ
４２は導通し、かつトランジスタＰ４２，Ｐ４１，Ｐ４
３およびＮ４４はブロックする。従って出力信号ＰはＬ
である。
、かつ出力信号ＡＤとＡＢＤが双方ともＨである場合（
Ｔ３ ＜ｔ＜Ｔ４ およびＴ６ ＜ｔ＜Ｔ７ に対して
図２に示されているように）、トランジスタＮ４１とＮ
４２は導通し、かつトランジスタＰ４２，Ｐ４１，Ｐ４
３およびＮ４４はブロックする。従って出力信号ＰはＬ
である。
【００３３】上に示された実例において、入力信号Ａと
ＡＢは相補信号であると仮定され、すなわち、入力信号
ＡがＨであると入力信号ＡＢはＬであり、かつ入力信号
ＡがＬであると入力信号ＡＢはＨである。検出回路の正
規の動作の間、入力信号ＡとＡＢは全く相補信号であろ
う。
ＡＢは相補信号であると仮定され、すなわち、入力信号
ＡがＨであると入力信号ＡＢはＬであり、かつ入力信号
ＡがＬであると入力信号ＡＢはＨである。検出回路の正
規の動作の間、入力信号ＡとＡＢは全く相補信号であろ
う。
【００３４】しかし、欧州特許出願第ＥＰ−Ａ−０，３
５５，９１７号に記載されているように、入力信号Ａと
ＡＢはまた同じ論理値を有することができ、すなわち、
入力信号ＡとＡＢは双方ともＬであるか、あるいは双方
ともＨであることができる。入力信号ＡとＡＢが双方と
もＬである場合、この状態は集積回路が選択されない状
態に対応する。同じ論理値を有する入力信号ＡとＡＢは
、むしろチップ選択信号ＣＳによるよりも、別の回路を
選択しないかあるいは不能にするために使用される。
５５，９１７号に記載されているように、入力信号Ａと
ＡＢはまた同じ論理値を有することができ、すなわち、
入力信号ＡとＡＢは双方ともＬであるか、あるいは双方
ともＨであることができる。入力信号ＡとＡＢが双方と
もＬである場合、この状態は集積回路が選択されない状
態に対応する。同じ論理値を有する入力信号ＡとＡＢは
、むしろチップ選択信号ＣＳによるよりも、別の回路を
選択しないかあるいは不能にするために使用される。
【００３５】本発明によると、検出回路はまた入力信号
ＡとＡＢが同じ論理値を有する状態を検出する手段を具
えている。入力信号ＡとＡＢが例えば双方ともＨである
場合、これは集積回路が選択されてはならない状態に対
応する。検出回路は入力信号ＡとＡＢが双方ともＨであ
る状態を延長する限り出力信号ＰをＬに保つことにより
この状態に応答できる。他方、入力信号ＡとＡＢの１つ
あるいは双方がＬからＨに変化する場合に、期間Ｔのみ
でＬである出力信号Ｐを発生するように検出回路は設計
できる。
ＡとＡＢが同じ論理値を有する状態を検出する手段を具
えている。入力信号ＡとＡＢが例えば双方ともＨである
場合、これは集積回路が選択されてはならない状態に対
応する。検出回路は入力信号ＡとＡＢが双方ともＨであ
る状態を延長する限り出力信号ＰをＬに保つことにより
この状態に応答できる。他方、入力信号ＡとＡＢの１つ
あるいは双方がＬからＨに変化する場合に、期間Ｔのみ
でＬである出力信号Ｐを発生するように検出回路は設計
できる。
【００３６】図５は図１に示されたような排他的ノアゲ
ート１５の別の一例の回路図を示している。入力信号Ａ
とＡＢの双方がＨである場合、出力信号Ｐは期間Ｔのみ
でＬであるように発生される。ゲート１５は６個のＰＭ
ＯＳトランジスタＰ５１−Ｐ５６と、４個のＮＭＯＳト
ランジスタＮ５１−Ｎ５４からなっている。ゲート１５
は図４に示されたゲートの主要部分に対応しているが、
ただし図５のゲートが２個の追加のＰＭＯＳトランジス
タＰ５５とＰ５６を具えることは別であり、それらのト
ランジスタはそれぞれトランジスタＰ５４とＰ５２に並
列に接続され、トランジスタＰ５５とＰ５６のゲートは
出力信号ＡＤとＡＢＤをそれぞれ受信している。
ート１５の別の一例の回路図を示している。入力信号Ａ
とＡＢの双方がＨである場合、出力信号Ｐは期間Ｔのみ
でＬであるように発生される。ゲート１５は６個のＰＭ
ＯＳトランジスタＰ５１−Ｐ５６と、４個のＮＭＯＳト
ランジスタＮ５１−Ｎ５４からなっている。ゲート１５
は図４に示されたゲートの主要部分に対応しているが、
ただし図５のゲートが２個の追加のＰＭＯＳトランジス
タＰ５５とＰ５６を具えることは別であり、それらのト
ランジスタはそれぞれトランジスタＰ５４とＰ５２に並
列に接続され、トランジスタＰ５５とＰ５６のゲートは
出力信号ＡＤとＡＢＤをそれぞれ受信している。
【００３７】図５の回路の動作は次のようになっている
。ゲートの動作は図４のゲートの動作に類似しているが
、ただし入力信号ＡとＡＢがＨになった場合に時間Ｔの
後で出力信号ＰがＨになることは別である。入力信号Ａ
とＡＢがＨになると、出力信号ＡＢＤとＡＤはＨになろ
う。その結果、トランジスタＮ５１−Ｎ５４は導通し、
かつ出力信号ＰはＬとなろう。時間遅延Ｔの後で、出力
信号ＡＢＤとＡＤはＬになろう。次にトランジスタＰ５
１，Ｐ５３，Ｐ５５およびＰ５６は導通し、その結果、
出力信号ＰはＨになろう。
。ゲートの動作は図４のゲートの動作に類似しているが
、ただし入力信号ＡとＡＢがＨになった場合に時間Ｔの
後で出力信号ＰがＨになることは別である。入力信号Ａ
とＡＢがＨになると、出力信号ＡＢＤとＡＤはＨになろ
う。その結果、トランジスタＮ５１−Ｎ５４は導通し、
かつ出力信号ＰはＬとなろう。時間遅延Ｔの後で、出力
信号ＡＢＤとＡＤはＬになろう。次にトランジスタＰ５
１，Ｐ５３，Ｐ５５およびＰ５６は導通し、その結果、
出力信号ＰはＨになろう。
【００３８】図６は図１に示されたような排他的ノアゲ
ート１５のなお別の一例の回路図を示している。入力信
号ＡとＡＢが双方ともＨである場合、出力信号Ｐは入力
信号ＡとＡＢがＨである限りＬに留まるよう発生される
。 ゲート１５は４個のＰＭＯＳトランジスタＰ６１−Ｐ６
４と、６個のＮＭＯＳトランジスタＮ６１−Ｎ６６から
なっている。ゲート１５は図４に示されたようなゲート
の主要部分に対応しているが、ただし図６のゲートが２
個の追加のＮＭＯＳトランジスタＮ６５とＮ６６を具え
、それらはトランジスタＮ６３とＮ６１と並列にそれぞ
れ接続され、トランジスタＮ６５とＮ６６のゲートは信
号ＡとＡＢをそれぞれ受信する。
ート１５のなお別の一例の回路図を示している。入力信
号ＡとＡＢが双方ともＨである場合、出力信号Ｐは入力
信号ＡとＡＢがＨである限りＬに留まるよう発生される
。 ゲート１５は４個のＰＭＯＳトランジスタＰ６１−Ｐ６
４と、６個のＮＭＯＳトランジスタＮ６１−Ｎ６６から
なっている。ゲート１５は図４に示されたようなゲート
の主要部分に対応しているが、ただし図６のゲートが２
個の追加のＮＭＯＳトランジスタＮ６５とＮ６６を具え
、それらはトランジスタＮ６３とＮ６１と並列にそれぞ
れ接続され、トランジスタＮ６５とＮ６６のゲートは信
号ＡとＡＢをそれぞれ受信する。
【００３９】図６の回路の動作は次のようになっている
。ゲートの動作は図４のゲートの動作に類似しているが
、ただし入力信号ＡとＡＢがＨになった場合に出力信号
ＰがＬに留まることは別である。入力信号ＡとＡＢがＨ
に留まる限りトランジスタＮ６２，Ｎ６４，Ｎ６５およ
びＮ６６が導通するから、出力信号ＰはＬに留まるであ
ろう。
。ゲートの動作は図４のゲートの動作に類似しているが
、ただし入力信号ＡとＡＢがＨになった場合に出力信号
ＰがＬに留まることは別である。入力信号ＡとＡＢがＨ
に留まる限りトランジスタＮ６２，Ｎ６４，Ｎ６５およ
びＮ６６が導通するから、出力信号ＰはＬに留まるであ
ろう。
【００４０】上に表された実例において、入力信号Ａと
ＡＢが双方ともＨである場合に出力信号Ｐは時間遅延Ｔ
の後で再びＨとなる（図５）か、あるいはＬに留まる（
図６）。双方の入力信号ＡとＡＢがＬである状態がテス
トされる同様な回路図が作れることは当業者にとって明
らかであろう。従って、これらの種類の実施例が本発明
の範囲内にあることは明白であろう。
ＡＢが双方ともＨである場合に出力信号Ｐは時間遅延Ｔ
の後で再びＨとなる（図５）か、あるいはＬに留まる（
図６）。双方の入力信号ＡとＡＢがＬである状態がテス
トされる同様な回路図が作れることは当業者にとって明
らかであろう。従って、これらの種類の実施例が本発明
の範囲内にあることは明白であろう。
【図１】図１は本発明による検出回路を示している。
【図２】図２は図１に示された回路の波形図を示してい
る。
る。
【図３】図３は図１に示されたような遅延回路１０と１
１の一例の回路図を示している。
１の一例の回路図を示している。
【図４】図４は図１に示されたような排他的ノアゲート
１５の一例の回路図を示している。
１５の一例の回路図を示している。
【図５】図５は図１に示されたような排他的ノアゲート
１５の別の例の回路図を示している。
１５の別の例の回路図を示している。
【図６】図６は図１に示されたような排他的ノアゲート
１５の別の例の回路図を示している。
１５の別の例の回路図を示している。
１０ 遅延回路
１１ 遅延回路
１５ 排他的ノアゲート
３０ 遅延ブロック
３１Ａ ナンドゲート
３１Ｂ ナンドゲート
３１Ｃ ナンドゲート
３２Ａ インバータ
３２Ｂ インバータ
３２Ｃ インバータ
３３ インバータ
Claims (7)
- 【請求項１】 第１および第２入力端子それぞれで第
１および／または第２ディジタル入力信号の変化を検出
する検出回路を含む半導体集積回路であって、該検出回
路は上記の変化に応じて所定の期間を有する出力パルス
信号を伝え、かつ該検出回路が、上記の第１入力信号を
受信する入力端子と、第１出力信号を伝える出力端子と
を有する第１のリセット可能な遅延回路、上記の第２入
力信号を受信する入力端子と、第２出力信号を伝える出
力端子とを有する第２のリセット可能な遅延回路、上記
の出力パルス信号を上記の出力端子に伝える入力端子と
出力端子とを有するゲート回路、を具える半導体集積回
路において、上記の第１および第２入力端子と、第１お
よび第２遅延回路の上記の出力端子が上記のゲート回路
の各入力端子に直接接続されていること、を特徴とする
半導体集積回路。 - 【請求項２】 第１および／または第２遅延回路が少
なくとも１つのインバータと１つのナンドゲートを具え
ることを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 上記のゲート回路が排他的オアゲート
であることを特徴とする請求項１に記載の半導体集積回
路。 - 【請求項４】 上記のゲート回路が排他的ノアゲート
であることを特徴とする請求項１に記載の半導体集積回
路。 - 【請求項５】 上記の排他的ノアゲートが４個のＰＭ
ＯＳトランジスタと４個のＮＭＯＳトランジスタを具え
、ゲートの出力が直列接続の第１および第２ＰＭＯＳト
ランジスタを介して第１電源に接続され、ゲートの出力
が直列接続の第３および第４ＰＭＯＳトランジスタを介
して第１電源に接続され、ゲートの出力が直列接続の第
１および第２ＮＭＯＳトランジスタを介して第２電源に
接続され、かつゲートの出力が直列接続の第３および第
４ＮＭＯＳトランジスタを介して第２電源に接続され、
第１および第３ＰＭＯＳトランジスタのゲートが第２お
よび第１出力信号をそれぞれ受信し、第２および第４Ｐ
ＭＯＳトランジスタのゲートが第１および第２入力信号
をそれぞれ受信し、第１および第３ＮＭＯＳトランジス
タのゲートが第１および第２出力信号をそれぞれ受信し
、かつ第２および第４ＮＭＯＳトランジスタのゲートが
第１および第２入力信号をそれぞれ受信すること、を特
徴とする請求項４に記載の半導体集積回路。 - 【請求項６】 上記の排他的ノアゲートが、第２およ
び第４ＰＭＯＳトランジスタに並列に接続されている追
加の第５および第６ＰＭＯＳトランジスタをそれぞれ具
え、第５および第６ＰＭＯＳトランジスタのゲートが第
１および第２出力信号をそれぞれ受信することを特徴と
する請求項５に記載の半導体集積回路。 - 【請求項７】 上記の排他的ノアゲートが、第１およ
び第３ＮＭＯＳトランジスタに並列に接続されている追
加の第５および第６ＮＭＯＳトランジスタを具え、第５
および第６ＮＭＯＳトランジスタのゲートが第２および
第１入力信号をそれぞれ受信することを特徴とする請求
項５に記載の半導体集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90201733A EP0463243B1 (en) | 1990-06-29 | 1990-06-29 | Semiconductor integrated circuit including a detection circuit |
| NL90201733.4 | 1990-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04243090A true JPH04243090A (ja) | 1992-08-31 |
| JP3248926B2 JP3248926B2 (ja) | 2002-01-21 |
Family
ID=8205047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18060091A Expired - Fee Related JP3248926B2 (ja) | 1990-06-29 | 1991-06-26 | 検出回路を含む半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5198709A (ja) |
| EP (1) | EP0463243B1 (ja) |
| JP (1) | JP3248926B2 (ja) |
| KR (1) | KR100215341B1 (ja) |
| DE (1) | DE69030575T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940003408B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 어드레스 천이 검출회로(atd)를 내장한 반도체 메모리 장치 |
| DE4139117C1 (ja) * | 1991-11-28 | 1993-06-09 | Texas Instruments Deutschland Gmbh, 8050 Freising, De | |
| US5327394A (en) * | 1992-02-04 | 1994-07-05 | Micron Technology, Inc. | Timing and control circuit for a static RAM responsive to an address transition pulse |
| US5359232A (en) * | 1992-05-08 | 1994-10-25 | Cyrix Corporation | Clock multiplication circuit and method |
| US5336938A (en) * | 1992-06-25 | 1994-08-09 | Cypress Semiconductor Corporation | Apparatus for generating an asynchronous status flag with defined minimum pulse |
| US5568073A (en) * | 1993-12-22 | 1996-10-22 | Sgs-Thomson Microelectronics, Inc. | Data comparing sense amplifier |
| US5532622A (en) * | 1995-04-24 | 1996-07-02 | International Business Machines Corporation | Multi-input transition detector with a single delay |
| JPH0991997A (ja) * | 1995-09-28 | 1997-04-04 | Mitsubishi Electric Corp | メモリテスト回路 |
| US5606269A (en) * | 1995-10-26 | 1997-02-25 | International Business Machines Corporation | Non-delay based address transition detector (ATD) |
| JP3109986B2 (ja) * | 1996-03-22 | 2000-11-20 | シャープ株式会社 | 信号遷移検出回路 |
| KR100411770B1 (ko) * | 2001-06-15 | 2003-12-24 | 주식회사 코오롱 | 염색견뢰도가 우수한 해도형 복합섬유 |
| US7268589B2 (en) * | 2005-12-16 | 2007-09-11 | Actel Corporation | Address transition detector for fast flash memory device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3252011A (en) * | 1964-03-16 | 1966-05-17 | Rca Corp | Logic circuit employing transistor means whereby steady state power dissipation is minimized |
| US3521172A (en) * | 1965-11-26 | 1970-07-21 | Martin Marietta Corp | Binary phase comparator |
| US3479603A (en) * | 1966-07-28 | 1969-11-18 | Bell Telephone Labor Inc | A plurality of sources connected in parallel to produce a timing pulse output while any source is operative |
| GB1503949A (en) * | 1974-05-24 | 1978-03-15 | Messerschmitt Boelkow Blohm | Word commencement detector for a data transmission system |
| US4006365A (en) * | 1975-11-26 | 1977-02-01 | International Business Machines Corporation | Exclusive or integrated logic circuits using complementary MOSFET technology |
| US3993957A (en) * | 1976-03-08 | 1976-11-23 | International Business Machines Corporation | Clock converter circuit |
| US4039858A (en) * | 1976-04-05 | 1977-08-02 | Rca Corporation | Transition detector |
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| EP0325670B1 (en) * | 1988-01-28 | 1990-09-26 | Hewlett-Packard GmbH | Binary signal state change detector circuit |
| KR0150632B1 (ko) * | 1988-09-16 | 1998-12-01 | 엔. 라이스 머래트 | 글리치 억제 회로 |
-
1990
- 1990-06-29 DE DE69030575T patent/DE69030575T2/de not_active Expired - Fee Related
- 1990-06-29 EP EP90201733A patent/EP0463243B1/en not_active Expired - Lifetime
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1991
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