JPH04245643A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04245643A JPH04245643A JP2926491A JP2926491A JPH04245643A JP H04245643 A JPH04245643 A JP H04245643A JP 2926491 A JP2926491 A JP 2926491A JP 2926491 A JP2926491 A JP 2926491A JP H04245643 A JPH04245643 A JP H04245643A
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- Japan
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- drain regions
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- polysilicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にＭＯＳ形半導体装置においてチャネル領域での電界
の集中を緩和するためにドレインの不純物濃度を低くし
たＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造を有する半導体装置の製造方法に関するものであ
る。
特にＭＯＳ形半導体装置においてチャネル領域での電界
の集中を緩和するためにドレインの不純物濃度を低くし
たＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造を有する半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】上述したＬＤＤ構造を有するＭＯＳ形半
導体装置を製造する従来の一般的な方法では、ゲート電
極の側面に酸化シリコンのサイドウォールを形成するも
のである。すなわち、シリコン基板の表面にポリシリコ
ンより成るゲート電極を選択的に形成し、このゲート電
極をマスクとして不純物を１０１３〜１０１４程度のド
ーズレートでイオン注入して不純物濃度の低いソースお
よびドレイン領域を比較的浅く形成する。次に、全面に
ＣＶＤ法によって酸化シリコン膜を形成した後、ドライ
エッチングを施してゲート電極側面にサイドウォールを
残してその他の酸化シリコン膜を除去する。次に、この
ようにサイドウォールを有するゲート電極をマスクとし
て不純物を１０１５程度のドーズレートでイオン注入し
て不純物濃度の高いソースおよびドレイン領域を、前記
の不純物濃度の低いソースおよびドレイン領域と連続し
、しかも深く形成している。
導体装置を製造する従来の一般的な方法では、ゲート電
極の側面に酸化シリコンのサイドウォールを形成するも
のである。すなわち、シリコン基板の表面にポリシリコ
ンより成るゲート電極を選択的に形成し、このゲート電
極をマスクとして不純物を１０１３〜１０１４程度のド
ーズレートでイオン注入して不純物濃度の低いソースお
よびドレイン領域を比較的浅く形成する。次に、全面に
ＣＶＤ法によって酸化シリコン膜を形成した後、ドライ
エッチングを施してゲート電極側面にサイドウォールを
残してその他の酸化シリコン膜を除去する。次に、この
ようにサイドウォールを有するゲート電極をマスクとし
て不純物を１０１５程度のドーズレートでイオン注入し
て不純物濃度の高いソースおよびドレイン領域を、前記
の不純物濃度の低いソースおよびドレイン領域と連続し
、しかも深く形成している。
【０００３】このような方法では、ゲート電極の側面に
酸化シリコンのサイドウォールを形成するに当たって、
酸化シリコン膜をドライエッチングしているが、サイド
ウォールの膜厚やドライエッチングの均一性にばらつき
があると、最終的に形成されるサイドウォールの膜厚や
形状がばらつき、その結果として低不純物濃度のソース
およびドレイン領域の寸法がばらつき、安定した素子特
性が得られない欠点がある。また、ドライエッチングを
行う際にシリコン基板の表面がプラズマによってダメー
ジを受け、その結果として素子特性が劣化する欠点もあ
る。
酸化シリコンのサイドウォールを形成するに当たって、
酸化シリコン膜をドライエッチングしているが、サイド
ウォールの膜厚やドライエッチングの均一性にばらつき
があると、最終的に形成されるサイドウォールの膜厚や
形状がばらつき、その結果として低不純物濃度のソース
およびドレイン領域の寸法がばらつき、安定した素子特
性が得られない欠点がある。また、ドライエッチングを
行う際にシリコン基板の表面がプラズマによってダメー
ジを受け、その結果として素子特性が劣化する欠点もあ
る。
【０００４】上述した欠点を解消するようにした半導体
装置の製造方法が、特開昭６３─２１３９６３号公報に
記載されている。この方法では、減圧ＣＶＤ法によって
ゲート電極の側面にタングステンのサイドウォールを形
成するようにしたものである。このような方法によれば
、上述した酸化シリコン膜を全面に形成した後ドライエ
ッチングを施してサイドウォールを形成する場合のよう
に、酸化シリコン膜の膜厚およびエッチングレートに対
して非常に良好な均一性が要求される全面ドライエッチ
ングを行う必要がないためサイドウォールの膜厚および
形状を正確に再現性良く形成することができ、したがっ
て安定した素子特性が得られるという利点がある。また
、シリコン基板の表面をプラズマに曝す必要もなくなる
ので素子特性が劣化する欠点も除去することができる。 しかしながら、この従来の製造方法は以下に述べるよう
に新たな欠点を有するものである。
装置の製造方法が、特開昭６３─２１３９６３号公報に
記載されている。この方法では、減圧ＣＶＤ法によって
ゲート電極の側面にタングステンのサイドウォールを形
成するようにしたものである。このような方法によれば
、上述した酸化シリコン膜を全面に形成した後ドライエ
ッチングを施してサイドウォールを形成する場合のよう
に、酸化シリコン膜の膜厚およびエッチングレートに対
して非常に良好な均一性が要求される全面ドライエッチ
ングを行う必要がないためサイドウォールの膜厚および
形状を正確に再現性良く形成することができ、したがっ
て安定した素子特性が得られるという利点がある。また
、シリコン基板の表面をプラズマに曝す必要もなくなる
ので素子特性が劣化する欠点も除去することができる。 しかしながら、この従来の製造方法は以下に述べるよう
に新たな欠点を有するものである。
【０００５】
【発明が解決しようとする課題】上述した特開昭６３─
２１３９６３号公報に記載された方法では、タングステ
ンの選択ＣＶＤ法によってゲート電極の側面にのみサイ
ドウォールを形成しているが、次のような欠点を有する
ことが確認された。タングステンは酸化され易く、酸化
されると剥がれ易くなるので、タングステンのサイドウ
ォールを形成した後の酸化工程が難しくなる欠点がある
。タングステンは光学的反射率が大きいため、ホトリソ
グラフ工程において寸法の誤差が大きくなる欠点がある
。特にタングステン膜をゲート電極の表面にも形成する
場合には、タングステン膜上とシリコン基板上とでコン
タクト孔の径が異なることになる。このような不具合を
避けるためには、タングステン膜を形成する前にゲート
電極の表面にのみタングステンの成長を阻止するための
酸化膜を選択的に形成しておく必要があり、それだけ工
程が増えることになる。ソースおよびドレイン領域を形
成するためのイオン注入時にタングステンがシリコン基
板にノックオンで打ち込まれ、素子特性が影響を受ける
欠点がある。
２１３９６３号公報に記載された方法では、タングステ
ンの選択ＣＶＤ法によってゲート電極の側面にのみサイ
ドウォールを形成しているが、次のような欠点を有する
ことが確認された。タングステンは酸化され易く、酸化
されると剥がれ易くなるので、タングステンのサイドウ
ォールを形成した後の酸化工程が難しくなる欠点がある
。タングステンは光学的反射率が大きいため、ホトリソ
グラフ工程において寸法の誤差が大きくなる欠点がある
。特にタングステン膜をゲート電極の表面にも形成する
場合には、タングステン膜上とシリコン基板上とでコン
タクト孔の径が異なることになる。このような不具合を
避けるためには、タングステン膜を形成する前にゲート
電極の表面にのみタングステンの成長を阻止するための
酸化膜を選択的に形成しておく必要があり、それだけ工
程が増えることになる。ソースおよびドレイン領域を形
成するためのイオン注入時にタングステンがシリコン基
板にノックオンで打ち込まれ、素子特性が影響を受ける
欠点がある。
【０００６】本発明の目的は、上述した特開昭６３─２
１３９６３号公報に記載されている従来の製造方法の利
点はそのまま維持し、その欠点を解消することができる
ようなＬＤＤ構造を有するＭＯＳ形半導体装置の製造方
法を提供しようとするものである。
１３９６３号公報に記載されている従来の製造方法の利
点はそのまま維持し、その欠点を解消することができる
ようなＬＤＤ構造を有するＭＯＳ形半導体装置の製造方
法を提供しようとするものである。
【０００７】
【課題を解決するための手段】本発明によるＬＤＤ構造
を有するＭＯＳ形半導体装置の製造方法は、半導体基体
上にゲート絶縁膜を介してゲート電極を選択的に形成し
た後、このゲート電極をマスクとしてイオン注入を行っ
て不純物濃度の低いソースおよびドレイン領域を形成し
、その後ゲート電極の少なくとも側面に選択ＣＶＤ法に
よってポリシリコンのサイドウォールを形成した後、ゲ
ート電極およびサイドウォールをマスクとしてイオン注
入を行って不純物濃度の高いソースおよびドレイン領域
を前記不純物濃度の低いソースおよびドレイン領域と連
続するように形成することを特徴とするものである。
を有するＭＯＳ形半導体装置の製造方法は、半導体基体
上にゲート絶縁膜を介してゲート電極を選択的に形成し
た後、このゲート電極をマスクとしてイオン注入を行っ
て不純物濃度の低いソースおよびドレイン領域を形成し
、その後ゲート電極の少なくとも側面に選択ＣＶＤ法に
よってポリシリコンのサイドウォールを形成した後、ゲ
ート電極およびサイドウォールをマスクとしてイオン注
入を行って不純物濃度の高いソースおよびドレイン領域
を前記不純物濃度の低いソースおよびドレイン領域と連
続するように形成することを特徴とするものである。
【０００８】
【作用】このような本発明の製造方法によれば、ゲート
電極の側面にポリシリコンの選択ＣＶＤ法によってサイ
ドウォールを形成するものであるが、このポリシリコン
は酸化されて剥がれるようなことはないとともにイオン
注入の際にノックオンでシリコン基体に打ち込まれても
何ら問題はない。さらに、ポリシリコンの反射率は大き
くないためホトリソグラフ工程において寸法の狂いが生
ずるようなこともなくなる。したがって素子特性が良好
な半導体装置を再現性良く製造することができる。
電極の側面にポリシリコンの選択ＣＶＤ法によってサイ
ドウォールを形成するものであるが、このポリシリコン
は酸化されて剥がれるようなことはないとともにイオン
注入の際にノックオンでシリコン基体に打ち込まれても
何ら問題はない。さらに、ポリシリコンの反射率は大き
くないためホトリソグラフ工程において寸法の狂いが生
ずるようなこともなくなる。したがって素子特性が良好
な半導体装置を再現性良く製造することができる。
【０００９】
【実施例】図１〜図４は本発明による半導体装置の製造
方法の一実施例で、順次の製造工程における半導体装置
の構成を示す線図的断面図である。Ｐ型のシリコン基板
１の表面にゲート絶縁膜２および素子分離領域３を介し
てゲート電極を構成するポリシリコン膜４を通常の方法
で堆積形成した後、このポリシリコン膜の上にホトレジ
ストパターン５を選択的に形成した状態を図１に示す。
方法の一実施例で、順次の製造工程における半導体装置
の構成を示す線図的断面図である。Ｐ型のシリコン基板
１の表面にゲート絶縁膜２および素子分離領域３を介し
てゲート電極を構成するポリシリコン膜４を通常の方法
で堆積形成した後、このポリシリコン膜の上にホトレジ
ストパターン５を選択的に形成した状態を図１に示す。
【００１０】次に、ホトレジストパターン５をマスクと
して選択的エッチングを行って、ポリシリコン膜４を除
去して図２に示すようにゲート電極６を形成する。続い
て、このゲート電極６および素子分離領域３をマスクと
してＮ型不純物を、例えば１０１３〜１０１４程度のド
ーズ量でイオン注入して不純物濃度の低いソースおよび
ドレイン領域７および８を形成する。これらのソースお
よびドレイン領域７および８の深さは、例えば１００〜
数百オングストロームとすることができる。
して選択的エッチングを行って、ポリシリコン膜４を除
去して図２に示すようにゲート電極６を形成する。続い
て、このゲート電極６および素子分離領域３をマスクと
してＮ型不純物を、例えば１０１３〜１０１４程度のド
ーズ量でイオン注入して不純物濃度の低いソースおよび
ドレイン領域７および８を形成する。これらのソースお
よびドレイン領域７および８の深さは、例えば１００〜
数百オングストロームとすることができる。
【００１１】次に、選択ＣＶＤ法によって、図３に示す
ようにゲート電極６の側面に、厚さ２０００〜３０００
オングストロームのポリシリコンより成るサイドウォー
ル９を構成する。本例においては選択ＣＶＤを行うとき
にゲート電極６の上面が露出しているので、この上にも
ポリシリコン膜が形成されるが、このポリシリコン膜は
サイドウォールとしては作用しないので、選択ＣＶＤを
行う前にゲート電極上面に例えば酸化シリコン膜を被着
しておいて、ゲート電極の上面にポリシリコン膜が堆積
されないようにすることもできる。
ようにゲート電極６の側面に、厚さ２０００〜３０００
オングストロームのポリシリコンより成るサイドウォー
ル９を構成する。本例においては選択ＣＶＤを行うとき
にゲート電極６の上面が露出しているので、この上にも
ポリシリコン膜が形成されるが、このポリシリコン膜は
サイドウォールとしては作用しないので、選択ＣＶＤを
行う前にゲート電極上面に例えば酸化シリコン膜を被着
しておいて、ゲート電極の上面にポリシリコン膜が堆積
されないようにすることもできる。
【００１２】上述したようにしてゲート電極６の側面に
形成したサイドウォール９をマスクとしてＮ型不純物を
、例えば１０１５程度のドーズ量でイオン注入して不純
物濃度の高いソースおよびドレイン領域１０および１１
を、上述したソースおよびドレイン領域７および８とそ
れぞれ連続するように形成するとともにこれらのソース
およびドレイン領域１０および１１の深さは１０００オ
ングストロームと深く形成してＬＤＤ構造を構成する。 最後に、図４に示すように全体の上に層間絶縁膜１
２を通常の方法で堆積形成する。
形成したサイドウォール９をマスクとしてＮ型不純物を
、例えば１０１５程度のドーズ量でイオン注入して不純
物濃度の高いソースおよびドレイン領域１０および１１
を、上述したソースおよびドレイン領域７および８とそ
れぞれ連続するように形成するとともにこれらのソース
およびドレイン領域１０および１１の深さは１０００オ
ングストロームと深く形成してＬＤＤ構造を構成する。 最後に、図４に示すように全体の上に層間絶縁膜１
２を通常の方法で堆積形成する。
【００１３】本発明は上述した実施例に限定されるもの
ではなく、幾多の変形が可能である。例えば、上述した
実施例においてはゲート電極をポリシリコンを以て構成
したが、他の導電性材料を以て形成することもできる。 さらにイオンのドーズ量や注入の深さも上述した実施例
で述べた数値に限られるものではなく、所望の素子特性
に応じて任意に選定することができる。
ではなく、幾多の変形が可能である。例えば、上述した
実施例においてはゲート電極をポリシリコンを以て構成
したが、他の導電性材料を以て形成することもできる。 さらにイオンのドーズ量や注入の深さも上述した実施例
で述べた数値に限られるものではなく、所望の素子特性
に応じて任意に選定することができる。
【００１４】
【発明の効果】上述したように本発明の製造方法によれ
ば、ゲート電極の側面にポリシリコンより成るサイドウ
ォールを形成するが、このポリシリコンは酸化されて剥
がれるようなことがないため後の酸化工程を容易に行う
ことができる。また、ポリシリコンの光学的反射率はタ
ングステンに比べて低いためホトリソグラフ工程におい
て寸法が狂うことはなく、正確に規定した寸法の素子を
形成することができる。したがって、上述した実施例の
ようにポリシリコン膜をゲート電極表面に形成した場合
にも、ポリシリコン膜上に形成されるコンタクトホール
とシリコン基板上に形成されるコンタクトホールの径が
異なるようなことはなくなる。さらに、ソースおよびド
レイン領域を形成するためのイオン注入を行う際にポリ
シリコンがシリコン基板内にノックオンで打ち込まれて
も素子特性に影響を及ぼすことがない。しかもサイドウ
ォールを酸化シリコンで形成する従来の方法と比較した
場合、本発明によればプラズマによるドライエッチング
を施す必要がないのでサイドウォールの厚さや形状のば
らつきは少ないとともにシリコン基板がプラズマによっ
てダメージを受けることもないので素子特性を向上する
ことができるとともに歩留りを改善することができる。
ば、ゲート電極の側面にポリシリコンより成るサイドウ
ォールを形成するが、このポリシリコンは酸化されて剥
がれるようなことがないため後の酸化工程を容易に行う
ことができる。また、ポリシリコンの光学的反射率はタ
ングステンに比べて低いためホトリソグラフ工程におい
て寸法が狂うことはなく、正確に規定した寸法の素子を
形成することができる。したがって、上述した実施例の
ようにポリシリコン膜をゲート電極表面に形成した場合
にも、ポリシリコン膜上に形成されるコンタクトホール
とシリコン基板上に形成されるコンタクトホールの径が
異なるようなことはなくなる。さらに、ソースおよびド
レイン領域を形成するためのイオン注入を行う際にポリ
シリコンがシリコン基板内にノックオンで打ち込まれて
も素子特性に影響を及ぼすことがない。しかもサイドウ
ォールを酸化シリコンで形成する従来の方法と比較した
場合、本発明によればプラズマによるドライエッチング
を施す必要がないのでサイドウォールの厚さや形状のば
らつきは少ないとともにシリコン基板がプラズマによっ
てダメージを受けることもないので素子特性を向上する
ことができるとともに歩留りを改善することができる。
【図１】本発明による半導体装置の製造方法の一実施例
において、ゲート電極を構成するポリシリコン膜の上に
レジスト膜を形成した状態を示す断面図である。
において、ゲート電極を構成するポリシリコン膜の上に
レジスト膜を形成した状態を示す断面図である。
【図２】ゲート電極をマスクとして低不純物濃度のソー
スおよびドレイン領域を形成した状態を示す断面図であ
る。
スおよびドレイン領域を形成した状態を示す断面図であ
る。
【図３】ゲート電極の側面にポリシリコンのサイドウォ
ールを形成して高濃度のソースおよびドレイン領域を形
成した状態を示す断面図である。
ールを形成して高濃度のソースおよびドレイン領域を形
成した状態を示す断面図である。
【図４】層間絶縁膜を形成した状態を示す断面図である
。
。
１ シリコン基板
２ ゲート絶縁膜
３ 素子分離領域
４ ポリシリコン膜
５ レジスト膜
６ ゲート電極
７ 低不純物濃度ソース領域
８ 低不純物濃度ドレイン領域
９ ポリシリコンより成るサイドウォール１０ 高
不純物濃度ソース領域 １１ 高不純物濃度ドレイン領域 １２ 層間絶縁膜
不純物濃度ソース領域 １１ 高不純物濃度ドレイン領域 １２ 層間絶縁膜
Claims (1)
- 【請求項１】 ＬＤＤ構造を有するＭＯＳ形半導体装
置を製造するに当たり、半導体基体上にゲート絶縁膜を
介してゲート電極を選択的に形成した後、このゲート電
極をマスクとしてイオン注入を行って不純物濃度の低い
ソースおよびドレイン領域を形成し、その後ゲート電極
の少なくとも側面に選択ＣＶＤ法によってポリシリコン
のサイドウォールを形成した後、ゲート電極およびサイ
ドウォールをマスクとしてイオン注入を行って不純物濃
度の高いソースおよびドレイン領域を前記不純物濃度の
低いソースおよびドレイン領域と連続するように形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2926491A JPH04245643A (ja) | 1991-01-31 | 1991-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2926491A JPH04245643A (ja) | 1991-01-31 | 1991-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245643A true JPH04245643A (ja) | 1992-09-02 |
Family
ID=12271423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2926491A Pending JPH04245643A (ja) | 1991-01-31 | 1991-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110195555A1 (en) * | 2010-02-09 | 2011-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Techniques for FinFET Doping |
-
1991
- 1991-01-31 JP JP2926491A patent/JPH04245643A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110195555A1 (en) * | 2010-02-09 | 2011-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Techniques for FinFET Doping |
| US8703593B2 (en) | 2010-02-09 | 2014-04-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Techniques for FinFET doping |
| US8785286B2 (en) * | 2010-02-09 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Techniques for FinFET doping |
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