JPH04245877A - 音声信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＵＳＥ音声デコーダ等
に用いられる音声信号処理回路に関する。

【０００２】

【従来の技術】ＮＨＫによって提案されたＭＵＳＥ方式
の高品位テレビジョン信号（以下ＭＵＳＥ信号という）
では、音声信号がＤＰＣＭの形で映像信号垂直ブランキ
ング期間内に多重されている。

【０００３】この方式においては現行の衛星放送と同様
にＡ、Ｂ２つのモードがあり、チャンネル数、サンプリ
ング周波数は、Ａモードが４チャンネル、３２ＫＨｚ、
Ｂモードが２チャンネル、４８ＫＨｚである。

【０００４】このようなＭＵＳＥ音声信号をデコードす
るＭＵＳＥ音声デコーダは例えば特開平２−１１０７６
に記載されている。

【０００５】第４図に従来のＭＵＳＥ音声デコーダのブ
ロック図を示す。１６．２ＭＨｚレートのＭＵＳＥ映像
信号の垂直ブランキング期間内に多重された３値形式の
ＤＰＣＭ音声信号は入力端子１より入力され、レベル変
換回路２でレベル変換された後、周波数変換回路３で１
６．２ＭＨｚから１２．１５ＭＨｚへのサンプルレート
の変換が行われた後、３値／２値変換回路４で２値信号
に変換される。この２値のＤＰＣＭ信号は時間伸長回路
５で１．３５Ｍｂ／ｓｅｃのベースバンド信号に変換さ
れ、フレーム間デインタリーブ回路６で正規のフレーム
順序に戻されてビットデインタリーブ回路７に供給され
る。このビットデインタリーブ回路７は前記フレーム間
デインターリーブされたＤＰＣＭ信号に対してビットデ
インタリーブを行って各１フレームの行方向（サンプル
ワード方向）に整列した信号に戻した後、誤り訂正回路
８へ供給する。この誤り訂正回路８は入力されたＤＰＣ
Ｍ信号に対してＢＣＨ符号に基づく誤り訂正を行う。

【０００６】この段階まではＡ、Ｂモードとも全く同様
の処理で行われる。即ち、ワードデインターリーブ回路
９以前の音声信号はシリアルの１３５０ビット（１フレ
ーム）を単位として１３５０ＫＨｚレートで処理される
。

【０００７】そして、以降の処理はＡ、Ｂモードではサ
ンプリングレート、チャンネル数の違いから異なった処
理となるが、以下では、Ａモード時の処理について説明
する。ワードデインターリーブ回路９は１フレーム分の
メモリ２個、書き込みアドレス発生部及び読み出しアド
レス発生部を備え、一方のメモリは、音声信号の１フレ
ーム期間、第５図に示すように音声データ（斜線部分以
外）を１サンプル、８ビット単位で行方向に書き込みむ
（［ｄ１］１、［ｄ１７］１、［ｄ１］２、［ｄ　１７
］２、［ｄ１］３、［ｄ１７］３、［ｄ１］４、［ｄ１
７］４、［ｄ２］１、［ｄ１８］１・・・）。　そして
、次の１フレーム期間に列方向でチャンネル交互に順次
データを読み出す（［ｄ１］１、［ｄ１］２、［ｄ１］
３、［ｄ１］４　［ｄ２］１、［ｄ２］２、［ｄ２］３
、［ｄ２］４・・・）。　このメモリがデータを書き込
んでいる間は他のメモリは１フレーム前に書き込まれた
データを読み出し、読み出している間は他方のメモリは
新たなフレームのデータを書き込むことにより、２つの
メモリは相補的に機能し、シリアル入力データの順序を
変換しつつ、連続してパラレルに出力できる。

【０００８】そして、ワードデインターリーブ回路９以
降の準瞬時伸長回路１０、誤り補間回路１１、リーク積
分回路１２によりＤＰＣＭ復調される。各処理部におい
ては、Ａ、Ｂモードそれぞれのサンプリングクロックに
対応したシステムクロックで音声データを１６ビットで
パラレル処理するが、各チャンネルに対する処理内容は
同じであるため、同一回路で各チャンネルの音声データ
を順次時分割に処理する。

【０００９】また、リーク積分回路１２出力は後段のデ
ジタルフィルタやＤ／Ａコンバータ（図示省略）の使用
を考慮して、パラ／シリ変換回路１３を経て、第１チャ
ンネル、２チャンネルを交互に出力する出力端子２０ａ
と、第３チャンネル、４チャンネルを交互に出力する出
力端子２０ｂとに分けて出力される。

【００１０】このパラ／シリ変換回路１３の具体的ブロ
ック図を第６図に、Ａモードにおけるタイムチャートを
第７図に示す。

【００１１】リーク積分回路１２からの音声データａは
ラッチ回路１５ａ、１５ｂ、１５ｃ、１５ｄにそれぞれ
異なるタイミングのラッチパルスｂ、ｃ、ｄ、ｅにより
ラッチされる。そして、４チャンネル分のデータが揃っ
た時点でロードパルスｆにより第１、２チャンネルのデ
ータ及び第３、４チャンネルのデータをそれぞれまとめ
て３２ビットのシフトレジスタ１６ａ、１６ｂにパラレ
ルロードし、後続のデジタルフィルタ等のタイミングに
同期したシフトパルスｇにより出力端子２０ａ、２０ｂ
にそれぞれシリアルに出力する。

【００１２】以上はＡモード動作時の説明であったが、
Ｂモード時は第１、２チャンネルのみとなるため、第３
、４チャンネルに対する制御信号が不要となる点とワー
ドデインターリーブのメモリのアドレスが異なる点を除
いてＡモードと同様の処理を行う。

【００１３】

【発明が解決しようとする課題】上述の音声信号処理回
路では、Ａモード時、ワードデインターリーブ回路９か
らの４チャンネルパラレル出力を第１、２チャンネル交
互のシリアル出力及び第３、４チャンネル交互のシリア
ル出力に変換するパラ／シリ変換回路１３の構成が複雑
となる欠点があった。

【００１４】そこで本発明はこのような欠点を解消した
音声信号処理回路を提供するものである。

【００１５】

【課題を解決するための手段】本発明は、ＰＣＭ変調さ
れた４つのチャンネルの音声信号を復調する音声信号処
理回路であって、順次４つのチャンネルのパラレル音声
データを読み出すワードデインターリーブ回路と、この
パラレル音声データを第１チャンネル、第２チャンネル
が交互に出力されるシリアルデータ及び第３チャンネル
、第４チャンネルが交互に出力されるシリアルデータと
に変換するパラレル・シリアル変換回路とを備える音声
信号処理回路において、前記ワードデインターリーブ回
路の読み出しを第１、第３、第２、第４チャンネルの順
で行うとともに、前記パラレル・シリアル変換回路を、
前記パラレル音声データを１クロック遅延する遅延回路
と、この遅延されたパラレル音声データのうち第１、第
２チャンネルの音声データがパラレルにロードされ、シ
リアルに出力する第１シフトレジスタと、前記パラレル
音声データのうち第３、第４チャンネルの音声データが
パラレルにロードされ、シリアルに出力する第２シフト
レジスタとで構成してなる音声信号処理回路である。

【００１６】

【作用】上述の手段により、第１、第３、第２、第４チ
ャンネルの順でワードデインターリーブ回路から読み出
されたパラレル音声データの一部は１クロック遅延され
、そのうち第１、第２チャンネルの音声データは第１シ
フトレジスタでシリアルデータに変換されるとともに、
１クロック遅延されないパラレル音声データのうち第３
、第４チャンネルの音声データは第１シフトレジスタで
シリアルデータに変換される。

【００１７】

【実施例】以下、図面に従い本発明の一実施例をＭＵＳ
Ｅ音声デコーダのＡモード時に適用した例について説明
する。

【００１８】第１図は本実施例におけるパラ／シリ変換
回路のブロック図、第２図は同タイムチャートである。 本実施例においてはワードデインターリーブ回路での読
み出し順序は第１、第３、第２、第４チャンネルの順と
なっており、この順で１６ビットパラレルの音声データ
ａが入力端子１７に入力される。この音声データａの一
方は遅延回路２１で１クロック（３２ＫＨｚ×４＝１２
８ＫＨｚ）遅延された後、遅延データｂとして１６ビッ
トの第１シフトレジスタ２２ａに供給され、他方は遅延
されずに１６ビットの第２シフトレジスタ２２ｂに供給
される。この両シフトレジスタには２クロック毎に発生
するロードパルスｃが印加される。従って、第１シフト
レジスタ２２ａは第１、第２チャンネルを交互に取り込
み、第２シフトレジスタ２２ｂは第３、第４チャンネル
を交互に取り込む。更に、後段のデジタルフィルタ等の
仕様に合わせたタイミングのシフトパルスｄにより各シ
フトレジスタは次のデータを取り込むまでの間に前時刻
のロードデータをシリアルに出力する。即ち、出力端子
２０ａからは第１、第２チャンネルのデータｅが、出力
端子２０ｂからは第１、第２チャンネルのデータｆが出
力される。

【００１９】なお、この例においては最上位ビットから
出力しているがシフトレジスタのシフト方向を逆にする
ことにより最下位ビットからの出力も可能である。

【００２０】次にワードデインターリーブ回路９からの
読み出しチャンネル順序を第１、第３、第２、第４チャ
ンネルの順とする方法について説明する。第３図はワー
ドデインターリーブ回路９の読み出しアドレス発生部を
示す。読み出しアドレス発生部は７ビットカウンタ２３
よりなりクロック端子２４に印加されるサンプリング周
波数の４倍の周波数１２８ＫＨｚのクロックに基づいて
カウントし、０から１２７までを順次出力する。尚、カ
ウンタはリセット端子２５に印加されるフレームパルス
によって入力音声データに同期している。

【００２１】そして、前記カウンタ２３出力は図示の如
く並び替えられておりメモリより読み出されるデータは
［ｄ１］１、［ｄ１］３、［ｄ１］２、［ｄ１］４、［
ｄ２］１　、［ｄ２］３、［ｄ２］２、［ｄ２］４　・
・・の順となる。

【００２２】

【発明の効果】上述の如く本発明によれば、ＭＵＳＥ音
声デコーダにおいてＡモード時、ワードデインターリー
ブ回路からの４チャンネルパラレル出力を第１、２チャ
ンネル交互のシリアル出力及び第３、４チャンネル交互
のシリアル出力に変換するパラ／シリ変換回路はラッチ
回路が不要となるとともにシフトレジスタも規模の小さ
いもので済むため極めて回路構成が簡単となる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるパラ／シリ変換回路
のブロック図である。

【図２】第１図のタイムチャートである。

【図３】本実施例における読み出しアドレス発生器の回
路図である。

【図４】従来のＭＵＳＥ音声デコーダのブロック図であ
る。

【図５】ワードデインターリーブ回路の動作説明図であ
る。

【図６】従来のパラ／シリ変換回路のブロック図である
。

【図７】第６図のタイムチャートである。

【符号の説明】

９　　　　ワードデインターリーブ回路１３　　　　パ
ラ／シリ変換回路 ２１、　　遅延回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ＰＣＭ変調された４つのチャンネルの
   音声信号を復調する音声信号処理回路であって、順次４
   つのチャンネルのパラレル音声データを読み出すワード
   デインターリーブ回路と、このパラレル音声データを第
   １チャンネル、第２チャンネルが交互に出力されるシリ
   アルデータ及び第３チャンネル、第４チャンネルが交互
   に出力されるシリアルデータとに変換するパラレル・シ
   リアル変換回路とを備える音声信号処理回路において、
   前記ワードデインターリーブ回路の読み出しを第１、第
   ３、第２、第４チャンネルの順で行うとともに、前記パ
   ラレル・シリアル変換回路を、前記パラレル音声データ
   を１クロック遅延する遅延回路と、この遅延されたパラ
   レル音声データのうち第１、第２チャンネルの音声デー
   タがパラレルにロードされ、シリアルに出力する第１シ
   フトレジスタと、前記パラレル音声データのうち第３、
   第４チャンネルの音声データがパラレルにロードされ、
   シリアルに出力する第２シフトレジスタとで構成してな
   る音声信号処理回路。