JPH0424734B2

JPH0424734B2 -

Info

Publication number: JPH0424734B2
Application number: JP54048890A
Authority: JP
Inventors: Esu Kurisutensen Geirii; Jei Hanfurii Donarudo; Etsuchi Mirigan Jeemuzu; Ii Soonton Jeemuzu
Original assignee: Network Systems Corp
Current assignee: Network Systems Corp
Priority date: 1978-04-20
Filing date: 1979-04-20
Publication date: 1992-04-27
Also published as: CA1123962A; JPS54148446A; EP0005045A1

Description

【発明の詳細な説明】本発明はコンピユータの通信回路網アダプタに
関する。

特定の構成、特許に係わることなく、CPUと
大容量記憶装置、プリンタ、端末装置等の関連す
る周辺装置との間のデータ通信のための特許を受
けた、あるいは特許を受けない多数の通信システ
ムがあることが知られている。基本的には、これ
等の通信システムにおいてはデータを直列又は並
列に伝送する。直列伝送は、比較的小さな容量の
利点、即ちデータの制御、符号化および復号に必
要な伝送用回線即ちワイヤの本数と回路の数が比
較的少いと云う利点が有るが、伝送速度を欠くき
らいがある。並列伝送はデータ伝送速度が遥かに
大きいが、多くの回線および回路を必要とするた
め容量が比較的大きくなり、大きな電力要件等を
要する。一般に、CPUと多くの周辺装置間の通
信のためのこれ迄のシステムは、システム内の諸
要素間に大量のデータを転送する上で大きな管理
問題を生じるものであつた。一部又は全ての汎用
プロセサは、屡々システムの他の色々な装置間の
データ転送を管理するためにのみ使用されなけれ
ばならなかつた。しかしこれさえも短所を有す
る。全てのデータは管理プロセサを経由しなけれ
ばならず、このため種々の装置間の大量のデータ
の流れにおける隘路となり得る。

本発明は、並列および直列のコンピユータデー
タ伝送の２方式の最もよい所を取入れることを探
るものである。本発明では、多くの引込線即ち回
線の多くの位置において中継線に接続された種々
の装置を有する単線式同軸ケーブル中継線を用い
る。このため、種々のプロセサと関連する周辺装
置との間に並列通信を行うためこれ迄使用された
大容量の多線式ケーブルを不要とする。同軸ケー
ブルの中継線は各装置間の高速のデータ転送を可
能にする。過去においては、相互に通信する装置
間の距離を長くすることが必要な場合は、データ
の転送速度を小さくするか並列のデータ伝送経路
を設けることが必要であつた。本発明において
は、データ伝送速度に殆んど影響を及ぼさずに即
ち速度を低下させずに非常に長い距離にわたつて
同軸ケーブルの中継線の各々に多数の装置を接続
することが可能となる。これはどれか１つのアダ
プタが中継線を使用している時には、他のアダプ
タは中継線に対して全てインピーダンスを示さな
いようにされているので、損失が中継線の特性に
よつて発生する損失だけであるためである。中継
線の長さが長くなりすぎると損失が増し信号が弱
くなるが、アダプタの数による影響はない。従つ
て、本発明の特質として相互に連結された線数が
実質的に少いため、データの伝送中に生じるエラ
ー即ち誤操作の確率は小さくなる。

本発明のこの特徴および長所は、CPUであれ
周辺装置であれ通信システム内の諸装置の各々に
アダプタを設けることによつて達成される。前記
装置はアダプタとリンクされ、アダプタのみを中
継線に接続する。このため、中央部の通信管理の
必要がなく、CPUおよび周辺装置が相互に直接
通信することが可能になる。本発明の更に別の特
徴として、異なる企業製のCPUおよび周辺装置
の各々の論理的および電気的なインターフエース
が異なり従つてデータ転送速度が異なる場合でさ
えも、これ等装置が相互にリンクされる。このよ
うに、例えば、CDC、IBMおよびユニバツク社
の中央処理装置とこれ等の会社又は他の会社のテ
ープ、デイスクおよび端末回路網とを相互にリン
クすることができる。従つて、異なるメーカ製の
諸装置を含む装置は、これ等装置を相互に結合し
てこれ等を最適の使用状態にするため相互に通信
させることができる。

第１図は、本発明の教示内容を包含するシステ
ムの全体的構成を示すものである。一般に、複数
個のCPU１０と、例えば磁気テープ装置、磁気
デイスク、又は他の記録保持装置である複数個の
周辺装置１１は、そのそれぞれのアダプタ１２，
１３を介して同軸ケーブルの一つの中継線１４に
結合される。周辺装置は関連する制御装置（CU）
１５を有し、１個以上の周辺装置の作用を制御す
るため１つの制御装置が使用できる。一般に、回
路網は１つの中継線上の種々装置に対するあるい
はこれからのアクセスを行い、多数のCPUから
の多数の周辺装置に関する効率的なアクセスを行
う。

例えば、１つの大型のコンピユータとする
CPUが別のCPUと通信することを望む状況を想
定すると、これは、初めの即ち送信側CPUと関
連したアダプタと別の即ち受信側CPUに関連し
たアダプタとを介してなされる。やや単純な例を
用いると、送信側CPUは大量のデータを受信側
CPUに送信し、その受信側CPUに単にこのデー
タをそのメモリの特定の場所に記憶させることを
望むものといえる。送信側CPUは、情報を回路
網メツセージの形式で出力する。これは、全ての
必要な情報を含む、即ち、送信側CPUはデータ
をどこに送りたいか（指定したCPUへ）、送信側
CPUは受信側CPUにデータをいかに処理させた
いか（データを記憶する）、送信側CPUはどこに
データを記憶させたいか（メモリの場所）等の情
報を含む。又、データそのものをいくらか含まれ
うる。送信側CPUは、この回路網メツセージを
その関連したアダプタに入れると、次にはもは
や、送るべき更なるデータがあればそのデータを
与える以外何の作用もしない。言いかえると、受
信側CPUがこのデータ・メツセージを得ること
を知り且つ全てのデータを該受信側CPUに送信
するため通信リンクを確立することはアダプタの
分担である。こうするため、送信側アダプタは、
その関連したCPUから受け取つた同じ回路網メ
ツセージを受信側CPUと関連したアダプタに送
る。但し、送信側アダプタは、回路網メツセージ
を、異なつた形式即ち異なつたフレーム様式によ
つて送る。受信側アダプタは、この情報を得て後
に（該受信側アダプタがこの情報を送信側アダプ
タから受信するために使用可能と仮定して）、受
信側アダプタは、この情報を受信した形式でこの
情報を受け取り、受信側アダプタに関連した受信
側CPUが理解できる形式に該情報を直して、そ
れを関連したCPUに渡す。本発明は、このアダ
プタに指向されていて、該アダプタが情報を別の
アダプタに送信する機能を行なう。各アダプタ
は、トランシーバ、即ち、情報を受信することも
送信することもできるものである。アダプタ動作
を説明するために用いられる例は、送信のために
用いられるアダプタを扱つているが、該アダプタ
は、又、受信機としても作用する。情報の送信
が、１つのCPUから別のCPUになされるにも拘
らず、本発明は、アダプタが通信リンクにおいて
作用することに主に関係する。

本発明の一部としてではないが、高速の伝送は
部分的には75オームの同軸ケーブルおよび高速の
電子回路網の使用によつて達成される。ある用途
においては、特殊な同軸ケーブル又は他の伝送媒
体が使用できる。本システムは電気的パルス信号
の伝送のためのベースバンド位相変調を用いる。
このアダプタは電気的パルス・データ信号を送受
するためのトランシーバ回路を内蔵し、これ等の
トランシーバは、本願の譲受人に譲渡されたＧ・
Ｒ・オルソン（olson）の係属中の米国特許出願
第768226号「高い周波数のデータ通信パルス信号
のワイヤ伝送用回路」に記載された方法により回
路網を用いて同軸ケーブル中継線にタツプされて
いる。前記の米国特許出願に更に詳細に説明され
る如く、このアダプタはデータ中継線の各々に
AC接続される。回線における各タツプ即ち引出
線における同軸ケーブルに見られるインピーダン
スは回線に対して慎重にマツチさせて多くの引出
線を許しながら高い性能および信頼性のあるデー
タ伝送を維持する。

アダプタの全体的構成は第２図のブロツク図に
示される。アダプタは４つの主な論理セクシヨン
に分割されると考えられる。セクシヨン１６は中
継インターフエースと呼ぶ。これは回線上でのデ
ータの送受のための電子装置と伝送情報の管理に
必要な高速ロジツクを含む回路網を内蔵する。

回路１６ａは添付図面においてブロツク図で示
され、アダプタを中継線にインターフエースする
回路網を示している。

セクシヨン１７はバツフア及び制御ロジツクを
示す。このバツフア及び制御ロジツクは、中継イ
ンターフエース・セクシヨン１６と関連して、中
継線の伝送の非常に高速な制御を行う。バツフア
１７ａとアドレス・レジスタ１７ｂを含む外、こ
のセクシヨンは、中継インターフエースと装置イ
ンターフエース間のバツフア使用が競合する時常
に生じるおそれがある諸問題を解決するため必要
な論理および制御回路も内蔵する。

セクシヨン１８は装置の機能および応答を取扱
うマイクロプロセサ１８ａを内蔵し、これも又セ
クシヨン１７における装置とアダプタ・バツフア
間で直接データ経路１８ｂをとるデータの流れの
制御又は管理を行う。この直接データ経路１８ｂ
は、アダプタ・バツフアとマイクロプロセサ１８
ａにより制限をされない接続装置との間に高速の
ブロツク転送を許容する。特別に取付けたCPU
に電気的および論理的インターフエースを提供す
る回路網はセクシヨン１９に内蔵されるが、ブロ
ツク図では単に１９ａで示される。

上述の構成において、送信側CPUは、その回
線網メツセージを、主にマイクロプロセサにより
制御されるその関連した送信側アダプタにおく。
この状態が一度発生すると、送信側アダプタは、
再びマイクロプロセサに主に制御されて、受信
CPUとその関連したアダプタを介して通信リン
クを確立し送信する。

なお、第２図において、アダプタの特定の部分
は、破線で囲まれて示されているが、それはアダ
プタの種々な機能のセクシヨンの一般的な分類を
与える目的のためにのみなされたものであつて、
アダプタを正確に個々のセクシヨンに分類する目
的のためではない。アダプタの種々なセクシヨン
間、特にマイクロプロセサ・セクシヨン１８とバ
ツフア及び制御ロジツクセクシヨン１７間では多
くの機能の重複がある。これは、これら二つのセ
クシヨンは、多くの時間互いに協働して機能を実
行し動作するからである。マイクロプロセサは、
公知のように、実際にはレジスタ、制御装置、メ
モリ等を有する小型のコンピユータである。該マ
イクロプロセサは、CPUから回路網メツセージ
の形式で受け取られる情報をアダプタの種々な部
分に指し向けるために、また次に送信側アダプタ
が受信側アダプタに送出するフレーム様式に該受
け取られた情報を形成することを指令し制御する
ために使用される。従つて、マイクロプロセサ
は、アダプタ全体に対して用いられる。

本コンピユータ通信回路網はCPUと関連する
プロセツサ・アダプタと周辺装置と関連する周辺
装置アダプタを用いる。本願では、周辺装置アダ
プタの作用および機能については容易に理解され
るため、プロセサ・アダプタについて詳細に説明
する。しかし、説明のためには、プロセサ・アダ
プタは接続したプロセサとデータ中継線の回路網
との間に回路網メツセージを送受する。このメツ
セージはプロセサによつて生成され、プロセサ・
アダプタはプロセサから送出され完全なメツセー
ジを受取り、この受取つた完全メツセージをプロ
セサに送る。一方、周辺装置アダプタは回路網メ
ツセージにより操作されかつこれを生成する。こ
のアダプタは受取つた回路網メツセージを解釈
し、特定された機能を内部で行いあるいは接続装
置で行う。このアダプタは、受取つたメツセージ
により開始される動作の結果を通信するメツセー
ジを生成する。このメツセージについては以下に
更に詳細に説明する。

次に第３図においては、最初にCPUからの情
報を電気的インターフエース回路網２０に入れ
る。情報の様式および内容については以下に更に
詳細に説明するが、ここではこの情報はCPUか
ら送られる情報を含む電気パルスと考えてよい。
（CPUも又同じ電気信号形態の情報を受取ること
を留意すべきである）電気的インターフエース回
路網２０は、各CPUの電気信号のレベルと値お
よびパルス速度をアダプタ内で使用する標準様式
に適用するために使用される丈である。作業者は
変換のための適当な回路網の設計は可能であろう
から、インターフエースの電気回路２０の詳細説
明は不要と思われる。情報は電気的なインターフ
エース回路２０からレジスタ２１に対して送出さ
れ、ここで少くとも一時的に保持され、情報が使
用可能であるかあるいは回線上にあることを指示
する信号がフリツプフロツプ２２に送られてこれ
を使用可能状態にセツトする。ある電気的および
理論的な構成要件を満すため、この情報は記憶レ
ジスタ２１から別の一時記憶レジスタ２３に送ら
れ、フリツプフロツプ２２からの出力を用いて別
のフリツプフロツプ２４の状態をセツトする。情
報はフリツプフロツプ２４からのゲート信号と以
下に更に詳細に説明する別のゲート入力２６の制
御下でレジスタ２３からゲート２５を経てバツフ
ア・セクシヨン１７にゲートされる。情報がレジ
スタ２３からバツフア・セクシヨン１７にゲート
されるのと同時に、この情報転送の信号表示がゲ
ート２５から再びフリツプフロツプ２７，２８を
経てCPUに出力される。要約すれば、機能的に
はCPUは最初この情報を各回線に入れ、適当な
回線上に使用可能信号をおく。次に、アダプタは
この使用可能信号を用いて情報をアダプタにおけ
るバツフアセクシヨンにゲートし、同時にアダプ
タは受け取つた信号をCPUへ戻る回線上におく。
CPUはこの時前記使用可能信号を落し、アダプ
タも受取つた信号を落して、必要に応じてCPU
は更に情報を送出する。

ここで、第２図と第３図との関係について説明
する。例えば、第３図において、CPUからの回
路網メツセージは、初めにインターフエースを介
して進み（それは通常の手順である）、そしてバ
ツフア・セクシヨン１７がその回路網メツセージ
を受け取り一時的に記憶するために使用可能であ
るならば、マイクロプロセサは、その回路網メツ
セージをバツフア・セクシヨン１７に指し向け
る。第３図におけるフリツプフロツプ（FF）２
２，２４，２７，２８、レジスタ（REG）２１，
２３及びゲート（GATE）２５は、マイクロプ
ロセサセクシヨン１８の一部である。第３図にお
いて、「インターフエース」と記されたボツクス
は、参照番号２０により示されているが、該「イ
ンターフエース」は、第２図において参照番号１
９として示されている。これは、ボツクス２０は
アダプタのインターフエース・セクシヨン１９の
全体の一部だけであるからである。例えば、第３
図の一番上の「CPUへ」に向けられている矢印
により指示される信号は、又、CPUへ到達する
前にインターフエース・セクシヨン１９を通つて
戻らなければならない。アダプタとCPU間の他
の通信リンクは、インターフエース・セクシヨン
１９の一部を介して進む。そして、前述したよう
に、第３図のインターフエース２０は、CPUか
らその関連したアダプタに回路網メツセージを送
るのに関係するその部分のみである。

第３図を再び参照して、コンピユータからの回
路網メツセージは、インターフエースを通過して
後、マイクロプロセサによりバツフア・セクシヨ
ン１７に向けられる。マイクロプロセサは、初め
にバツフアがメツセージを受け入れることができ
ることを確かめ、若し受け入れることができるな
らば、そのメツセージをバツフアに行かせる。バ
ツフアがメツセージを受け取つた後に、転送が完
了したことを指示する信号がCPUに返る。その
ときに、始動したCPUは、略々送られるべき多
くのデータを与えること以外、この情報の転送に
おいて、これ以上の作用をしない。次に、アダプ
タは、主にマイクロプロセサの制御下で、CPU
から回路網メツセージ形式で受け取つた情報を、
受信側アダプタにより認識されるフレーム様式に
変換する。受信側アダプタは、若し使用可能なら
ば、このフレーム様式のその情報を受信し、その
受信側アダプタに関連したCPUが受け入れる適
当なフオーマツトに変換する。例えば、送信側
CPUがIBM社のコンピユータあり受信側CPUが
Control Data社のコンピユータである場合は、
これらは直接通信することはできない。各アダプ
タの機能の一部は、１つのメーカのコンピユータ
からのフオーマツトでメツセージを受け取りそれ
を他の全てのアダプタにより認識されうる標準の
即ちフレーム様式に直すことである。各アダプタ
の機能の他の部分は、フレーム様式を、そのアダ
プタに関連したメーカのコンピユータが受け入れ
うる形式に変換し戻すことである。

ここで、本発明の作用説明のため本文で用いる
実施例においてCPUから出力される情報の様式
について説明することが適当であろう。伝送情報
の様式は従来周知のもので、各々が２進数即ちビ
ツトを構成するパルスを示し対応するビツト位置
におけるパルスの電圧レベルに応じて０又は１で
ある２つの電圧レベル間で電気パルスの形態とな
る。順次の一連のビツトは伝送される情報を構成
する。パルス速度および電圧レベルは選択の問題
であり、本発明を実施する各装置によつて異な
る。しかし、通信システムの内部作用即ちアダプ
タ内部およびアダプタ間では、送受される情報は
同じ電気特性を有する。別のCPU又は周辺装置
に送るためCPUにより内部的に出力される情報
は最初回路網メツセージの形態を有する。この回
路網メツセージは２つのセクシヨン、即ちメツセ
ージ本体と任意の関連データからなる。CPUは
単に関連するデータのないメツセージを送出する
ことが可能であり、この状態は時々生じる。メツ
セージ本体は１つのグループの別個のフイールド
からなるものと考えられる。限定するものではな
いが説明の方便としては、このメツセージ本体の
長さは512ビツト迄である。関連データの長さは
制限がない。メツセージ本体の最初のフイールド
は16ビツトからなる制御フイールドである。４つ
のビツトは、本発明では直接関係しないが複数の
中継線が用いられるときには選択された中継線を
表わすためのものであり、（４本の中継線を使用
する場合）、残りの12ビツトは必要に応じて生じ
る種々の制御機能のためにとつてある。メツセー
ジ本体の次のフイールドはこれも又長さが16ビツ
トのアクセス・コードであり、特定の回路網メツ
セージと関連する全データの伝送に関連して使用
される。システム内の各アダプタはこれに割当て
られた16ビツトの物理的なアクセス・コードを有
する。このコードは、アダプタのつまみスイツチ
を設定することによりセツトされる。

以下に更に詳細に説明するように、アダプタは
それ自体の物理的アクセス・コードとは対応しな
いアクセス・コードを含む通信を受入れず、又こ
れに応答しない。このメツセージ本体の次のフイ
ールドは「To」フイールドで、これも又回路網
メツセージの宛先を規定する16ビツト・ワードで
ある。最初の８ビツトは、送信側のアダプタが通
信中の受信側のアダプタの物理的回路網アドレス
を示す送信側アダプタによつて使用される。
「To」ワードの残り８ビツトは特定のアダプタに
よりある目的のために使用されるか、内部の宛先
を規定するため使用可能である。メツセージ本体
における次のフイールドは「From」フイールド
でこれも又16ビツト・ワードであり、受信側のプ
ロセサ−アダプタ又は周辺装置アダプタが受取る
メツセージのソースを表示するものとしてこれ等
アダプタのいずれかにより使用される。最後に、
メツセージ本体の機能フイールドは受取側のアダ
プタに対してこのメツセージの基本的機能を規定
する。

次に要約すれば、CPU間の通信時には回路網
メツセージは下記の目的のため送信側のCPUに
よつて生成される。即ち、送信ソースおよび受信
の宛先の識別、受信側が受取るデータの表示、受
信側がデータを取扱うべき方法および場所の表
示、およびその時受信側がその命令を理解するこ
との応答の許容である。その目的が非常な高速
（長い間隔におけるデータ伝送の短ブロツクとは
対照的に）で大形ブロツクのデータを送受するこ
とであるため回路網メツセージに対する需要が生
じ、従つて通信装置がデータを取扱い処理して送
られるメツセージに応答するよう完全にセツト・
アツプされることが望ましい。この回路網メツセ
ージは、最初通信プロセツサが単発操作で各プロ
セツサ間に通信リンクをセツト・アツプするこ
と、次いで大形ブロツクのデータを高速で伝送す
ることを可能にする。送出側のCPUのアダプタ
はこのCPUからの回路網メツセージを用いて受
信側CPUに対するアダプタへの通信のため独自
の様式をセツト・アツプする。

次に第４図において、記憶レジスタ２３からバ
ツフア・セクシヨン１７へゲートされる情報は入
力回線３１を介してバツフア３０に送られる。バ
ツフア３０は実質的にアドレス指定可能な記憶装
置である。この情報は、従来周知の方法でアドレ
ス・カウンタ３２により示される場所のバツフア
３０に記憶される。一般に、アドレスカウンタ３
２は逐次低位の終端から始り最上位の終端に至る
記憶場所のアドレスに従つて前進し、その後この
サイクルを反復することによりバツフアの記憶場
所において情報を順次記憶させる。メツセージ本
体の形態であるバツフア３０に記憶される情報の
一部は、マイクロ・プロセサの形態を典型とする
制御装置３３によつて探され監視される。このマ
イクロ・プロセサ３３は監視中のこの情報の一部
を送出して少くとも一時的に保持されるレジスタ
３４を制御する。

前述の如く、バツフアは循環状に作動し、バツ
フアの半部が充填されるとその内容は送出される
と同時に新らしいデータがプロセサからバツフア
の残りの半部に入れられる。データ又は情報はこ
の回路網メツセージの様式でバツフアに入れら
れ、マイクロ・プロセサがこの回路網メツセージ
を探して受信側のアダプタに送るためデータの中
継線への送出のために適当な制御を生じる。コン
パレータ３５がアドレス指定カウンタ３２を監視
するので、バツフアが半部が充填された状態に達
した時、コンパレータ３５はこのデータがこの時
送出できるが、バツフアの他の半部は依然として
CPUから別のデータを受取りつつある旨の信号
表示を生じる。バツフア３０からのデータ、コン
パレータ３５からの信号表示および制御レジスタ
３４からの出力は、第４図において３６で全体的
に識別される制御論理セクシヨン１７（第２図）
の論理回路に送られる。

ここで、第２図と第４図との関係について説明
する。第４図において、参照番号より示されるバ
ツフア３０、カウンタ３２、コンパレータ３５、
及びロジツク３６は、第２図のバツフア及び制御
ロジツクセクシヨン１７の各部分である。マイク
ロプロセサ３３は、第２図のマイクロプロセサ・
セクシヨン１８の一部である。

アダプタは、CPUから回路網メツセージの形
式で受け取られた情報を、フレーム様式と呼ばれ
る様式に変換する。

アダプタが、情報をフレーム様式に変えて、そ
の送信側アダプタが受信側アダプタとの通信を確
立したと仮定すると、受信側アダプタは、次に送
られるべきデータを受信するため使用可能である
か否かを送受側アダプタに知らせる。受信側アダ
プタが、データを受信するため使用可能であるこ
とを指示すると、送信側アダプタは、次にデータ
を通信回線即ち中継線を介して受信側アダプタに
送信する。しばしば、送信側CPUは、大量のデ
ータを送ることを望む。従つて、バツフアの目的
は、受信側アダプタへの転送のため送信側アダプ
タに関連した送受側CPUからの追加のデータを
相変らず受け取つている間に、送信側アダプタに
データを受信側アダプタへ送信させることをでき
るようにするためである。このようにして、デー
タを一時に大量に送る他の装置に対照して、本発
明の装置は全てのデータが送られるまで一定のデ
ータの流れを有する。

この点を要約すると、アダプタは、その関連す
る送信側CPUから回路網メツセージを受け取り、
そのメツセージを、アダプタ間の通信のための標
準であるフレーム様式に変え、指定された受信
CPUに関連したアダプタと単一の有線伝送線即
ち中継線を介して通信を確立し、受信側アダプタ
にいかなるデータが来るかまたは受信側CPUは
そのデータをどう処理するかを知らせ、次にデー
タが送信側CPUからそれ以上来なくなるまでデ
ータを連続した流れで送る。

第５図は、更に詳細にマイクロプロセサ・セク
シヨン１８（第２図）の一部である第４図の論理
回路３６の構成を示している。各アダプタ間の通
信のため、情報はプロセサが生成しこれに応答す
る回路網メツセージの形態からアダプタが生成し
これに応答するフレーム様式に変換される。この
フレーム様式は回路網メツセージから生成され
る。フレーム様式は、フレームの始めと終りにフ
ラツグ・セクシヨン、アクセス・コード、「To」
および「From」コード、機能コード、検査コー
ドおよびデータからなる。理解を助けるための説
明だけのための伝送モードにおいては、バツフア
及び制御論理セクシヨン１７は、CPUから回路
網メツセージ形態で出力される情報から情報が各
アダプタ間に転送される形態であるフレーム様式
に変換すると考えることができる。制御レジスタ
３４（第４図）は、回路網メツセージのアクセ
ス・コードを手動操作可能なつまみスイツチ３９
のセツテイングで３８で組合わせられる論理セク
シヨン３６に送り、シフドレジスタ４０に対する
入力を与える。回路網メツセージのメツセージ本
体の「To」および機能部分も又制御レジスタ３
４からシフト・レジスタ４０に転送される。シフ
ドレジスタ４０に対する別の入力は、手動でセツ
トされて中継線上に送られるべき情報が形成され
る特定のアダプタを識別する「From」コードを
表わす信号表示である。シフト・レジスタ４０に
対する更に別の入力は「フラツグ」信号として知
られる。このフラツグの目的は、受取側のアダプ
タが同期するフレームの始めと終りを表わす１組
の信号からなる文字を提供することである。一般
に、フレームの始めの１組の８ビツトとフレーム
の終りの１組の８ビツトがフラツグ信号を構成す
る。シフト−レジスタ４０においては、このフレ
ーム様式のこれ等の種々の構成部分が中継線に送
るため中継線インターフエース回路（第２図のセ
クシヨン１６）に送るための適正な関係にアセン
ブルされる。一般に、送信側のアダプタから受信
側のアダプタに対して転送が生じる毎に少くとも
２つの一連のフレームがあるものと考えられる。
各フレームにおいては、アクセス・コードと、
「To」コード「From」コードはフラツグ信号の
場合と同様に同じである。一般に、機能コードは
第１のフレームと第２のフレーム間で変化する。
第１のフレームにおいては、マイクロ・プロセサ
３３を経て制御レジスタ３４から与えられる如き
機能コードは、受信側のアダプタが更に情報を受
取る用意があるならばこのアダプタを照合する符
号化された信号である。換言すれば、受信側のア
ダプタはそのバツフアセクシヨン１７において使
用可能なバツフア・スペースがあるかどうかを質
疑される。送信側のアダプタが受取る受信側のア
ダプタからの応答に対して、一般にマイクロ・プ
ロセサ３３は機能コードを変更して受信側のアダ
プタに対して送信中の情報がデータであることを
通知する。もしこの応答が受信アダプタが最初に
使用可能でない、即ち使用可能なバツフア・スペ
ースを持つていなかつたならば、送信側アダプタ
は当然その機能を変更せず、このアダプタがデー
タの送出又は他の動作が行われる旨の肯定応答を
受取る迄は同じ照合タイプの機能コードを送り続
けることになる。

フレーム様式における情報が中継線に送られる
前に、検査ワード・ゼネレータ４１において組合
わされることによりある検査ワードが与えられ
る。その目的は、あるワードをフレーム様式に装
入することにより生じるエラーの可能性を最少限
度にしてその結果伝送中にはエラーがなく送られ
たメツセージに含まれた情報は適正であることを
受信アダプタが確認するようにデイジタル・パル
スの伝送において用いられる標準的な手順であ
る。これは、送られたデータの訂正を検査するた
めに使用される周期冗長検査（CRC）作業を用
いる従来周知の方法で行われる。

本文においては、送られるアクセス・コードが
生成される方法について稍々詳細に説明すること
が適当であろう。第６図において、回路網メツセ
ージのアクセス・コード部分は制御レジスタ３４
（第４図）に保持され、物理的アクセス・コード
は１グループのスイツチ３９（第５図）によつて
セツトされる。なお、第６図に示される構成要素
は、手動操作スイツチ３９を除いてマイクロプロ
セサ・セクシヨン１８の一部である。

ここで、第６図に示される回路の機能の概要を
説明する。第６図において送信側CPUにより発
生されるアクセスコードは、マイクロプロセサの
制御下で制御レジスタ３４におかれる。スイツチ
３９は、アクセスコードを変更するため手動で設
定しうるものである。スイツチ３９が設定されて
いないならば、つまり、それらが零のままなら
ば、制御レジスタ３４に現われたアクセスコード
と同じアクセスコード即ち、送信側CPUにより
発生されたアクセスコードがアクセスコードレジ
スタ５３に現われる。スイツチ３９のいずれかが
零以外のある値に設定されるならば、そのスイツ
チ設定は、アクセスコード即ち制御レジスタの対
応する部分をオーバ・ライドし、スイツチ設定に
対応する数字が、アクセスコードレジスタ５３の
対応する場所に現われる。つまり、第６図の回路
は、CPUで発生したアクセスコードを手動で変
更する方法を与えるものである。実際には、この
ような手動変更はまれにしか利用されない。

更に、第６図の回路について説明すると、回路
網メツセージのアクセス・コード部分は16ビツト
であるが、これは４ビツトの文字の４つのフイー
ルドからなるものと考えられ、同様にこのスイツ
チは４つのつまみ式の16進スイツチからなるもの
と考えることができる。説明の目的のため、制御
レジスタ３４とスイツチ３９は、第６図に示す如
くそれぞれが最下位の文字を最左方においた４つ
の異なるセクシヨン即ちフイールドＡ０〜Ａ３と
Ｓ０〜Ｓ３からなるものである。本システムの構
成は、もし物理的アクセス・コードの文字（スイ
ツチのセツテイング）が零に等しければ送られた
アクセス・コードが回路網メツセージのアクセ
ス・コードの対応する文字を含み、又もし物理的
アクセス・コードが零に等しくなければ回路網ア
クセス・コードの対応する文字よりも先行性を有
する如きものである。スイツチ文字Ｓ０〜Ｓ３の
各々の出力信号の表示はスイツチ３９からそれぞ
れ対応するコンパレータ５０に送られ、このコン
パレータはもし対応文字が零に等しいかあるいは
等しくないならば表示された回線上に出力を生じ
る。各スイツチの文字Ｓ０〜Ｓ３からの別の出力
信号の表示は対応するゲート５１に対して入力と
して送られる。制御レジスタにおけるアクセス・
コード文字Ａ０〜Ａ３のそれぞれの出力信号表示
は制御レジスタ３４から対応するゲート５２に送
られる。各ゲート５１へのゲート入力は零に等し
くない対応するスイツチ文字の信号表示であり、
各ゲート５２へのゲート入力は関連するスイツチ
の文字が零に等しい旨の対応するコンパレータ５
０からの信号表示である。このように、スイツチ
文字が零に等しい場合には、制御レジスタ３４の
アクセス・コードの対応する文字がアクセス・コ
ード・レジスタ５３にゲートされ、あるスイツチ
文字が零に等しい以外の場合には制御レジスタの
アクセス・コードの対応する文字はブロツクさ
れ、スイツチ３９の対応する文字はアクセス・コ
ード・レジスタ５３にゲートされる。

送られたフレームが受取られると、図示しない
同様な回路がこの受取つたアクセス・コードをス
イツチ３９のセツテイングと比較する。スイツチ
が０にセツトされると、受取つたアクセス・コー
ドの対応フイールドにおけるどの文字も受入れら
れる。スイツチが０以外にセツトされると、受取
つたアクセス・コードの対応フイールドはこのス
イツチのセツテイングに比較される。この受取つ
たアクセス・コードの４つのビツトのフイールド
の各々が前記スイツチのセツテイングと比較する
かこのスイツチセツテイングが零であれば、この
アダプタの中継線インターフエース回路はこのフ
レームを無視してこのフレームに含まれる情報を
その接続装置へは送らない。「Don′t care」とし
てのアクセス・コード・スイツチの零セツテイン
グのこの特殊な取扱いのため、アダプタが１組の
アクセス・コードを送りかつ１組のアクセス・コ
ードを受取ることを可能にできる。

ある回路網における種々のアダプタにおいて与
えられる組をなすアクセス・コードの対話は、こ
の回路網におけるアクセス能力の階層化を提供す
ることになる。

上記の受信側アダプタによるアクセスコードの
受取りについての説明は、単に、いかに受信アダ
プタがアクセスコードを認識するかを説明するた
めだけのものである。更に単純化された例とし
て、アクセスコードが、各々が０から９までの範
囲でありうる４つの桁を有すると仮定すると、受
信側アダプタは、４つの別々のスイツチを有し、
各スイツチは０から９までを設定しうる。上の桁
の３つのスイツチは、零に設定され、最も下位の
桁が３に設定される場合は、該受信側アダプタ
は、３が最も値の低い桁であるアクセスコードを
有する通信情報を受入れる。零に設定されている
いずれかのスイツチは、アクセスコードの中のそ
の対応する桁に対していずれの値でも受入れ可能
であることを意味する。スイツチが、零以外のも
のに設定される場合は、アクセスコードの中のそ
の桁に対する値は、アダプタにより受け入れられ
るため対応しなければならない。上記のアクセス
能力の階層化を提供するとは、該桁のスイツチを
零に設定するかしないかで、アクセスコードの受
入れ方が異なることを単に意味する。

この点に関して簡単に繰返せば、伝送モードに
おいてアダプタがCPUの速度およびCPU様式
（回路網メツセージ）で送出装置（CPU）から情
報を得ることができ、この情報を該アダプタ間の
通信に適する速度で前記様式（フレーム様式）に
変換する方法が示される。これは、インターフエ
ース回路、バツフア、マイクロ・プロセサおよび
論理回路を使用することによつて達成された。こ
れから説明すべきことは、送信側のアダプタが中
継線に対してアクセスして情報を受信側アダプタ
に送る方法についてである。前述の如く、１つの
中継線はいくつかの同時の回路網データの移動に
より受持たれる。一般に、情報はフレームと呼ば
れるデータ・ブロツクにでもつて中継線上のアダ
プタ間に伝送される。多数のアダプタが各中継線
に接続されるため、アダプタが１フレームのデー
タを送る用意がある時、このアダプタはこの中継
線を使用するため他のアダプタと競合しなければ
ならない。本システムにおける手順は、あるアダ
プタが１つのデータ中継線に対してアクセスを要
求する時にはこのアダプタは単にこの中継線上に
送ろうと試みる。中継線インターフエース回路
（第２図の１６ａ）は競合カウンタを内蔵してい
る。このカウンタは、各アダプタにおいて固定遅
延、単一時間スロツト遅延および総合遅延を制御
する。これらの遅延は、送信回路の使用可能と使
用不能を制御するために用いられる。

ここで競合カウンタの動作について説明する。
中継線が使用中か否か、即ち送信側アダプタから
受信側アダプタにデータを中継線を介して送信中
か否かを各アダプタが知るためには、各アダプタ
において中継線に単にタツピングすることで得ら
れる。第２図に示される中継線インターフエー
ス・セクシヨン１６は、上述のような中継線が使
用中か否かを知る機能を有する。この機能は、中
継線上で、かつ各々のアダプタが中継線に接続さ
れている点におけるデータ・メツセージを検出す
るため中継線を試験する手段により実行される。
従つて、「中継線が使用中」とは、伝送される信
号が、中継線に現れ、かつ該信号が、問題として
いるアダプタにより当該アダプタが中継線にタツ
ピングされている点において検出される状態を意
味する。中継線が使用中の場合には、競合カウン
タは該使用中の情報に従つて、クリアされ、その
状態を保つ。従つて、該競合カウンタは、内蔵す
るアダプタにデータを送信させる指示を出さな
い。即ち、送信中のアダプタ以外の他の全てのア
ダプタは、データを送信しない状態となるので、
アダプタ同士の送信の競合は生じない。

次に、中継線が使用中でなくなると、競合カウ
ンタは、該使用中でない情報に従つて、カウント
を開始する。競合カウンタは、後述のようにこの
中継線のいずれの位置でも使用中でない状態にな
るまでの予め決定された時間、即ち固定遅延まで
カウントし続ける。更に競合カウンタは、後述の
ようにアダプタの送信の優先順位により予め決め
られた単一時間スロツト遅延（優先順位が高い単
一スロツト遅延は短かい）までカウントし続け
る。競合カウンタが、単一時間スロツト遅延まで
のカウントを完了した場合、該競合カウンタは、
それを内蔵するアダプタにデータの送信を許可す
る指示を出す。このとき、アダプタ及びそれに関
連したCPUが送信すべきデータを有する場合は、
アダプタは、中継線にデータを有する場合は、ア
ダプタは、中継線にデータをおき、アクセスコー
ドにより特定された受信側アダプタと通信リンク
を確立し、送信側のアダプタはデータの送信を開
始する。中継線にデータがおかれると、即ち、中
継線が使用中になると、前述のように他の全ての
アダプタの競合カウンタ（そのいくつかはカウン
トを開始してしまつているのもありうる）はクリ
ア即ち零に戻され、その状態を保つ。

又、競合カウンタが単一時間スロツト遅延まで
のカウントを完了した時点で、アダプタが送信す
べきデータを有していない場合は、競合カウンタ
は、更に後述のように全てのアダプタが伝送可能
状態になるまでに要求される遅延時間である総合
遅延までカウントし続ける。競合カウンタが、総
合遅延までのカウントを完了した場合、該競合カ
ウンタは、それを内蔵するアダプタにデータの送
信を許可する指示を出す。このとき、アダプタ及
びそれに関連したCPUが送信すべきデータを有
する場合は、アダプタは、中継線にデータをお
き、アクセスコードにより特定された受信側アダ
プタと、通信リンクを確立し、データの送信を開
始する。上述のようにしてデータを中継線に置く
動作が、競合カウンタに応答して、競合カウンタ
が単一時間スロツト遅延までカウントした時点に
伝送すべきデータ・メツセージを前記中継線に置
き、また競合カウンタが総合遅延までカウントし
た場合伝送すべきデータ・メツセージを中継線に
置く手段により行われる。中継線にデータがおか
れると、即ち、中継線が使用中になると、前述の
ように他の全てのアダプタの競合カウンタはクリ
アされ、その状態を保つ。

上記の各遅延については以下に更に詳細に説明
する。カウンタ用の回路は当業者により容易に構
成できる周知の回路でよく、従つてこの回路を詳
細に説明する必要はない。中継線上の情報がある
場合、即ちこの中継線が使用中である場合はこの
カウンタはクリアされ、中継線が使用中でなけれ
ばカウンタは使用可能となる。

各アダプタに対する遅延時間はシステムの据付
け時にセツトされる。これ等の遅延はこの中継線
上のアダプタの合計長さ、優先順位および位置に
従つて変化する。これらの遅延時間は、競合カウ
ンタにより確定され実行される。この遅延量の計
算は事例によつて最も判り易く説明できる。以下
の事例においては、このタイミングは中継線の１
フイート（約30cm）当り２ナノ秒、即ちこの回線
１フイートをパルス信号が移動するのに２ナノ秒
の中継線伝播時間を基準とする事例は、応答の折
り返しに時間が零であることを仮定する。第１
に、この中継線が使用中の場合は、他の中継線イ
ンターフエース回路は、それらの競合カウンタが
クリアされた状態に保持されることにより、送信
を開始することを禁止される。第２に、中継線の
現時点のユーザによる応答伝送又は次の伝送がこ
の中継線上の優先順位をとるためには、この中継
線が空く時間を越える時間（競合カウンタにより
決定される固定遅延と呼ぶ）の間他の中継線イン
ターフエース回路も又使用禁止の状態になる。こ
の固定遅延は中継線のフイート単位の全長の４ナ
ノ秒倍である。換言すれば、中継線の全長に対し
ては伝播時間の２倍となる。例えば、全長約300
ｍ（1000フイート）のデータ中継線は４マイクロ
秒の遅延を必要とする。第７図は、この固定遅延
が中継線の全長の伝播時間の２倍となる理由を簡
単に示している。第７図においては、例えば、ア
ダプタＡは中継線の約300ｍ（1000フイート）下
流のアダプタＣへの伝送を終り、アダプタＣが応
答するのを待機しなければならない。その間、ア
ダプタＡに更に近いアダプタＢはこの中継線が空
いて伝送に使用可能になることを監視することに
なる。従つて、アダプタＡとＣの間の伝送および
戻りを可能とするため、アダプタＢはこの応答が
中継線上に現われる迄元の伝送の終りから使用禁
止されなければならない。

回路網における各アダプタは、このアダプタに
与えられる優先順位および中継線上のその位置に
依存し、且つ各アダプタの競合カウンタにより決
定される割当てられた単一時間スロツト遅延を有
する。最優先順位を割当てられるアダプタは０の
単一時間スロツト遅延を有するためその遅延は固
定遅延のみと等しくなる（なお、前記の０の単一
時間スロツト遅延の“０”は、単一時間スロツト
遅延を求めるため固定遅延に加えられる追加の遅
延がゼロであることを意味する）。他の各アダプ
タに対する単一時間スロツト遅延は次式により計
算される。即ち、遅延Ｎ＝遅延Ｎ−１＋（4ns×距
離）但し、Ｎ−１は次に高い優先順位を有するア
ダプタの遅延、距離はアダプタＮとアダプタＮ−
１の間のフイート単位の中継線の長さである。

第８図は割当てられた単一時間スロツト遅延の
一例を示している。第８図の事例は、割当てられ
た優先順位および各アダプタ間の距離を示す４つ
のアダプタ回路網である。アダプタＡ〜Ｄの各々
に対する単一時間スロツト遅延の計算は下記の如
くである。即ち、アダプタＡ＝固定遅延（4ns×1000）＝４マイクロ秒アダプタＢ＝AA遅延＋（4ns×200）＝4.8マイクロ秒アダプタＣ＝AB遅延＋（4ns×800）＝８マイクロ秒アダプタＤ＝AC遅延＋（4ns×500）＝10マイクロ秒総合遅延量は、全てのアダプタが伝送可能状態
になる迄に要求される競合カウンタにより決定さ
れる遅延時間である。

総合遅延時間は、最下位の優先順位を有するア
ダプタの単一時間スロツト、プラス最下位の優先
順位を有するアダプタと他のアダプタ間の最大距
離×４ナノ秒に等しい。第８図の事例を用いる
と、総合遅延時間は、アダプタＤの単一時間スロツト遅延＋（4ns×
500）＝12秒マイクロ秒この総合遅延時間の後、全てのアダプタは伝送
可能になる。伝送動作を待機中のアダプタは中継
線に対する直接アクセスを有する。中継線上のメ
ツセージ間の競合の可能性があるのはこの時であ
る。２つのメツセージが競合するためには、アダ
プタは短期間内に伝送を開始しなければならなく
なる。この期間は、２つの伝送動作中のアダプタ
間の伝播時間である。第８図の事例においては、
アダプタＡとＣは競合が生じ得る２マイクロ秒の
期間を有する。これは、アダプタＡとＣを分ける
約300ｍ（1000フイート）の距離における２マイ
クロ秒の伝播時間があるためである。もしアダプ
タＣが伝送動作を開始すると、アダプタＡが中継
線が使用中であることを知るのに２マイクロ秒を
要することになる。この瞬間にアダプタＡは伝送
動作を禁止される。アダプタＡとＢ間が短いた
め、これ等２つのアダプタ間にメツセージの衝突
があり得る期間は僅かに400ナノ秒しかないので
ある。

【図面の簡単な説明】

第１図は本発明の教示内容を含む典型的なコン
ピユータ通信システムのブロツク図、第２図は本
発明の主要部を示すブロツク図、第３図は本発明
の教示内容により情報をCPUからその関連する
アダプタに送出する方法を示すブロツク図、第４
図はアダプタのマイクロプロセツサ部の構成を更
に詳細に示すブロツク図、第５図は情報の転送の
制御において使用される論理回路網の更に詳細な
ブロツク図、第６図は伝送された情報のアクセ
ス・コードが生成される方法を示すチヤ−ト、第
７図は情報の伝送における遅延時間の必要を示す
チヤート、および第８図は遅延時間の必要を示す
別のチヤートである。１０……CPU、１１……周辺装置、１２，１
３……アダプタ、１４……同軸ケーブル中継線、
１５……制御装置、１６〜１９……論理セクシヨ
ン、２０……電気的インターフエース回路、２１
……レジスタ、２２……フリツプフロツプ、２３
……一時的記憶レジスタ、２４……フリツプフロ
ツプ、２５，５１，５２……ゲート、２６……ゲ
ート入力、２７，２８……フリツプフロツプ、３
０……バツフア、３１……入力線、３２……アド
レス・カウンタ、３３……マイクロ・プロセサ、
３４……制御レジスタ、３５，５０……コンパレ
ータ、３６……論理回路、３９……スイツチ、４
０……シフト・レジスタ、４１……検査ワードゼ
ネレータ、５３……アクセス・コード・レジス
タ。

Claims

【特許請求の範囲】１１つの伝送用中継線と、それぞれが共通に前
記伝送用中継線に接続された少なくとも３つの個
別の装置とを有する電気的データ・パルス通信シ
ステムにおける前記の共通の中継線上の前記の複
数の装置間のデータ・メツセージの転送を制御す
るための前記の複数の装置の各々のアダプタであ
つて、その各々のアダプタが、関連する装置から送信されあるいはそれに受信
されるべきデータ・メツセージを少なくとも一時
的に保持するため前記関連する装置に接続される
バツフアと、前記バツフアに接続され、データ・メツセージ
の受信と送信とを制御する制御手段と、前記制御手段に応答して、前記の送信するアダ
プタから前記中継線上の少なくとも２つの他のア
ダプタのうちの選択されたアダプタだけに送信す
るためのデータ・メツセージを符号化する手段
と、前記中継線上で前記各々のアダプタが前記中継
線に接続されている点におけるデータ・メツセー
ジを検出するため前記中継線を試験する手段と、カウンタと、前記試験する手段に応答して、データ・メツセ
ージが前記中継線上に前記試験する手段により検
出されないとき前記カウンタを始動し、かつ前記
カウンタが所定の計数に到達する前に前記試験す
る手段が前記中継線上にデータ・メツセージを検
出するとき前記カウンタをリセツトする手段と、前記カウンタに応答して、前記カウンタが前記
所定の計数のうちの所定の第１の計数に到達した
時点に伝送すべきデータ・メツセージを前記中継
線に置き、また前記カウンタが前記所定の計数の
うちの所定の第２の計数に到達した場合伝送すべ
きデータ・メツセージを前記中継線に置く手段
と、データ・メツセージが、前記アダプタにより受
信されるために符号化されている場合前記中継線
上に現れるそのデータ・メツセージを受け入れる
手段とを備え、前記各々のアダプタの所定の第１の計数は、前
記各々のアダプタが前記中継線にデータ・メツセ
ージを置く優先順位に応じた異なる値であり、か
つ前記アダプタのうちの最優先順位のアダプタと
そのアダプタに対して最遠隔に位置するアダプタ
との間の前記中継線におけるデータ・メツセージ
の伝搬遅延時間の少なくとも２倍の固定遅延時間
と、前記優先順位に応じた所定の遅延時間との和
の単一スロツト遅延時間に相当する計数を有し、前記第２の計数は、最下位の優先順位のアダプ
タが有する単一スロツト遅延時間より長い所定の
総合遅延時間に相当する計数であるアダプタ。