JPH04247654A - 入出力保護回路 - Google Patents
入出力保護回路Info
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- JPH04247654A JPH04247654A JP3013506A JP1350691A JPH04247654A JP H04247654 A JPH04247654 A JP H04247654A JP 3013506 A JP3013506 A JP 3013506A JP 1350691 A JP1350691 A JP 1350691A JP H04247654 A JPH04247654 A JP H04247654A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＣＭＯＳＩＣ
等における入出力保護回路に関し、特に信号の高速応答
とサージに対する優れた保護特性を有する入出力保護回
路に関するものである。
等における入出力保護回路に関し、特に信号の高速応答
とサージに対する優れた保護特性を有する入出力保護回
路に関するものである。
【０００２】
【従来の技術】入出力保護回路の第１の従来例としては
、図６に示すようなものがある。この従来例は、Ｎ形基
板、Ｐ形ウェルタイプのＣＭＯＳにおける入出力保護回
路を示している。図６において、３１，３２は入出力保
護回路の入力端子及び出力端子であり、出力端子３２は
、図示省略のＣＭＯＳにおける入力ゲート端子に接続さ
れている。電源３０に接続されたＮ形基板の表面にＰ形
ウェルが形成され、このＰ形ウェルは接地されている。 ３３はＮ形基板とこのＮ形基板の表面に形成された高濃
度Ｐ形領域とで構成されたプルアップダイオード、３４
はＰ形ウェルとこのＰ形ウェルの表面に形成された高濃
度Ｎ形領域とで構成されたプルダウンダイオードである
。３５は、抵抗であり、抵抗値を大きくして静電サージ
等に対する両ダイオード３３，３４の電圧クランプを確
実なものにするため、薄膜抵抗により形成されている。
、図６に示すようなものがある。この従来例は、Ｎ形基
板、Ｐ形ウェルタイプのＣＭＯＳにおける入出力保護回
路を示している。図６において、３１，３２は入出力保
護回路の入力端子及び出力端子であり、出力端子３２は
、図示省略のＣＭＯＳにおける入力ゲート端子に接続さ
れている。電源３０に接続されたＮ形基板の表面にＰ形
ウェルが形成され、このＰ形ウェルは接地されている。 ３３はＮ形基板とこのＮ形基板の表面に形成された高濃
度Ｐ形領域とで構成されたプルアップダイオード、３４
はＰ形ウェルとこのＰ形ウェルの表面に形成された高濃
度Ｎ形領域とで構成されたプルダウンダイオードである
。３５は、抵抗であり、抵抗値を大きくして静電サージ
等に対する両ダイオード３３，３４の電圧クランプを確
実なものにするため、薄膜抵抗により形成されている。
【０００３】そして、通常の動作時には、入力端子３１
から入った信号は、抵抗３５を介してＣＭＯＳに伝わる
。このとき、プルアップダイオード３３及びプルダウン
ダイオード３４は、共に逆バイアスされていて非導通状
態になっている。また、入力端子３１から正のサージが
入った場合は、抵抗３５で電圧降下されたあと、サージ
電流はプルアップダイオード３３を通って電源３０にバ
イパスされる。逆に、入力端子３１から負のサージが入
った場合は、サージ転流は接地からプルダウンダイオー
ド３４及び抵抗３５を通って入力端子３１に流れ、ＣＭ
ＯＳの入力ゲートの破壊が防止される。このときも、サ
ージは抵抗３５で電圧降下される。
から入った信号は、抵抗３５を介してＣＭＯＳに伝わる
。このとき、プルアップダイオード３３及びプルダウン
ダイオード３４は、共に逆バイアスされていて非導通状
態になっている。また、入力端子３１から正のサージが
入った場合は、抵抗３５で電圧降下されたあと、サージ
電流はプルアップダイオード３３を通って電源３０にバ
イパスされる。逆に、入力端子３１から負のサージが入
った場合は、サージ転流は接地からプルダウンダイオー
ド３４及び抵抗３５を通って入力端子３１に流れ、ＣＭ
ＯＳの入力ゲートの破壊が防止される。このときも、サ
ージは抵抗３５で電圧降下される。
【０００４】しかし、このような従来の入力保護回路に
あっては、抵抗３５は、抵抗値の大きなものが用いられ
ていたため、通常の動作時において入力信号に遅延が生
じ、高速化を損うことになるという問題があった。また
、出力側の保護、即ちＣＭＯＳの出力ＭＯＳＦＥＴのゲ
ート及びドレイン接合の保護を行う場合、出力ドライバ
での電圧降下を小さくする必要があるため、大きな値の
抵抗は入れられず、出力保護が不十分になるという問題
があった。
あっては、抵抗３５は、抵抗値の大きなものが用いられ
ていたため、通常の動作時において入力信号に遅延が生
じ、高速化を損うことになるという問題があった。また
、出力側の保護、即ちＣＭＯＳの出力ＭＯＳＦＥＴのゲ
ート及びドレイン接合の保護を行う場合、出力ドライバ
での電圧降下を小さくする必要があるため、大きな値の
抵抗は入れられず、出力保護が不十分になるという問題
があった。
【０００５】これに対し、入力端子に直列に、図７及び
図８に示すようなピンチ抵抗を挿入した第２の従来例が
ある（特開昭６０−９１６６１号公報）。図７及び図８
において、３６はＮ形基板、３７はＰ形素子分離層、３
８はＰ形拡散層、３９，４０はＰ＋コンタクト拡散層で
あり、下面に、Ｎ形基板３６との間で形成されたＰＮ接
合を有するＰ形拡散層３８によりピンチ抵抗が構成され
ている。通常の動作時においてピンチ抵抗の値は小さく
高速の信号転送ができる。また、入力端子３１から絶対
値が電源電圧より大きい負のサージが入った場合は、下
面のＰＮ接合が逆バイアスされてＰ形拡散層３８中に空
乏層が延び、ピンチ抵抗の値が大になってサージ入力に
対する耐性が高められるようになっている。
図８に示すようなピンチ抵抗を挿入した第２の従来例が
ある（特開昭６０−９１６６１号公報）。図７及び図８
において、３６はＮ形基板、３７はＰ形素子分離層、３
８はＰ形拡散層、３９，４０はＰ＋コンタクト拡散層で
あり、下面に、Ｎ形基板３６との間で形成されたＰＮ接
合を有するＰ形拡散層３８によりピンチ抵抗が構成され
ている。通常の動作時においてピンチ抵抗の値は小さく
高速の信号転送ができる。また、入力端子３１から絶対
値が電源電圧より大きい負のサージが入った場合は、下
面のＰＮ接合が逆バイアスされてＰ形拡散層３８中に空
乏層が延び、ピンチ抵抗の値が大になってサージ入力に
対する耐性が高められるようになっている。
【０００６】
【発明が解決しようとする課題】ピンチ抵抗を用いた従
来の入出力保護回路では、絶対値が電源電圧より大きい
負のサージが入った場合、Ｐ形拡散層の片面側のみから
空乏層が延びて抵抗値が大になるようになっていたため
、サージ入力に対する抵抗値変化の応答性が十分でなく
、ＣＭＯＳ等の入出力をサージ入力から確実に保護する
のが難しいという問題があった。
来の入出力保護回路では、絶対値が電源電圧より大きい
負のサージが入った場合、Ｐ形拡散層の片面側のみから
空乏層が延びて抵抗値が大になるようになっていたため
、サージ入力に対する抵抗値変化の応答性が十分でなく
、ＣＭＯＳ等の入出力をサージ入力から確実に保護する
のが難しいという問題があった。
【０００７】この発明は、このような従来の問題点に着
目してなされたもので、サージ入力に対するピンチ抵抗
の抵抗値上昇の応答性が速く、サージ入力から被保護回
路の入出力を確実に保護することのできる入出力保護回
路を提供することを目的とする。
目してなされたもので、サージ入力に対するピンチ抵抗
の抵抗値上昇の応答性が速く、サージ入力から被保護回
路の入出力を確実に保護することのできる入出力保護回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明は上記課題を解
決するために、被保護回路の入力端子又は出力端子の少
なくとも何れかに直列に接続されたピンチ抵抗を有する
入出力保護回路であって、前記ピンチ抵抗は、２個の第
１導電形半導体領域で挟まれた第２導電形半導体領域に
より形成してなることを要旨とする。
決するために、被保護回路の入力端子又は出力端子の少
なくとも何れかに直列に接続されたピンチ抵抗を有する
入出力保護回路であって、前記ピンチ抵抗は、２個の第
１導電形半導体領域で挟まれた第２導電形半導体領域に
より形成してなることを要旨とする。
【０００９】
【作用】ピンチ抵抗は、第１導電形半導体領域との間で
対向両側にＰＮ接合が形成された第２導電形半導体領域
により構成される。
対向両側にＰＮ接合が形成された第２導電形半導体領域
により構成される。
【００１０】通常の動作時には、ピンチ抵抗の抵抗値は
十分小さく、信号遅延は殆んど生じることなく高速応答
が可能となる。
十分小さく、信号遅延は殆んど生じることなく高速応答
が可能となる。
【００１１】入力部又は出力部から上記ＰＮ接合を順バ
イアスする極性のサージが入った場合は、サージ電流は
ＰＮ接合を順方向に流れてプルアップ又はプルダウンさ
れ、被保護回路の入、出力端子の電圧上昇が低く抑えら
れて入出力保護が行われる。
イアスする極性のサージが入った場合は、サージ電流は
ＰＮ接合を順方向に流れてプルアップ又はプルダウンさ
れ、被保護回路の入、出力端子の電圧上昇が低く抑えら
れて入出力保護が行われる。
【００１２】上記と逆に、入力部又は出力部からＰＮ接
合を逆バイアスする極性のサージが入った場合は、第２
導電形半導体領域内に、その両側から空乏層が広がる。 この結果、ピンチ抵抗の抵抗値が瞬時に上昇し、サージ
はピンチ抵抗の部分で大きく降下して被保護回路の入、
出力端子の電圧上昇が低く抑えられ、入出力の保護が行
われる。
合を逆バイアスする極性のサージが入った場合は、第２
導電形半導体領域内に、その両側から空乏層が広がる。 この結果、ピンチ抵抗の抵抗値が瞬時に上昇し、サージ
はピンチ抵抗の部分で大きく降下して被保護回路の入、
出力端子の電圧上昇が低く抑えられ、入出力の保護が行
われる。
【００１３】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。
明する。
【００１４】図１及び図２は、この発明の第１実施例を
示す図である。
示す図である。
【００１５】まず、入出力保護回路の構成を説明すると
、図１において、１はＮ形基板であり、Ｎ形基板１は、
その主面に形成されたＮ＋基板コンタクト領域２を介し
て電源１３に接続されている。Ｎ形基板１の主面には、
Ｐ形ウェル３が形成されている。Ｐ形ウェル３の表面の
両側方には、Ｐ＋ウェルコンタクト領域４，５が形成さ
れ、両Ｐ＋ウェルコンタクト領域４，５の中間部に高濃
度のＮ＋領域６が形成されている。Ｎ＋領域６は電源１
３に接続され、このＮ＋領域６とＮ形基板１で挟まれた
Ｐ形ウェル３によりピンチ抵抗１０が形成されている。 ７はフィールド酸化膜、８は層間絶縁膜である。
、図１において、１はＮ形基板であり、Ｎ形基板１は、
その主面に形成されたＮ＋基板コンタクト領域２を介し
て電源１３に接続されている。Ｎ形基板１の主面には、
Ｐ形ウェル３が形成されている。Ｐ形ウェル３の表面の
両側方には、Ｐ＋ウェルコンタクト領域４，５が形成さ
れ、両Ｐ＋ウェルコンタクト領域４，５の中間部に高濃
度のＮ＋領域６が形成されている。Ｎ＋領域６は電源１
３に接続され、このＮ＋領域６とＮ形基板１で挟まれた
Ｐ形ウェル３によりピンチ抵抗１０が形成されている。 ７はフィールド酸化膜、８は層間絶縁膜である。
【００１６】図２の等価回路に示すように、Ｐ＋ウェル
コンタクト領域４及びＰ形ウェル３とＮ形基板１との間
、並びにＰ＋ウェルコンタクト領域５及びＰ形ウェル３
とＮ形基板１との間でそれぞれプルアップダイオード１
４，１５が構成されている。両プルアップダイオード１
４，１５のカソードは、電源１３に接続されている。 Ｐ＋ウェルコンタクト領域４、即ちプルアップダイオー
ド１４のアノードは入力端子１１に接続され、他のＰ＋
ウェルコンタクト領域５、即ちプルアップダイオード１
５のアノードは出力端子１２に接続されている。出力端
子１２は、Ｎ形基板１の他の部位に形成された図示省略
のＣＭＯＳにおける入力ゲート端子に接続されている。 １６はＰ形ウェル３とＮ＋領域６との間のＰＮ接合で形
成されたプルアップダイオード、１７はＰ形ウェル３と
Ｎ形基板１との間のＰＮ接合で形成されたプルアップダ
イオードである。
コンタクト領域４及びＰ形ウェル３とＮ形基板１との間
、並びにＰ＋ウェルコンタクト領域５及びＰ形ウェル３
とＮ形基板１との間でそれぞれプルアップダイオード１
４，１５が構成されている。両プルアップダイオード１
４，１５のカソードは、電源１３に接続されている。 Ｐ＋ウェルコンタクト領域４、即ちプルアップダイオー
ド１４のアノードは入力端子１１に接続され、他のＰ＋
ウェルコンタクト領域５、即ちプルアップダイオード１
５のアノードは出力端子１２に接続されている。出力端
子１２は、Ｎ形基板１の他の部位に形成された図示省略
のＣＭＯＳにおける入力ゲート端子に接続されている。 １６はＰ形ウェル３とＮ＋領域６との間のＰＮ接合で形
成されたプルアップダイオード、１７はＰ形ウェル３と
Ｎ形基板１との間のＰＮ接合で形成されたプルアップダ
イオードである。
【００１７】次に、上述のように構成された入出力保護
回路の作用を説明する。
回路の作用を説明する。
【００１８】通常の動作時にはピンチ抵抗１０の抵抗値
は十分小さく、信号遅延は殆んど生じることなく信号の
高速応答が可能となる。
は十分小さく、信号遅延は殆んど生じることなく信号の
高速応答が可能となる。
【００１９】入力端子１１から電源１３に対して正のサ
ージが入った場合は、サージ電流は、プルアップダイオ
ード１４、ピンチ抵抗１０の略半分とプルアップダイオ
ード１６，１７及びピンチ抵抗１０の全体とプルアップ
ダイオード１５をそれぞれ通って電源１３にバイパスさ
れる。即ち、各プルアップダイオード１４，１５，１６
，１７の順方向にサージ電流が流れてＣＭＯＳのゲート
電圧上昇が抑えられ、確実な入力保護が行われる。
ージが入った場合は、サージ電流は、プルアップダイオ
ード１４、ピンチ抵抗１０の略半分とプルアップダイオ
ード１６，１７及びピンチ抵抗１０の全体とプルアップ
ダイオード１５をそれぞれ通って電源１３にバイパスさ
れる。即ち、各プルアップダイオード１４，１５，１６
，１７の順方向にサージ電流が流れてＣＭＯＳのゲート
電圧上昇が抑えられ、確実な入力保護が行われる。
【００２０】逆に、入力端子１１から電源１３に対して
負のサージが入った場合は、Ｐ形ウェル３とＮ＋領域６
との間のＰＮ接合及びＰ形ウェル３とＮ形基板１との間
のＰＮ接合が共に逆バイアスされる。この結果、Ｐ形ウ
ェル３内に、その上下両面から空乏層１８が広がってピ
ンチ抵抗１０の値が瞬時に大きくなり、ＣＭＯＳのゲー
ト電圧上昇が抑えられて確実な入力保護が行われる。
負のサージが入った場合は、Ｐ形ウェル３とＮ＋領域６
との間のＰＮ接合及びＰ形ウェル３とＮ形基板１との間
のＰＮ接合が共に逆バイアスされる。この結果、Ｐ形ウ
ェル３内に、その上下両面から空乏層１８が広がってピ
ンチ抵抗１０の値が瞬時に大きくなり、ＣＭＯＳのゲー
ト電圧上昇が抑えられて確実な入力保護が行われる。
【００２１】上述のように、この実施例の入力保護回路
は、電源に対して負のサージ入力時に、その電圧の大き
さに応じてピンチ抵抗１０の値が短時間で大きくなり、
ＣＭＯＳ等の被保護回路を確実に保護している点及び通
常の信号入力時にはピンチ抵抗の値は小さく、信号の高
速応答性が優れるという点において、従来例よりも顕著
に優れた特性を有している。
は、電源に対して負のサージ入力時に、その電圧の大き
さに応じてピンチ抵抗１０の値が短時間で大きくなり、
ＣＭＯＳ等の被保護回路を確実に保護している点及び通
常の信号入力時にはピンチ抵抗の値は小さく、信号の高
速応答性が優れるという点において、従来例よりも顕著
に優れた特性を有している。
【００２２】次いで、図３及び図４には、この発明の第
２実施例を示す。
２実施例を示す。
【００２３】この実施例では、Ｐ形ウェル３内に低濃度
のＮ形ウェル２１が形成されている。Ｐ形ウェル３はＰ
＋ウェルコンタクト領域４を介して接地されている。Ｎ
形ウェル２１の表面の両側方には、Ｎ＋ウェルコンタク
ト領域２２，２３が形成され、両Ｎ＋ウェルコンタクト
領域２２，２３の中間部に高濃度のＰ＋領域２４が形成
されている。Ｐ＋領域２４は接地され、このＰ＋領域２
４とＰ形ウェル３で挟まれたＮ形ウェル２１によりピン
チ抵抗２０が形成されている。
のＮ形ウェル２１が形成されている。Ｐ形ウェル３はＰ
＋ウェルコンタクト領域４を介して接地されている。Ｎ
形ウェル２１の表面の両側方には、Ｎ＋ウェルコンタク
ト領域２２，２３が形成され、両Ｎ＋ウェルコンタクト
領域２２，２３の中間部に高濃度のＰ＋領域２４が形成
されている。Ｐ＋領域２４は接地され、このＰ＋領域２
４とＰ形ウェル３で挟まれたＮ形ウェル２１によりピン
チ抵抗２０が形成されている。
【００２４】図４の等価回路に示すように、Ｐ形ウェル
３とＮ形ウェル２１及びＮ＋ウェルコンタクト領域２２
との間、並びにＰ形ウェル３とＮ形ウェル２１及びＮ＋
ウェルコンタクト２３との間でそれぞれプルダウンダイ
オード２５，２６が構成されている。両プルダウンダイ
オード２５，２６のアノードは接地されている。Ｎ＋ウ
ェルコンタクト領域２２、即ちプルダウンダイオード２
５のカソードは入力端子１１に接続され、他のＮ＋ウェ
ルコンタクト領域２３、即ちプルダウンダイオード２６
のカソードは出力端子１２に接続されている。２７はＰ
形ウェル３とＮ形ウェル２１との間のＰＮ接合で形成さ
れたプルダウンダイオード、２８はＰ＋領域２４とＮ形
ウェル２１との間のＰＮ接合で形成されたプルダウンダ
イオードである。
３とＮ形ウェル２１及びＮ＋ウェルコンタクト領域２２
との間、並びにＰ形ウェル３とＮ形ウェル２１及びＮ＋
ウェルコンタクト２３との間でそれぞれプルダウンダイ
オード２５，２６が構成されている。両プルダウンダイ
オード２５，２６のアノードは接地されている。Ｎ＋ウ
ェルコンタクト領域２２、即ちプルダウンダイオード２
５のカソードは入力端子１１に接続され、他のＮ＋ウェ
ルコンタクト領域２３、即ちプルダウンダイオード２６
のカソードは出力端子１２に接続されている。２７はＰ
形ウェル３とＮ形ウェル２１との間のＰＮ接合で形成さ
れたプルダウンダイオード、２８はＰ＋領域２４とＮ形
ウェル２１との間のＰＮ接合で形成されたプルダウンダ
イオードである。
【００２５】次に、上述のように構成された入出力保護
回路の作用を説明する。
回路の作用を説明する。
【００２６】通常の動作時には、前記第１実施例と同様
に、ピンチ抵抗２０の抵抗値は十分小さく、信号の高速
応答が可能となる。
に、ピンチ抵抗２０の抵抗値は十分小さく、信号の高速
応答が可能となる。
【００２７】入力端子１１から接地に対して正のサージ
が入った場合は、Ｐ＋領域２４とＮ形ウェル２１との間
のＰＮ接合及びＰ形ウェル３とＮ形ウェル２１との間の
ＰＮ接合が共に逆バイアスされる。この結果、Ｎ形ウェ
ル２１内に、その上下両面から空乏層が広がってピンチ
抵抗２０の値が瞬時に大きくなり、ＣＭＯＳのゲート電
圧上昇が抑えられて確実な入力保護が行われる。
が入った場合は、Ｐ＋領域２４とＮ形ウェル２１との間
のＰＮ接合及びＰ形ウェル３とＮ形ウェル２１との間の
ＰＮ接合が共に逆バイアスされる。この結果、Ｎ形ウェ
ル２１内に、その上下両面から空乏層が広がってピンチ
抵抗２０の値が瞬時に大きくなり、ＣＭＯＳのゲート電
圧上昇が抑えられて確実な入力保護が行われる。
【００２８】逆に、入力端子１１から接地に対して負の
サージが入った場合は、サージ電流は、接地から、プル
ダウンダイオード２５、ピンチ抵抗２０の略半分とプル
ダウンダイオード２７，２８及びピンチ抵抗２０の全体
とプルダウンダイオード２６をそれぞれ通って入力端子
１１に流れる。即ち、各プルダウンダイオード２５，２
６，２７，２８の順方向にサージ電流が流れてＣＭＯＳ
のゲート電圧上昇が抑えられ、確実な入力保護が行われ
る。
サージが入った場合は、サージ電流は、接地から、プル
ダウンダイオード２５、ピンチ抵抗２０の略半分とプル
ダウンダイオード２７，２８及びピンチ抵抗２０の全体
とプルダウンダイオード２６をそれぞれ通って入力端子
１１に流れる。即ち、各プルダウンダイオード２５，２
６，２７，２８の順方向にサージ電流が流れてＣＭＯＳ
のゲート電圧上昇が抑えられ、確実な入力保護が行われ
る。
【００２９】図５には、この発明の第３実施例を示す。
【００３０】この実施例の入出力保護回路は、前記第１
実施例と第２実施例の組合わせ回路に相当する。したが
って、この実施例では、入力端子１１から電源１３に対
して正又は負のサージが入った場合、また、接地に対し
て正又は負のサージが入った場合の何れにおいても、各
プルアップダイオード１４，１５，１６，１７又は各プ
ルダウンダイオード２５，２６，２７，２８の順方向動
作とともにピンチ抵抗１０又は２０の瞬時抵抗値増大作
用が働いてＣＭＯＳ等に対する一層確実な入力保護がな
される。
実施例と第２実施例の組合わせ回路に相当する。したが
って、この実施例では、入力端子１１から電源１３に対
して正又は負のサージが入った場合、また、接地に対し
て正又は負のサージが入った場合の何れにおいても、各
プルアップダイオード１４，１５，１６，１７又は各プ
ルダウンダイオード２５，２６，２７，２８の順方向動
作とともにピンチ抵抗１０又は２０の瞬時抵抗値増大作
用が働いてＣＭＯＳ等に対する一層確実な入力保護がな
される。
【００３１】なお、上述の各実施例では、被保護回路で
あるＣＭＯＳの入力ゲート端子の前段に入出力保護回路
を接続してＣＭＯＳの入力ゲートをサージから保護する
場合について述べたが、例えば、図４の入出力保護回路
の入力端子１１を、ＣＭＯＳの出力用ＮチャネルＭＯＳ
ＦＥＴのドレイン端子に接続して出力端子１２から入る
正、負のサージに対し出力ＭＯＳＦＥＴのゲート及びド
レイン接合等の保護を行わせることもできる。そして、
このような出力保護の場合、出力ドライバでの電圧降下
を小さくする必要があるため、大きな値の抵抗は入れら
れないが、この点、この実施例の入出力保護回路では、
通常の動作時にはピンチ抵抗の抵抗値は十分小さいので
、この要求に十分応えることができ、なお且つ出力保護
を確実に行うことができるという利点を持っている。
あるＣＭＯＳの入力ゲート端子の前段に入出力保護回路
を接続してＣＭＯＳの入力ゲートをサージから保護する
場合について述べたが、例えば、図４の入出力保護回路
の入力端子１１を、ＣＭＯＳの出力用ＮチャネルＭＯＳ
ＦＥＴのドレイン端子に接続して出力端子１２から入る
正、負のサージに対し出力ＭＯＳＦＥＴのゲート及びド
レイン接合等の保護を行わせることもできる。そして、
このような出力保護の場合、出力ドライバでの電圧降下
を小さくする必要があるため、大きな値の抵抗は入れら
れないが、この点、この実施例の入出力保護回路では、
通常の動作時にはピンチ抵抗の抵抗値は十分小さいので
、この要求に十分応えることができ、なお且つ出力保護
を確実に行うことができるという利点を持っている。
【００３２】また、上述の各実施例では、Ｎ形基板、Ｐ
形ウェルタイプ、又はＮ形基板、Ｐ形ウェル、Ｎ形ウェ
ルタイプの場合について述べたが、Ｐ形基板、Ｎ形ウェ
ルタイプ、又はＰ形基板、Ｎ形ウェル、Ｐ形ウェルタイ
プのものにも適用することができる。
形ウェルタイプ、又はＮ形基板、Ｐ形ウェル、Ｎ形ウェ
ルタイプの場合について述べたが、Ｐ形基板、Ｎ形ウェ
ルタイプ、又はＰ形基板、Ｎ形ウェル、Ｐ形ウェルタイ
プのものにも適用することができる。
【００３３】さらに、上述の各実施例では、低濃度の基
板表面の構造について述べたが、基板が高濃度で素子領
域が低濃度となるいわゆるエピタキシャル基板構造のも
のにも適用することができる。
板表面の構造について述べたが、基板が高濃度で素子領
域が低濃度となるいわゆるエピタキシャル基板構造のも
のにも適用することができる。
【００３４】また、被保護回路としてＣＭＯＳが適用さ
れた場合、サージが入力してもＣＭＯＳの入出力部の電
圧上昇が低く抑えられる結果、ラッチアップに関しても
問題が生じることはない。
れた場合、サージが入力してもＣＭＯＳの入出力部の電
圧上昇が低く抑えられる結果、ラッチアップに関しても
問題が生じることはない。
【００３５】
【発明の効果】以上説明したように、この発明によれば
、ピンチ抵抗を２個の第１導電形半導体領域で挟まれた
第２導電形半導体領域により形成したため、通常の動作
時には、ピンチ抵抗の抵抗値は十分小さく、信号遅延は
殆んど生じることなく高速応答が可能となる。入力部又
は出力部から第２導電形半導体領域の両側に形成された
ＰＮ接合を順バイアスする極性のサージが入った場合は
、サージ電流はＰＮ接合を順方向に流れるので、被保護
回路の入力端子又は出力端子の電圧上昇を低く抑えるこ
とができて被保護回路の入、出力を確実に保護すること
ができる。また、入力部又は出力部から上記ＰＮ接合を
逆バイアスする極性のサージが入った場合は、第２導電
形半導体領域内に、その両側から空乏層が広がるので、
ピンチ抵抗の抵抗値が瞬時に上昇して被保護回路の入力
端子又は出力端子の電圧上昇を低く抑えることができ、
被保護回路の入、出力を確実に保護することができる。
、ピンチ抵抗を２個の第１導電形半導体領域で挟まれた
第２導電形半導体領域により形成したため、通常の動作
時には、ピンチ抵抗の抵抗値は十分小さく、信号遅延は
殆んど生じることなく高速応答が可能となる。入力部又
は出力部から第２導電形半導体領域の両側に形成された
ＰＮ接合を順バイアスする極性のサージが入った場合は
、サージ電流はＰＮ接合を順方向に流れるので、被保護
回路の入力端子又は出力端子の電圧上昇を低く抑えるこ
とができて被保護回路の入、出力を確実に保護すること
ができる。また、入力部又は出力部から上記ＰＮ接合を
逆バイアスする極性のサージが入った場合は、第２導電
形半導体領域内に、その両側から空乏層が広がるので、
ピンチ抵抗の抵抗値が瞬時に上昇して被保護回路の入力
端子又は出力端子の電圧上昇を低く抑えることができ、
被保護回路の入、出力を確実に保護することができる。
【図１】この発明に係る入出力保護回路の第１実施例を
示す縦断面図である。
示す縦断面図である。
【図２】図１の等価回路を示す回路図である。
【図３】この発明の第２実施例を示す縦断面図である。
【図４】図３の等価回路を示す回路図である。
【図５】この発明の第３実施例を示す回路図である。
【図６】従来の入出力保護回路を示す回路図である。
【図７】他の従来例を示す平面図である。
【図８】図７のＡ−Ａ線断面図である。
１ Ｎ形基板
３ Ｐ形ウェル（第１実施例においてピンチ抵抗とな
る領域） ６ Ｎ＋領域 １８ 空乏層 ２１ Ｎ形ウェル（第２実施例においてピンチ抵抗と
なる領域） ２４ Ｐ＋領域
る領域） ６ Ｎ＋領域 １８ 空乏層 ２１ Ｎ形ウェル（第２実施例においてピンチ抵抗と
なる領域） ２４ Ｐ＋領域
Claims (1)
- 【請求項１】 被保護回路の入力端子又は出力端子の
少なくとも何れかに直列に接続されたピンチ抵抗を有す
る入出力保護回路であって、前記ピンチ抵抗は、２個の
第１導電形半導体領域で挟まれた第２導電形半導体領域
により形成してなることを特徴とする入出力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013506A JPH04247654A (ja) | 1991-02-04 | 1991-02-04 | 入出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013506A JPH04247654A (ja) | 1991-02-04 | 1991-02-04 | 入出力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247654A true JPH04247654A (ja) | 1992-09-03 |
Family
ID=11835027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013506A Pending JPH04247654A (ja) | 1991-02-04 | 1991-02-04 | 入出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247654A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962902A (en) * | 1996-08-21 | 1999-10-05 | Oki Electric Industry Co., Ltd. | Semiconductor CMOS device with circuit for preventing latch-up |
| JP2008235612A (ja) * | 2007-03-21 | 2008-10-02 | Denso Corp | 保護素子 |
| JP2010232606A (ja) * | 2009-03-30 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体集積回路 |
| JP2016174128A (ja) * | 2015-03-18 | 2016-09-29 | 富士電機株式会社 | 半導体装置および半導体装置の試験方法 |
-
1991
- 1991-02-04 JP JP3013506A patent/JPH04247654A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962902A (en) * | 1996-08-21 | 1999-10-05 | Oki Electric Industry Co., Ltd. | Semiconductor CMOS device with circuit for preventing latch-up |
| JP2008235612A (ja) * | 2007-03-21 | 2008-10-02 | Denso Corp | 保護素子 |
| JP2010232606A (ja) * | 2009-03-30 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体集積回路 |
| US8749291B2 (en) | 2009-03-30 | 2014-06-10 | Oki Semiconductor Co., Ltd. | LCD driving circuit with ESD protection |
| JP2016174128A (ja) * | 2015-03-18 | 2016-09-29 | 富士電機株式会社 | 半導体装置および半導体装置の試験方法 |
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